KR101040430B1 - 전자 부품 - Google Patents

전자 부품 Download PDF

Info

Publication number
KR101040430B1
KR101040430B1 KR1020080135002A KR20080135002A KR101040430B1 KR 101040430 B1 KR101040430 B1 KR 101040430B1 KR 1020080135002 A KR1020080135002 A KR 1020080135002A KR 20080135002 A KR20080135002 A KR 20080135002A KR 101040430 B1 KR101040430 B1 KR 101040430B1
Authority
KR
South Korea
Prior art keywords
electrode
connection terminal
ceramic substrate
insulating film
multilayer ceramic
Prior art date
Application number
KR1020080135002A
Other languages
English (en)
Other versions
KR20090073044A (ko
Inventor
다께오 다까하시
시아오유 미
쯔요시 요꼬야마
도끼히로 니시하라
사또시 우에다
Original Assignee
후지쯔 가부시끼가이샤
다이요 유덴 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤, 다이요 유덴 가부시키가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20090073044A publication Critical patent/KR20090073044A/ko
Application granted granted Critical
Publication of KR101040430B1 publication Critical patent/KR101040430B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4061—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in inorganic insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0347—Overplating, e.g. for reinforcing conductors or bumps; Plating over filled vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09436—Pads or lands on permanent coating which covers the other conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/245—Reinforcing conductive patterns made by printing techniques or by other techniques for applying conductive pastes, inks or powders; Reinforcing other conductive patterns by such techniques
    • H05K3/246—Reinforcing conductive paste, ink or powder patterns by other methods, e.g. by plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

관통 전극을 갖는 다층 세라믹 기판 상에 수동 소자가 형성된 전자 부품에서, 소형화를 가능하게 하는 것이다. 본 발명은, 관통 전극(12)을 갖고, 상면에 수동 소자가 형성된 다층 세라믹 기판(20)과, 다층 세라믹 기판(20) 상에 형성되고, 관통 전극(12) 상에 개구부를 갖는 절연막(26)과, 절연막(26) 상에 형성되고, 개구부를 덮도록 형성되고, 관통 전극(12)과 전기적으로 접속된 제1 접속 단자(92)와, 개구부 이외의 절연막(26) 상에 형성된 제2 접속 단자(90)를 구비하는 전자 부품이다.
관통 전극, 다층 세라믹 기판, 절연막, 제1 접속 단자, 제2 접속 단자

Description

전자 부품{ELECTRONIC COMPONENT}
본 발명은 전자 부품에 관한 것으로, 특히 다층 세라믹 기판 상에 수동 소자가 형성된 전자 부품에 관한 것이다.
위상 정합 등을 행하는 경우, 인덕터나 캐패시터가 이용된다. 예를 들면, 휴대 전화나 와이어리스 LAN(Local Area Network) 등의 RF(Radio frequency) 시스템에서는, 소형화, 저코스트화, 고성능화의 요구가 있다. 이 요구를 충족시키기 위해, 수동 소자를 집적화한 집적형 수동 소자 등의 전자 부품이 이용된다.
LTCC(low temperature co-fired ceramic) 기술을 이용하여, 다층 세라믹 기판 내에 수동 소자를 내장하는 집적형 수동 소자가 개발되어 있다. 또한, 다층 세라믹 기판 상에 수동 소자가 형성된 집적화 수동 소자가 개발되어 있다.
특허 문헌 1 및 특허 문헌 2에는, 세라믹 기판 상에 코팅층을 형성하고, 코팅층 상에 수동 소자를 형성하는 기술이 개시되어 있다.
[특허 문헌 1] 일본 특허 공개 제2007-123468호 공보
[특허 문헌 2] 일본 특허 공개 제2007-31242호 공보
다층 세라믹 기판 상에 수동 소자가 형성된 집적화 수동 소자에는, 이하와 같은 과제가 있다. 상면에 수동 소자가 형성된 다층 세라믹 기판에 칩을 플립 칩 실장하는 경우, 수동 소자의 상방에 칩을 실장하기 위해, 다층 세라믹 기판 상에 수동 소자보다 높은 접속 단자를 형성하고, 접속 단자 상에 칩을 플립 칩 실장한다. 그러나, 다층 세라믹 기판에는, 다층 세라믹 기판을 구성하는 각 세라믹층을 관통하는 관통 전극이 형성되어 있다. 관통 전극의 상면은 다층 세라믹 기판으로부터 돌출되어 있다. 이 때문에, 다층 세라믹 기판 상에 접속 단자를 형성한 경우, 관통 전극 상에 접속 단자를 형성하는 경우와, 관통 전극 이외의 영역에 접속 단자를 형성하는 경우에서, 접속 단자의 높이가 서로 다르게 된다. 다층 세라믹 기판의 접속 단자 상에 칩을 플립 칩 실장하는 경우, 접속 단자간의 높이의 변동을 작게 하는 것(코플래너티)이 중요하다. 코플래너티가 나쁜 경우, 실장된 칩의 박리나 접속 단자끼리의 단선이 발생한다. 따라서, 접속 단자간의 높이를 균일하게 하기 위해, 관통 전극 이외의 영역에 형성하는 것으로 된다. 따라서, 전자 부품의 소형화가 어렵다고 하는 과제가 있다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로서, 관통 전극을 갖는 다층 세라믹 기판 상에 수동 소자가 형성된 전자 부품에서, 소형화를 가능하게 하는 것을 목적으로 한다.
본 발명은, 관통 전극을 갖고, 상면에 수동 소자가 형성된 다층 세라믹 기판 과, 상기 다층 세라믹 기판 상에 형성되고, 상기 관통 전극 상에 개구부를 갖는 절연막과, 상기 절연막 상에 형성되고, 상기 개구부를 덮도록 형성되고, 상기 관통 전극과 전기적으로 접속된 제1 접속 단자와, 상기 개구부 이외의 상기 절연막 상에 형성된 제2 접속 단자를 구비하는 것을 특징으로 하는 전자 부품이다. 본 발명에 따르면, 관통 전극 상에 개구부를 갖는 절연막이 형성되어 있다. 이에 의해, 제1 접속 단자를 관통 전극 상에 형성할 수 있어, 다층 세라믹 기판을 소형화할 수 있다.
상기 구성에서, 상기 관통 전극의 상면은, 상기 다층 세라믹 기판의 상면보다 높은 구성으로 할 수 있다.
상기 구성에서, 상기 관통 전극 상에 상기 관통 전극으로 획정되어 형성된 패드를 구비하고, 상기 제1 접속 단자는, 상기 패드 상에 형성되어 있는 구성으로 할 수 있다.
상기 구성에서, 상기 수동 소자는 상기 절연막 상에 형성되어 있는 구성으로 할 수 있다.
상기 구성에서, 상기 제1 접속 단자와 상기 제2 접속 단자의 높이는 동일한 구성으로 할 수 있다. 이 구성에 따르면, 제1 접속 단자와 제2 접속 단자의 코플래너티를 향상시킬 수 있다.
상기 구성에서, 상기 절연막은, SOG 산화막으로 이루어지는 구성으로 할 수 있다. 이 구성에 따르면, 수동 소자의 손실을 억제할 수 있다. 특히 수동 소자가 인덕터를 포함하는 경우, 자기 공진 주파수가 향상되어, 소용 주파수대에서의 손실 을 억제할 수 있다.
상기 구성에서, 상기 절연막은, 감광성 SOG 산화막으로 이루어지는 구성으로 할 수 있다. 이 구성에 따르면, 절연막에 간단히 개구부를 형성할 수 있다.
상기 구성에서, 상기 제1 접속 단자 및 상기 제2 접속 단자는 플립 칩용 단자인 구성으로 할 수 있다. 이 구성에 따르면, 제1 접속 단자 및 제2 접속 단자에 칩을 플립 칩하였을 때에, 칩의 박리를 억제할 수 있다.
상기 구성에서, 상기 수동 소자는 인덕터이며, 상기 인덕터는, 상기 절연막 상에 형성된 스파이럴 형상의 제1 코일과, 상기 제1 코일 상방에 공극을 두고 이격하여 형성된 스파이럴 형상의 제2 코일을 구비하는 구성으로 할 수 있다.
상기 구성에서, 상기 제1 접속 단자와 상기 제2 접속 단자에 플립 칩 실장된 칩을 구비하는 구성으로 할 수 있다.
본 발명에 따르면, 관통 전극 상에 개구부를 갖는 절연막이 형성되어 있다. 이에 의해, 제1 접속 단자를 관통 전극 상에 형성할 수 있어, 다층 세라믹 기판을 소형화할 수 있다.
우선, 해결할 과제에 대해 상세하게 설명한다. 도 1의 (a) ∼ 도 6은 다층 세라믹 기판의 제조 방법을 설명하기 위한 도면이다. 도 1의 (a) 및 도 1의 (b)를 참조로, 예를 들면 알루미나(Al2O3), 실리콘 산화물(SiO2), 티탄 산화물(TiO2) 또는 칼슘 산화물(CaO) 등의 금속 산화물로 이루어지는 구리 시트(10)를 성형하고, 원하는 형상으로 절단한다. 도 2의 (a) 및 도 2의 (b)를 참조로, 시트(10)에 펀칭을 행하여 관통 구멍(11)을 형성한다. 도 3의 (a) 및 도 3의 (b)를 참조로, 관통 구멍(11) 내에 예를 들면 Ag, Au 또는 Cu 등의 금속을 매립한다. 이에 의해, 관통 전극(12)이 형성된다. 도 4의 (a) 및 도 4의 (b)를 참조로, 시트(10) 표면에 예를 들면 Ag, Au 또는 Cu 등을 함유하는 금속 재료를 인쇄하여 금속 배선(13)을 형성한다. 도 5의 (a) 및 도 5의 (b)를 참조로, 이와 같이 하여 형성된 복수의 시트(10a ∼ 10c)를 적층한다. 예를 들면, 도 5의 (b)에서는 시트(10a)의 관통 전극(12a)과 시트(10b)의 관통 전극(12b)이 연통하도록 적층되어 있다. 시트(10b, 10c) 상에는 내부 배선(16b, 16c)으로 되는 금속 배선이 형성되어 있다. 시트(10c)의 관통 전극(12c)은 내부 배선(16c)을 통하여 관통 전극(12a, 12b)과 접속되어 있다. 적층된 시트(10a ∼ 10c)를 또한 원하는 형상으로 정형할 수도 있다. 예를 들면, 그 후의 수동 소자를 형성하기 쉽도록, 웨이퍼 형상으로 할 수도 있다.
도 6을 참조로, 적층된 시트(10a ∼ 10c)를 소성하고, 다층 세라믹 기판(20)을 형성한다. 또한, 다층 세라믹 기판(20)의 두께나 표면 거칠기를 원하는 값으로 하기 위해, 다층 세라믹 기판(20) 표면을 유리 지립 또는 고정 지립을 이용하여 연마한다. 소성할 때, 시트(10a ∼ 10c)가 수축하기 때문에, 관통 전극의 상면이 돌출된다. 또한, 연마할 때, 시트(10a)는 연마되기 쉽지만 금속으로 이루어지는 관통 전극은 연마되기 어렵기 때문에, 관통 전극(12a)은 더욱 돌출된다. 이와 같이, 관통 전극(12a)의 상면은 다층 세라믹 기판(20)의 상면보다 높아진다. 관통 전 극(12a)의 시트(10a)의 표면으로부터의 돌출량 t1은, 예를 들면 0.5㎛∼10㎛ 정도로 된다.
수동 소자가 상면에 형성된 다층 세라믹 기판(20)에서, 다층 세라믹 기판(20) 상에 칩을 플립 칩 실장하는 경우, 수동 소자보다 높은 플립 칩용의 접속 단자가 이용된다. 도 7을 이용하여, 다층 세라믹 기판 상에 접속 단자를 형성하는 경우의 과제에 대해 설명한다. 도 7을 참조로, 다층 세라믹 기판(20)의 관통 전극(12) 상에 형성된 예를 들면 Cu 등의 금속으로 이루어지는 접속 단자(82)의 높이를 h1, 관통 전극(12) 이외의 영역에 형성된 접속 단자(80)의 높이를 h0으로 한다. 높이 h1은 높이 h0에 비해, 관통 전극(12)의 상면의 다층 세라믹 기판(20)으로부터의 돌출량 t1 정도 높아진다.
그러나, 접속 단자(80, 82)에 칩을 플립 칩 실장하는 경우, 접속 단자(80, 82)의 높이의 변동을 작게 하는 것이 요구된다. 예를 들면, 접속 단자(80, 82)의 높이의 변동을 수 ㎛ 이하로 하는 것이 바람직하다. 도 7과 같이, 접속 단자(80, 82)의 높이 h0 및 h1이 서로 다른 경우, 플립 칩 실장에 적합하지 않다.
따라서, 도 8을 참조로, 접속 단자(80)는 관통 전극(12) 상에는 형성하지 않고, 관통 전극(12) 이외의 영역에 형성한다. 관통 전극(12)과 접속 단자(80)는 배선(84)을 이용하여 전기적으로 접속한다. 이에 의해, 접속 단자(80)의 높이의 변동을 억제하여 코플래너티를 개선할 수 있다. 그러나, 관통 전극(12) 상에 접속 단자(80)를 형성하지 않기 때문에, 소형화가 어렵다고 하는 과제가 있다.
이하에, 상기 과제를 해결하기 위한 본 발명의 원리에 대해 설명한다. 도 9 는 본 발명의 원리를 설명하기 위한 단면도이다. 도 9를 참조로, 절연막(26)이, 다층 세라믹 기판(20) 상에 형성되어 있다. 절연막(26)은 관통 전극(12) 상에 개구부를 갖고 있다. 금속층(94)이 개구부를 덮도록 절연막(26) 상에 형성되어 있다. 제1 접속 단자(92)는 관통 전극(12) 상의 금속층(94) 상에 형성되고, 관통 전극(12)과 전기적으로 접속되어 있다. 제2 접속 단자(90)는 개구부 이외의 절연막(26) 상에 형성되어 있다. 관통 전극(12)의 돌출량 t1과 절연막(26)의 막 두께 t2를 거의 동일하게 함으로써, 제1 접속 단자(92)의 높이 h2와 제2 접속 단자(90)의 높이 h3을 거의 동일한 높이로 할 수 있다. 또한, 금속층(94)과 관통 전극(12) 사이에, 또한 관통 전극(12)과 금속층(94)과의 상호 확산을 억제하기 위한 배리어층으로서 실시예 1에서 설명하는 보호막(22)을 배치하여도 된다.
<실시예 1>
도 10의 (a) ∼ 도 12의 (d)를 참조로, 실시예 1에 따른 집적화 수동 소자의 제조 방법에 대해 설명한다. 도 10의 (a)를 참조로, 도 1의 (a) ∼ 도 6을 이용하여 설명한 방법에 의해 다층 세라믹 기판(20)을 제작한다. 다층 세라믹 기판(20)에는 관통 전극(12) 및 내부 배선(16)이 형성되어 있다. 또한, 내부 배선(16)이란, 다층 세라믹 기판(20)의 각 층간에 형성된 배선이다. 관통 전극(12)의 상면은 다층 세라믹 기판(20)으로부터 돌출되어 있다.
도 10의 (b)를 참조로, 관통 전극(12)의 표면 상에 무전해 도금법을 이용하여 다층 세라믹 기판(20)측으로부터 예를 들면 막 두께가 1㎛ ∼ 3㎛인 Ni막 및 0.1㎛ ∼ 3㎛인 Au막으로 이루어지는 보호막(22, 24)을 형성한다. 보호막(22, 24) 의 Au막과 Ni막 사이에, 막 두께가 예를 들면 0.1㎛ ∼ 0.3㎛인 Pd막을 형성하여도 된다. 보호막(22, 24)은 관통 전극(12)의 표면을 보호하는 기능을 갖고, 접속 단자와 관통 전극(12) 사이를 원자가 서로 확산하는 것을 억제한다. 보호막(22, 24)은, 예를 들면 하측으로부터 Ti막, TiW막 및 Cu막으로 이루어지는 다층막을 성막하고, 밀링법 등에 의해 패턴을 형성하여도 된다. 관통 전극(12)으로 획정된 보호막(22, 24)을 형성함으로써, 보호막(22, 24) 상면의 다층 세라믹 기판 상면으로부터의 돌출량은 더 크게 된다.
도 10의 (c)를 참조로, 다층 세라믹 기판(20) 상면에 절연막(26)으로서 감광성 SOG(spin on glass)를 이용하여 스핀 코트한다. 감광성 SOG로서는 예를 들면 Sliecs사제 XC800을 이용한다. 스핀 코트의 조건은, 관통 전극(12)의 돌출량에 의해 회전수를 조정하고, 관통 전극(12) 상과 관통 전극(12) 이외의 영역에서 절연막(26)의 상면이 평탄하게 되도록 한다. 또한, 절연막(26)의 형성은 스핀 코트법 이외에도, 침지법을 이용하여도 된다. 절연막(26)의 막 두께는 관통 전극(12)의 돌출량과 동일한 정도이거나 약간 큰 것이 바람직하다. 스핀 코트는 복수회 행하고, SOG의 막 두께를 원하는 값으로 하여도 된다. 예를 들면 120℃에서 열 처리를 행한다. 도 10의 (d)를 참조로, 노광 현상함으로써, 관통 전극(12) 상에 절연막(26)의 개구부(25)를 형성한다. 예를 들면 250℃에서 큐어를 행한다. 이상에 의해, 절연막(26)으로서 SOG 산화막이 형성된다.
도 11의 (a)를 참조로, 다층 세라믹 기판(20)의 하면에 도 10의 (c)와 마찬가지로 절연막(28)으로서 감광성 SOG를 도포한다. 도 10의 (d)와 마찬가지로, 절 연막(28)에 개구부(27)를 형성한다. 도 11의 (b)를 참조로, 절연막(26) 상에 금속층(30)을 형성한다. 금속층(30)은, 예를 들면 막 두께가 20㎚인 Ti막, 막 두께가 1000㎚인 Au막 및 막 두께가 20㎚인 Ti막으로 이루어진다. Au막은 Cu막이어도 된다. 또한, 금속층(30)은 아래로부터 막 두께가 20㎚인 Ti막, 막 두께가 800㎚인 Cu막, 막 두께가 200㎚인 Ti막 및 막 두께가 20㎚인 Au막이어도 된다. 전기 저항 저감을 위해, 금속층(30)은 Al, Au 및 Cu막을 주된 막으로서 포함하는 것이 바람직하다. 도 11의 (c)를 참조로, 금속층(30)의 소정 영역을 예를 들면 이온 밀링법을 이용하여 제거한다. 이에 의해, 금속층(30)으로부터 캐패시터의 하부 전극(41)이 형성된다.
도 12의 (a)를 참조로, 하부 전극(41) 상에 유전체막(42)을 형성한다. 유전체막(42)은, 예를 들면 스퍼터법이나 PECVD(Plasma enhanced chemical vapor deposition)를 이용하여 형성되고, SiO2, Si3N4, Al2O3 또는 Ta2O3막을 이용할 수 있다. 유전체막(42)의 막 두께로서는 예를 들면 50㎚ ∼ 1000㎚로 할 수 있다.
도 12의 (b)를 참조로, 절연막(26) 및 금속층(30) 상에 예를 들면 막 두께가 20㎚인 Cr막 및 막 두께가 500㎚인 Au막으로 이루어지는 시드층(도시 생략)을 형성한다. 시드층 상의 소정 영역에 전해 도금법을 이용하여 예를 들면 막 두께가 10㎛인 Cu로 이루어지는 도금층(184)을 형성한다. 도금층(184)을 마스크로 하여 시드층을 제거한다. 이상에 의해, 도금층(184)으로부터 상부 전극(43)이 형성된다. 하부 전극(41), 유전체막(42) 및 상부 전극(43)에 의해 캐패시터(40)가 형성된다. 도금층(184)으로부터 인덕터(50)의 코일이 형성된다. 또한, 도금층(184)으로부터 접속 단자의 하부층이 형성된다.
도 12의 (c)를 참조로, 도금층(184)을 덮도록 다층 세라믹 기판(20) 상에 저유전체막(60)을 형성한다. 저유전체막(60)으로서는, PBO(Polybenzoxazole), BCB(Benzocyclobutene) 등을 이용할 수 있다.
도 12의 (d)를 참조로, 저유전체막(60)의 소정 영역을 제거하고, 상부 도금층을 형성할 도금층(184)의 상면을 노출시킨다. 도금층(184)에 접하도록 전해 도금법을 이용하여 예를 들면 막 두께가 10㎛인 Cu로 이루어지는 도금층(186)을 형성한다. 또한, 도금층(186)을 형성할 때, 도 12의 (a)에서의 설명과 마찬가지로, 시드층을 이용하지만 설명을 생략한다. 도금층(186) 상에 예를 들면 Au막 및 Ni막으로 이루어지는 패드층(193)을 형성한다. 관통 전극(12) 상에는 금속층(30), 도금층(184, 186) 및 패드층(193)으로 이루어지는 제1 접속 단자(92)가 형성된다. 이상에 의해, 다층 세라믹 기판(20)을 이용한 집적화 수동 소자가 완성된다.
도 13은, 집적화 수동 소자 상에 칩을 플립 칩한 도면이며, 도 12의 (a) ∼ 도 12의 (d)와는 다른 단면도이다. 캐패시터나 인덕터 등의 수동 소자는 도시하고 있지 않다. 도 13을 참조로, 관통 전극(12) 이외의 영역에 제2 접속 단자(90)가 형성되어 있다. 제1 접속 단자(92) 및 제2 접속 단자(90) 상에는, 땜납이나 Au 등의 금속으로 이루어지는 범프(194)를 형성한다. 범프(194)를 이용하여, 표면 탄성파 필터 등의 전자 소자가 형성된 칩(199)을 제1 접속 단자(92) 및 제2 접속 단자(90) 상에 플립 칩 실장한다. 이상에 의해 실시예 1에 따른 전자 부품이 완성된 다.
실시예 1에 따르면, 도 13을 참조로, 다층 세라믹 기판(20)은 관통 전극(12)을 갖고, 상면에 수동 소자인 캐패시터(40)나 인덕터(50)가 형성되어 있다(도 12의 (d) 참조). 이 때문에, 칩(199)은 캐패시터(40)나 인덕터(50) 등의 수동 소자보다 높은 접속 단자 상에 플립 칩 실장된다. 이와 같은 관통 전극(12) 상에 개구부를 갖는 절연막(26)을 다층 세라믹 기판(20) 상에 형성한다. 제1 접속 단자(92)는 절연막(26) 상에, 개구부를 덮도록 형성되고, 관통 전극(12)과 전기적으로 접속되어 있다. 한편, 제2 접속 단자(90)는 개구부 이외의 절연막(26) 상에 형성된다. 이와 같이, 절연막(26)을 형성함으로써, 제1 접속 단자(92)와 제2 접속 단자(90)의 높이를 동일한 정도로 할 수 있다. 이에 의해, 접속 단자(92, 90)의 코플래너티 저하에 기인한 칩(199)의 박리 등을 억제할 수 있다. 따라서, 제1 접속 단자(92)를 관통 전극(12) 상에 형성할 수 있고, 도 8의 예에 비해, 다층 세라믹 기판(20)을 소형화할 수 있다.
또한, 도 10의 (b)와 같이, 관통 전극(12) 상에, 관통 전극(12)을 보호하는 보호막(22)이 형성되고, 도 13과 같이, 제1 접속 단자(92)가 보호막(22) 상에 형성되어 있다. 보호막(22)은 관통 전극(12) 상에 선택적으로 형성되어 있다. 즉 관통 전극(12)으로 획정되어 있다. 이 때문에, 보호막(22) 상면은 한층 돌출된다. 따라서, 절연막(26)을 이용하는 것이 한층 유리하다.
또한, 도 12의 (d)와 같이, 캐패시터(40)나 인덕터(50) 등의 수동 소자는 절연막(26) 상에 형성되어 있다. 절연막(26)을 다층 세라믹 기판(20)보다 유전율이 낮은 재료로 함으로써, 수동 소자의 손실을 저감할 수 있다.
절연막(26)으로서는, SOG를 이용하여 형성한 SOG 산화막을 이용하는 것이 바람직하다. SOG로 이루어지는 막의 비유전률은 약 2.5 ∼ 4이며, 다층 세라믹 기판(20)의 비유전률은 약 7 ∼ 12이다. 따라서, 수동 소자의 손실을 저감할 수 있다. 또한，SOG로 이루어지는 막은, 내열성이 높다. 도 12의 (a) ∼ 도 12의 (d)와 같은 수동 소자를 형성하기 위해서는, 200℃ ∼ 300℃의 온도가 가해진다. 예를 들면 BCB 등의 수지는 내열성이 없으므로 다층 세라믹 기판(20) 상에 수동 소자를 형성하기 위한 제조 방법이 한정되게 된다. 실시예 1에 따르면, 절연막(26)으로서 SOG로 이루어지는 막을 이용함으로써, 보다 용이하게 수동 소자를 형성할 수 있다.
또한, 절연막(26)으로서는 감광성 SOG 산화막을 이용하는 것이 바람직하다. 이에 의해, 도 10의 (d)와 같이, 절연막(26)에 간단히 개구부(25)를 형성할 수 있다.
<실시예 2>
실시예 2는, 감광성 SOG 산화막을 이용하지 않는 예이다. 도 14의 (a) ∼ 도 15의 (c)를 이용하여, 실시예 2의 다층 세라믹 기판의 제조 방법에 대해 설명한다. 도 14의 (a)를 참조로, 실시예 1의 도 10의 (a)와 동일한 다층 세라믹 기판(20)을 준비한다. 도 14의 (b)를 참조로, 다층 세라믹 기판(20)의 상면 및 하면에 스퍼터법을 이용하여 보호막(32, 34)을 형성한다. 보호막(32, 34)으로서, 예를 들면 다층 세라믹 기판(20)측으로부터 막 두께가 0.1㎛ ∼ 0.5㎛인 Ti막 및 막 두 께가 0.5㎛ ∼ 3㎛인 TiW막을 이용할 수 있다. 또한，Ti막 상에 예를 들면 막 두께가 0.3㎛ ∼ 3㎛인 Cu막을 형성할 수도 있다. 또한, 보호막(32, 34)으로서, 막 두께가 0.1㎛ ∼ 0.5㎛인 Ti막 및 막 두께가 0.5㎛ ∼ 3㎛인 Au막을 이용할 수 있다. 도 14의 (c)를 참조로, 관통 전극(12) 상의 보호막(32, 34)이 잔존하기 용이하게, 소정 영역의 보호막(32, 34)을 제거한다. 보호막(32, 34)은 관통 전극(12)의 상면보다 커, 관통 전극(12)의 상면을 완전하게 덮도록 형성되는 것이 바람직하다.
도 15의 (a)를 참조로, 다층 세라믹 기판(20)의 상면 및 하면에, 관통 전극(12), 보호막(32, 34)을 덮도록 각각 절연막(26, 28)으로서 SOG를 도포한다. SOG로서는, 예를 들면 촉매활성사제의 LNT-025를 이용할 수 있다. 그 후, 예를 들면 400℃에서 절연막(26, 28)의 큐어를 행한다. 도 15의 (b)를 참조로, HF 수용액을 이용하여, 관통 전극(12) 상의 절연막(26, 28)을 제거한다. 도 15의 (c)를 참조로, 실시예 1의 도 11의 (b) 및 도 11의 (c)와 동일한 공정을 행하여, 절연막(26) 상에 금속층(30)을 형성한다. 그 후, 실시예 1의 도 12의 (a) ∼ 도 12의 (d)와 동일한 공정을 행하여, 실시예 2에 따른 집적화 수동 소자가 완성된다.
실시예 2와 같이, 절연막(26, 28)으로서 감광성이 아닌 SOG를 이용할 수 있다.
<실시예 3>
실시예 3은, 수동 소자로서, 2개의 코일이 공극을 두고 적층된 인덕터를 갖는 예이다. 도 16은 실시예 3에 따른 집적화 수동 소자의 사시도, 도 17은 상면 도(제1 코일(111, 121)은 도시 생략)이다. 도 16 및 도 17을 참조로, 다층 세라믹 기판(20) 상에 형성된 절연막(26) 상에, 제1 코일(111) 및 제2 코일(112)로 이루어지는 인덕터(110)와 제1 코일(121) 및 제2 코일(122)로 이루어지는 인덕터(120)가 형성되어 있다. 인덕터(110)의 제1 코일(111) 및 제2 코일(112)의 내단(최내주의 종단)은 접속부(165)에 의해 서로 전기적으로 접속되고, 제1 코일(111)은 외단(최외주의 종단)에서 배선(152)에 접속되고, 제2 코일(112)은 외단에서 접속부(160)를 통하여 배선(151)에 전기적으로 접속되어 있다.
인덕터(120)의 제1 코일(121) 및 제2 코일(122)의 내단은 접속부(175)에 의해 서로 접속되고, 제1 코일(121)은 외단에서 배선(154)에 접속되고, 제2 코일(122)은 외단에서 접속부(170)를 통하여 배선(153)에 접속되어 있다. 배선(151 ∼ 154)은 다층 세라믹 기판(20) 상에 형성된 절연막(26) 상에 형성되고, 제1 접속 단자(131 ∼ 134)에 접속되어 있다. 제1 접속 단자(132, 133)는 배선(157)에 의해 접속되어 있다. 제1 접속 단자(132, 133)간의 배선(157) 상에는 제2 접속 단자(138)가 형성되어 있다. 제1 접속 단자(131, 134)간에는, 하부 전극(141), 유전체막(142) 및 상부 전극(143)으로 이루어지는 캐패시터(140)가 접속되어 있다. 상부 전극(143)과 배선(151)은 상부의 배선(156)에 의해 접속되어 있다. 제1 접속 단자(131)를 입력, 제1 접속 단자(134)를 출력, 제1 접속 단자(132, 133)를 접지함으로써, 집적화 수동 소자(100)는, 제1 접속 단자(131, 134)간에 π형 L-C-L 회로를 구성한다.
다음으로, 도 18의 (a) ∼ 도 18의 (d)를 이용하여, 실시예 3에 따른 집적화 수동 소자의 제조 방법에 대해 설명한다. 도 18의 (a) ∼ 도 18의 (d)는 도 17의 A-A 단면에 상당하는 단면 모식도이다. 또한, 도 18의 (a) ∼ 도 18의 (d)는 칩과 다층 세라믹 기판(20)의 기계적 접속을 강화하기 위한 제2 접속 단자(198)를 도시하고 있지만, 도 16 및 도 17에는 도시하고 있지 않다.
도 18의 (a)를 참조로, 실시예 1의 도 11의 (c)까지의 공정을 행한다. 또한, 금속층(30)을 금속층(180)으로서 나타내고, 캐패시터의 하부 전극(41)을 하부 전극(141)으로서 나타내고 있다. 도 12의 (a)와 마찬가지로, 캐패시터용의 유전체막(142)을 형성한다.
도 18의 (b)를 참조로, 전해 도금용의 종층(도시 생략)을 형성한다. 도금을 행하는 개구부를 갖는 포토레지스트(200)를 형성한다. 개구부 내에 전해 도금을 행하여, 예를 들면 막 두께가 10㎛인 Cu로 이루어지는 도금층(184)을 형성한다. 이에 의해, 도금층(184)으로부터, 제1 코일(121), 상부 전극(143), 배선(153, 154) 및 제1 접속 단자의 하부가 형성된다. 하부 전극(141), 유전체막(142) 및 상부 전극(143)으로부터 MIM 캐패시터(140)가 형성된다.
도 18의 (c)를 참조로, 포토레지스트(200)를 제거한다. 도금을 행하는 개구부를 갖는 포토레지스트(202)를 형성한다. 개구부 내에 전해 도금을 행하고, 예를 들면 막 두께가 10㎛인 Cu로 이루어지는 도금층(186)을 형성한다. 이에 의해, 도금층(186)으로부터, 지주부(174, 176) 및 제1 접속 단자의 중간부가 형성된다.
도 18의 (d)를 참조로, 포토레지스트(202)를 제거한다. 예를 들면 포토레지스트로 이루어지는 희생층(204)을 도포한다. 희생층(204)의 상면은 지주부(174, 176)의 상면과 거의 평면으로 한다. 희생층(204) 상 전체면에 전해 도금용의 종층(도시 생략)을 형성한다. 종층 상에 도금을 행하는 개구부를 갖는 포토레지스트(206)를 형성한다. 개구부 내에 전해 도금을 행하여, 예를 들면 막 두께가 10㎛인 Cu로 이루어지는 도금층(188)을 형성한다. 이에 의해，도금층(188)으로부터, 제2 코일(122), 배선(156) 및 패드의 상부가 형성된다. 도금층(184, 186) 및 도금층(188)으로부터 접속부(170) 및 접속부(175)가 형성된다.
도 19의 (a)를 참조로, 개구부를 갖는 포토레지스트(208)를 형성한다. 도금층(188) 상에, Ni층(190) 및 Au층(192)을 형성한다. 도 19의 (b)를 참조로, 포토레지스트(208), 종층(도시 생략), 포토레지스트(206) 및 희생층(204)을 제거한다. 금속층(180), 도금층(184, 186, 188), Ni층(190) 및 Au층(192)으로부터 제1 접속 단자(131, 133), 제2 접속 단자(198)가 형성된다. 이상에 의해, 실시예 3에 따른 집적화 수동 소자가 형성된다.
도 19의 (c)를 참조로, 칩(199)의 실장 방법에 대해 설명한다. 도 19의 (c)를 참조로, 제1 접속 단자(131, 133) 및 제2 접속 단자(198) 상에, 칩(199)을 범프(194)를 이용하여 플립 칩 실장한다.
도 20은, IC나 SAW(탄성 표면파 디바이스) 등의 칩(199)을 플립 칩 실장한 실시예 3에 따른 집적화 수동 소자의 도 17의 B-B 단면에 상당하는 단면도이다. 도 20을 참조로, 실시예 3에서도, 관통 전극(12) 상에 개구부를 갖는 절연막(26)이 형성되어 있기 때문에, 제1 접속 단자(132, 133)의 높이 h1과 제2 접속 단자(138)의 높이 h2를 동일한 정도로 할 수 있다. 이에 의해, 실시예 1과 마찬가지로, 집 적화 수동 소자를 소형화할 수 있다. 도 16을 참조로, 이와 같이 절연막(26) 상에 형성된 스파이럴 형상의 제1 코일(111, 121)과, 제1 코일(111, 121) 상방에 공극을 두고 이격하여 형성된 스파이럴 형상의 제2 코일(112, 122)을 갖는 인덕터가 형성된 집적화 수동 소자에 본 발명을 적용할 수도 있다.
이상, 본 발명의 실시예에 대해 상술하였지만, 본 발명은 이러한 특정한 실시예에 한정되는 것이 아니라, 특허 청구범위에 기재된 본 발명의 요지의 범위 내에서, 다양한 변형ㆍ변경이 가능하다.
도 1의 (a) 및 도 1의 (b)는 적층 세라믹 기판의 제조 방법을 도시하는 도면(그 1)이며, 도 1의 (a)는 상면도, 도 1의 (b)는 단면도.
도 2의 (a) 및 도 2의 (b)는 적층 세라믹 기판의 제조 방법을 도시하는 도면(그 2)이며, 도 2의 (a)는 상면도, 도 2의 (b)는 단면도.
도 3의 (a) 및 도 3의 (b)는 적층 세라믹 기판의 제조 방법을 도시하는 도면(그 3)이며, 도 3의 (a)는 상면도, 도 3의 (b)는 단면도.
도 4의 (a) 및 도 4의 (b)는 적층 세라믹 기판의 제조 방법을 도시하는 도면(그 4)이며, 도 4의 (a)는 상면도, 도 4의 (b)는 단면도.
도 5의 (a) 및 도 5의 (b)는 적층 세라믹 기판의 제조 방법을 도시하는 도면(그 5)이며, 도 5의 (a)는 상면도, 도 5의 (b)는 단면도.
도 6은 적층 세라믹 기판의 제조 방법을 도시하는 도면(그 6).
도 7은 비교예에 따른 집적화 수동 소자의 과제를 설명하는 도면(그 1).
도 8은 비교예에 따른 집적화 수동 소자의 과제를 설명하는 도면(그 2).
도 9는 본 발명의 원리를 설명하는 도면.
도 10의 (a) ∼ 도 10의 (d)는 실시예 1에 따른 집적화 수동 소자의 제조 방법을 도시하는 단면도(그 1).
도 11의 (a) ∼ 도 11의 (c)는 실시예 1에 따른 집적화 수동 소자의 제조 방법을 도시하는 단면도(그 2).
도 12의 (a) ∼ 도 12의 (d)는 실시예 1에 따른 집적화 수동 소자의 제조 방 법을 도시하는 단면도(그 3).
도 13은 실시예 1에 따른 집적화 수동 소자에 칩을 실장한 도면.
도 14의 (a) ∼ 도 14의 (c)는 실시예 2에 따른 집적화 수동 소자의 제조 방법을 도시하는 단면도(그 1).
도 15의 (a) ∼ 도 15의 (c)는 실시예 2에 따른 집적화 수동 소자의 제조 방법을 도시하는 단면도(그 2).
도 16은 실시예 3에 따른 집적화 수동 소자의 사시도.
도 17은 실시예 3에 따른 집적화 수동 소자의 상면도.
도 18의 (a) ∼ 도 18의 (d)는 실시예 3에 따른 집적화 수동 소자의 제조 방법을 도시하는 단면도(그 1).
도 19의 (a) ∼ 도 19의 (c)는 실시예 3에 따른 집적화 수동 소자의 제조 방법을 도시하는 단면도(그 2).
도 20은 실시예 3에 따른 집적화 수동 소자에 칩을 실장한 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 시트
12 : 관통 전극
20 : 다층 세라믹 기판
22, 32 : 보호막
26 : 절연막
40, 140 : 캐패시터
50, 110, 120 : 인덕터
90, 138, 198 : 제2 접속 단자
92, 131∼134 : 제1 접속 단자

Claims (10)

  1. 관통 전극을 갖고, 상면에 수동 소자가 형성된 다층 세라믹 기판과,
    상기 다층 세라믹 기판 상에 형성되고, 상기 관통 전극 상에 개구부를 갖는 절연막과,
    상기 관통 전극 상에 상기 관통 전극으로 획정되어 형성된 패드와,
    상기 패드 및 상기 절연막 상에 형성되고, 상기 개구부를 덮도록 형성되고, 상기 관통 전극과 전기적으로 접속된 제1 접속 단자와,
    상기 개구부 이외의 상기 절연막 상에 형성된 제2 접속 단자
    를 포함하는 것을 특징으로 하는 전자 부품.
  2. 제1항에 있어서,
    상기 관통 전극의 상면은, 상기 다층 세라믹 기판의 상면보다 높은 것을 특징으로 하는 전자 부품.
  3. 삭제
  4. 제1항 또는 제2항에 있어서,
    상기 수동 소자는 상기 절연막 상에 형성되어 있는 것을 특징으로 하는 전자 부품.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 접속 단자와 상기 제2 접속 단자의 높이는 동일한 것을 특징으로 하는 전자 부품.
  6. 제1항 또는 제2항에 있어서,
    상기 절연막은, SOG 산화막으로 이루어지는 것을 특징으로 하는 전자 부품.
  7. 제1항 또는 제2항에 있어서,
    상기 절연막은, 감광성 SOG 산화막으로 이루어지는 것을 특징으로 하는 전자 부품.
  8. 제1항 또는 제2항에 있어서,
    상기 제1 접속 단자 및 상기 제2 접속 단자는, 플립 칩용 단자인 것을 특징으로 하는 전자 부품.
  9. 제1항 또는 제2항에 있어서,
    상기 수동 소자는 인덕터이며,
    상기 인덕터는, 상기 절연막 상에 형성된 스파이럴 형상의 제1 코일과,
    상기 제1 코일의 상방에 공극을 두고 이격하여 형성된 스파이럴 형상의 제2 코일을 포함하는 것을 특징으로 하는 전자 부품.
  10. 제1항 또는 제2항에 있어서,
    상기 제1 접속 단자와 상기 제2 접속 단자에 플립 칩 실장된 칩을 포함하는 것을 특징으로 하는 전자 부품.
KR1020080135002A 2007-12-28 2008-12-26 전자 부품 KR101040430B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007340039A JP5201983B2 (ja) 2007-12-28 2007-12-28 電子部品
JPJP-P-2007-340039 2007-12-28

Publications (2)

Publication Number Publication Date
KR20090073044A KR20090073044A (ko) 2009-07-02
KR101040430B1 true KR101040430B1 (ko) 2011-06-09

Family

ID=40796723

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080135002A KR101040430B1 (ko) 2007-12-28 2008-12-26 전자 부품

Country Status (4)

Country Link
US (1) US8766103B2 (ko)
JP (1) JP5201983B2 (ko)
KR (1) KR101040430B1 (ko)
CN (1) CN101552094B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6269661B2 (ja) * 2013-05-08 2018-01-31 株式会社村田製作所 多層配線基板
EP3030061B1 (en) * 2013-07-29 2021-01-06 Kyocera Corporation Wiring substrate, wiring substrate with lead, and electronic device
WO2015048808A1 (en) * 2013-09-30 2015-04-02 Wolf Joseph Ambrose Silver thick film paste hermetically sealed by surface thin film multilayer
CN105161436B (zh) 2015-09-11 2018-05-22 柯全 倒装芯片的封装方法
US10069474B2 (en) 2015-11-17 2018-09-04 Qualcomm Incorporated Encapsulation of acoustic resonator devices
JP6909060B2 (ja) 2017-06-08 2021-07-28 太陽誘電株式会社 電子部品
JP7230462B2 (ja) * 2017-12-04 2023-03-01 ローム株式会社 半導体装置およびその製造方法
JP7266996B2 (ja) 2018-11-20 2023-05-01 太陽誘電株式会社 インダクタ、フィルタおよびマルチプレクサ
KR102504834B1 (ko) 2019-03-11 2023-02-28 삼성전자 주식회사 집적회로 칩 및 그 제조 방법과 집적회로 칩을 포함하는 집적회로 패키지 및 디스플레이 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07176864A (ja) * 1993-12-21 1995-07-14 Fujitsu Ltd 多層セラミック基板の製造方法
JPH10215074A (ja) * 1997-01-31 1998-08-11 Sharp Corp セラミック多層基板およびその製造方法
US20020027018A1 (en) * 2000-07-21 2002-03-07 Murata Manufacturing Co., Ltd. Insulative ceramic compact
KR100682158B1 (ko) * 2004-12-21 2007-02-12 세이코 엡슨 가부시키가이샤 반도체 장치, 반도체 장치의 제조 방법, 회로 기판 및전자기기

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5565262A (en) * 1995-01-27 1996-10-15 David Sarnoff Research Center, Inc. Electrical feedthroughs for ceramic circuit board support substrates
JP3562568B2 (ja) * 1999-07-16 2004-09-08 日本電気株式会社 多層配線基板
JP2001332859A (ja) * 2000-05-22 2001-11-30 Murata Mfg Co Ltd 積層型セラミック電子部品およびその製造方法ならびに電子装置
US6762369B2 (en) * 2001-10-29 2004-07-13 Matsushita Electric Industrial Co., Ltd. Multilayer ceramic substrate and method for manufacturing the same
US6815796B2 (en) * 2001-12-07 2004-11-09 Taiyo Yuden Co., Ltd. Composite module and process of producing same
JP4182340B2 (ja) 2003-03-27 2008-11-19 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP4285604B2 (ja) 2003-09-19 2009-06-24 株式会社フジクラ 貫通電極付き基板、その製造方法及び電子デバイス
US7378049B2 (en) * 2003-12-08 2008-05-27 Matsushita Electric Industrial Co., Ltd. Method for producing ceramic substrate and electronic component module using ceramic substrate
JP2005302873A (ja) * 2004-04-08 2005-10-27 Mitsubishi Electric Corp 半導体装置、電子機器および半導体装置の製造方法
US7554260B2 (en) * 2004-07-09 2009-06-30 Semiconductor Energy Laboratory Co., Ltd. Display device provided with a conductive film connection between a wiring component and a metal electrode film
JP4762531B2 (ja) * 2004-11-30 2011-08-31 太陽誘電株式会社 電子部品及びその製造方法
US7326636B2 (en) * 2005-05-24 2008-02-05 Agilent Technologies, Inc. Method and circuit structure employing a photo-imaged solder mask
JP2007031242A (ja) 2005-07-29 2007-02-08 Tdk Corp 薄膜電子部品用基板とそれを用いた薄膜電子部品の製造方法
JP2007067216A (ja) 2005-08-31 2007-03-15 Sanyo Electric Co Ltd 半導体装置およびその製造方法、回路基板およびその製造方法
JP4872306B2 (ja) 2005-10-27 2012-02-08 Ｔｄｋ株式会社 薄膜電子部品用基板の製造方法及びそれを用いた薄膜電子部品の製造方法
JP5085874B2 (ja) * 2006-03-23 2012-11-28 ローム株式会社 複合回路部品およびこれを備える半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07176864A (ja) * 1993-12-21 1995-07-14 Fujitsu Ltd 多層セラミック基板の製造方法
JPH10215074A (ja) * 1997-01-31 1998-08-11 Sharp Corp セラミック多層基板およびその製造方法
US20020027018A1 (en) * 2000-07-21 2002-03-07 Murata Manufacturing Co., Ltd. Insulative ceramic compact
KR100682158B1 (ko) * 2004-12-21 2007-02-12 세이코 엡슨 가부시키가이샤 반도체 장치, 반도체 장치의 제조 방법, 회로 기판 및전자기기

Also Published As

Publication number Publication date
CN101552094B (zh) 2011-12-28
JP2009164221A (ja) 2009-07-23
US20090166068A1 (en) 2009-07-02
CN101552094A (zh) 2009-10-07
KR20090073044A (ko) 2009-07-02
JP5201983B2 (ja) 2013-06-05
US8766103B2 (en) 2014-07-01

Similar Documents

Publication Publication Date Title
KR101040430B1 (ko) 전자 부품
US8221962B2 (en) Method of manufacturing electronic device
KR100737188B1 (ko) 전자 부품 및 그 제조 방법
JP2615151B2 (ja) チップ型コイル及びその製造方法
US7808030B2 (en) Electronic component manufacturing method and electronic component
US8259459B2 (en) Electronic device
WO2004032229A1 (ja) 高周波モジュール装置の製造方法
JP5456989B2 (ja) 電子部品の製造方法
US8209829B2 (en) Method of fabricating the electronic device
JP4177560B2 (ja) 薄膜コンデンサ及び受動素子内蔵電子部品と高周波対応モジュール
JP4447881B2 (ja) インターポーザの製造方法
JP4367070B2 (ja) 半導体装置及びその製造方法
JP4811406B2 (ja) キャパシタ搭載型半導体装置
JP3967964B2 (ja) 薄膜電子部品
CN113540349A (zh) 集成无源部件
JP2009164220A (ja) 電子部品
TWI817244B (zh) 被動零件
JP4454174B2 (ja) 薄膜コンデンサ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160517

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170522

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180516

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190515

Year of fee payment: 9