JP5085874B2 - 複合回路部品およびこれを備える半導体装置 - Google Patents
複合回路部品およびこれを備える半導体装置 Download PDFInfo
- Publication number
- JP5085874B2 JP5085874B2 JP2006081430A JP2006081430A JP5085874B2 JP 5085874 B2 JP5085874 B2 JP 5085874B2 JP 2006081430 A JP2006081430 A JP 2006081430A JP 2006081430 A JP2006081430 A JP 2006081430A JP 5085874 B2 JP5085874 B2 JP 5085874B2
- Authority
- JP
- Japan
- Prior art keywords
- dielectric constant
- constant layer
- layer
- capacitor
- high dielectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000002131 composite material Substances 0.000 title claims description 33
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 239000003990 capacitor Substances 0.000 claims description 84
- 239000011347 resin Substances 0.000 claims description 33
- 229920005989 resin Polymers 0.000 claims description 33
- 239000000463 material Substances 0.000 description 23
- 238000010304 firing Methods 0.000 description 8
- 239000000919 ceramic Substances 0.000 description 7
- 238000009499 grossing Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000010030 laminating Methods 0.000 description 3
- 238000010344 co-firing Methods 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
この小型化の要求に応えるために、コンデンサなどの素子を内蔵した複合回路基板が提案されている(たとえば、特許文献1参照)。複合回路基板は、たとえば、配線が形成された低誘電率層と、コンデンサが形成された高誘電率層とを積層した構成を有している。このような複合回路基板は、低誘電率層を構成するセラミックグリーンシートと、高誘電率層を構成するセラミックグリーンシートとを積層し、これらを焼成することにより作成される。
請求項2記載の発明は、前記コンデンサは、貫通コンデンサであることを特徴とする、請求項1に記載の複合回路部品である。
請求項3記載の発明は、前記接続部は、前記樹脂層に貫通して形成されたスルーホールであることを特徴とする、請求項1または2に記載の複合回路部品である。
請求項4記載の発明は、集積回路部品と、前記集積回路部品を配置するためのキャビティを有し、このキャビティに配置される前記集積回路部品と電気的に接続される配線を備える低誘電率層と、前記低誘電率層とは独立して作成され、コンデンサを備える高誘電率層と、前記低誘電率層および前記高誘電率層と機械的に接続され、前記配線と前記コンデンサとを電気的に接続するための接続部を有する樹脂層とを含み、前記高誘電率層は、複数のコンデンサを備えるとともに、当該複数のコンデンサに1対1に対応して設けられ、その対応するコンデンサが接続されたグランド層を備えていることを特徴とする、半導体装置である。
請求項5記載の発明は、前記コンデンサは、貫通コンデンサであることを特徴とする、請求項4に記載の半導体装置である。
請求項6記載の発明は、前記接続部は、前記樹脂層に貫通して形成されたスルーホールであることを特徴とする、請求項4または5に記載の半導体装置である。
一方、高誘電率層の高誘電率化を図ることによって、高誘電率層に備えられるコンデンサの容量を増大させることができる。そのため、そのコンデンサを、電子部品に供給される電源電圧の平滑化のためのコンデンサとして使用することができる。したがって、複合回路部品が実装される配線基板に電源電圧の平滑化のためのコンデンサを別途設ける必要がなく、配線基板に実装される部品の点数を削減することができ、配線基板を含む装置のサイズを小さくすることができる。
一方、高誘電率層の高誘電率化を図ることによって、高誘電率層に備えられるコンデンサの容量を増大させることができる。そのため、そのコンデンサを、集積回路部品に供給される電源電圧の平滑化のためのコンデンサとして使用することができる。したがって、複合回路部品が実装される配線基板に電源電圧の平滑化のためのコンデンサを別途設ける必要がなく、配線基板に実装される部品の点数を削減することができ、配線基板を含む装置のサイズを小さくすることができる。
図1は、この発明の一実施形態に係る半導体装置の構成を示す図解的な断面図である。
半導体装置1は、たとえば、携帯電話機などの無線通信機器に備えられるRFモジュールである。この半導体装置1は、複合回路部品としての複合回路基板2と、この複合回路基板2に実装された集積回路部品(半導体チップ)3およびディスクリートコンデンサ4などの電子部品(以下総称するときには「電子部品3,4」という。)とを備えている。
低誘電率層5には、抵抗およびインダクタンスを含む配線8が作り込まれている。また、低誘電率層5の樹脂層7に接合される面と反対側の面には、集積回路部品3およびディスクリートコンデンサ4などの電子部品を収容するための凹状のキャビティ9が形成されている。キャビティ9の底面には、配線8と電気的に接続されたバンプ10やパッド11が形成されている。たとえば、バンプ10を利用して、集積回路部品3がフリップチップ実装される。また、パッド11を利用して、ディスクリートコンデンサ4が半田実装される。電子部品3,4の電子部品の実装後、キャビティ9内は、それらの電子部品とともに樹脂により封止される。
このような構造の複合回路基板2は、次のようにして作成される。まず、低誘電率層5、高誘電率層6および樹脂層7がそれぞれ独立に作成される。低誘電率層5は、低い誘電率を有するセラミックスまたは樹脂からなる複数枚の誘電体シートに、配線8の材料をプリントし、また、貫通孔に配線8の材料を埋め込み、それらの誘電体シートを多層に積層して得られる積層体を焼成することにより作成される。一方、高誘電率層6は、高い誘電率を有するセラミックスからなる誘電体シートに、コンデンサ12の各極板またはグランド層13の材料をプリントし、また、貫通孔にコンデンサ12とグランド層13もしくはスルーホール15との接続配線またはグランド層13と外部接続端子14との接続配線の材料を埋め込み、それらの誘電体シートを多層に積層して得られる積層体を焼成することにより作成される。また、セラミックスとの接合性に優れた樹脂材料を用いて、スルーホール15を有する樹脂層7が形成される。次いで、低誘電率層5と高誘電率層6との間に樹脂層7を挟み込み、これらの積層体を加熱および加圧することにより、低誘電率層5および高誘電率層6を樹脂層7に接合させる。これにより、複合回路基板2を得ることができる。
一方、高誘電率層6の高誘電率化を図ることによって、高誘電率層6に備えられるコンデンサ12の容量を増大させることができる。たとえば、高誘電率層6の誘電率が4000であり、そのサイズが1.6×0.8mmであれば、コンデンサ12の容量を1μFとすることができる。そのため、そのコンデンサ12を、集積回路部品3に供給される電源電圧の平滑化のためのコンデンサとして使用することができる。したがって、複合回路基板2が実装される配線基板に電源電圧の平滑化のためのコンデンサを別途設ける必要がなく、配線基板に実装される部品の点数を削減することができ、配線基板を含む装置のサイズを小さくすることができる。
さらに、各コンデンサ12に1対1に対応してグランド層13が設けられ、各コンデンサ12が互いに異なるグランド層13に接続されているので、1つのコンデンサ12の充放電に伴って、他のコンデンサ12のグランド電位が変動するのを防止することができる。そのため、各コンデンサ12のグランド電位を安定に保持することができる。
2 複合回路基板
3 集積回路部品
4 ディスクリートコンデンサ
5 低誘電率層
7 樹脂層
9 キャビティ
12 コンデンサ
13 グランド層
15 スルーホール
Claims (6)
- 電子部品を配置するためのキャビティを有し、このキャビティに配置される電子部品と電気的に接続される配線を備える低誘電率層と、
前記低誘電率層とは独立して作成され、コンデンサを備える高誘電率層と、
前記低誘電率層および前記高誘電率層と機械的に接続され、前記配線と前記コンデンサとを電気的に接続するための接続部を有する樹脂層とを含み、
前記高誘電率層は、複数のコンデンサを備えるとともに、当該複数のコンデンサに1対1に対応して設けられ、その対応するコンデンサが接続されたグランド層を備えていることを特徴とする、複合回路部品。 - 前記コンデンサは、貫通コンデンサであることを特徴とする、請求項1に記載の複合回路部品。
- 前記接続部は、前記樹脂層に貫通して形成されたスルーホールであることを特徴とする、請求項1または2に記載の複合回路部品。
- 集積回路部品と、
前記集積回路部品を配置するためのキャビティを有し、このキャビティに配置される前記集積回路部品と電気的に接続される配線を備える低誘電率層と、
前記低誘電率層とは独立して作成され、コンデンサを備える高誘電率層と、
前記低誘電率層および前記高誘電率層と機械的に接続され、前記配線と前記コンデンサとを電気的に接続するための接続部を有する樹脂層とを含み、
前記高誘電率層は、複数のコンデンサを備えるとともに、当該複数のコンデンサに1対1に対応して設けられ、その対応するコンデンサが接続されたグランド層を備えていることを特徴とする、半導体装置。 - 前記コンデンサは、貫通コンデンサであることを特徴とする、請求項4に記載の半導体装置。
- 前記接続部は、前記樹脂層に貫通して形成されたスルーホールであることを特徴とする、請求項4または5に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006081430A JP5085874B2 (ja) | 2006-03-23 | 2006-03-23 | 複合回路部品およびこれを備える半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006081430A JP5085874B2 (ja) | 2006-03-23 | 2006-03-23 | 複合回路部品およびこれを備える半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007258478A JP2007258478A (ja) | 2007-10-04 |
JP5085874B2 true JP5085874B2 (ja) | 2012-11-28 |
Family
ID=38632409
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006081430A Expired - Fee Related JP5085874B2 (ja) | 2006-03-23 | 2006-03-23 | 複合回路部品およびこれを備える半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5085874B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5201983B2 (ja) * | 2007-12-28 | 2013-06-05 | 富士通株式会社 | 電子部品 |
JP6624083B2 (ja) * | 2017-01-12 | 2019-12-25 | 株式会社村田製作所 | 電子部品 |
JP2023085583A (ja) * | 2020-05-12 | 2023-06-21 | パナソニックIpマネジメント株式会社 | 集積回路の電源供給用の電気回路、コンデンサ及び集積回路付電気回路 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0632382B2 (ja) * | 1985-01-22 | 1994-04-27 | 松下電器産業株式会社 | 回路基板 |
JPH08148601A (ja) * | 1994-11-18 | 1996-06-07 | Sumitomo Metal Ind Ltd | 多層配線基板 |
JP3199596B2 (ja) * | 1994-12-20 | 2001-08-20 | 京セラ株式会社 | 多層配線基板及び半導体素子収納用パッケージ |
JP3252635B2 (ja) * | 1995-01-13 | 2002-02-04 | 株式会社村田製作所 | 積層電子部品 |
-
2006
- 2006-03-23 JP JP2006081430A patent/JP5085874B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007258478A (ja) | 2007-10-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101630037B1 (ko) | 적층 세라믹 커패시터, 어레이형 적층 세라믹 커패시터, 그 제조 방법 및 그 실장 기판 | |
CN1906986B (zh) | 内装片状电子元器件的多层基板及其制造方法 | |
US7674986B2 (en) | Circuit board structure having capacitor array and embedded electronic component and method for fabricating the same | |
US8654539B2 (en) | Capacitor-incorporated substrate and component-incorporated wiring substrate | |
KR102122932B1 (ko) | 적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판 | |
JP5042049B2 (ja) | コンデンサ、配線基板 | |
JP2018110212A (ja) | キャパシタ部品 | |
KR20180114759A (ko) | 적층형 커패시터 및 그 실장 기판 | |
KR20150010181A (ko) | 복합 전자부품 및 그 실장 기판 | |
KR20180058021A (ko) | 적층형 커패시터 및 그 실장 기판 | |
JP2021184472A (ja) | キャパシタ部品 | |
KR20150018141A (ko) | 복합 전자부품 및 그 실장 기판 | |
KR20150018143A (ko) | 복합 전자부품 및 그 실장 기판 | |
CN108428554B (zh) | 电容器组件以及制造电容器组件的方法 | |
JP2008066672A (ja) | 薄型磁気部品内蔵基板及びそれを用いたスイッチング電源モジュール | |
JP5085874B2 (ja) | 複合回路部品およびこれを備える半導体装置 | |
JP2018207091A (ja) | 積層セラミックキャパシタ及びその実装基板 | |
US20110061902A1 (en) | Circuit board and method of manufacturing the same | |
JP4616016B2 (ja) | 回路配線基板の製造方法 | |
KR101987314B1 (ko) | 소자 실장기판 | |
JP2007173669A (ja) | 多層回路基板及びicパッケージ | |
US20070278000A1 (en) | Component-embedded printed wiring board, manufacturing method for component-embedded printed wiring board, and electronic apparatus | |
JP5846187B2 (ja) | 部品内蔵モジュール | |
JP6264721B2 (ja) | 多層配線基板の放熱構造 | |
US7649747B2 (en) | IC device having compact design |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081204 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090416 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110901 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111028 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120614 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120809 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120830 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120906 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5085874 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150914 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |