CN1906986B - 内装片状电子元器件的多层基板及其制造方法 - Google Patents

内装片状电子元器件的多层基板及其制造方法 Download PDF

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Abstract

本发明的内装片状电子元器件的多层基板(10)，具有将多层陶瓷层(11A)叠层而成的陶瓷叠层体(11)、以及埋入该陶瓷叠层体(11)内而且具有外部端子电极(13A)的片状电子元器件(13)，对陶瓷层(11A)沿着它的叠层方向设置通路导体(12B)，片状电子元器件(13)的外部端子电极(13A)与通路导体(12B)连接，而且在通路导体(12B)的上下端面中的至少一个端面形成连接用的连接台阶部分(12C)。在专利文献1所述的以往技术的情况下，若烧结体与内部导体膜的位置没有对准，有位移，烧结体片仅与内部导体膜稍微连接一点，则有导致与烧结体片连接不良的危险。

Description

内装片状电子元器件的多层基板及其制造方法
技术领域
本发明涉及内装片状电子元器件的多层基板及其制造方法。
背景技术
作为以往的这种技术，有专利文献1所述的多层陶瓷基板及其制造方法。在专利文献1所述的多层陶瓷基板及其制造方法的情况下，使用预先烧结陶瓷功能元件而得到的片状烧结体片，制成电容元件、电感元件及电阻元件等，将这些功能元件内装在未烧结复合叠层体内，与内部导体膜或通路孔导体连接。未烧结复合叠层体具有基体用生料层、含有难烧结性材料的约束层、以及布线导体，在将其烧结时，利用约束层的作用，抑制基体用生料层在主面方向的收缩。在该技术中，由于通过利用约束层的无收缩工作法进行烧结，因此在内装功能元件的状态，能够将未烧结复合叠层体进行烧结，而不会有问题，同时在烧结体片构成的功能元件与基体用生料层之间，不会产生成份的相互扩散的现象，在烧结后也能够维持功能元件的特性。
在专利文献1所述的多层陶瓷基板的情况下，为了将烧结体片内装在陶瓷多层基板内，在将烧结体片与陶瓷生料片上形成的由导电性糊料构成的内部导体膜等导体图形粘接后，与其它的陶瓷生料片重叠压紧，从而制成陶瓷生料叠层体。
[专利文献1]
特开2002-084067号公报
但是，在专利文献1所述的以往技术的情况下，若烧结体片与内部导体膜的位置没有对准，有位移，烧结体片仅与内部导体膜稍微连接一点，则有导致与烧结体片连接不良的危险。
另外，在将表面安装元器件与基板的表面电极进行焊接安装的情况下，在回流焊时虽然表面安装元器件的自调整起作用，不产生上述的问题，但在内装烧结体片的情况下，由于自调整功能不起作用，因此若烧结体片的位置没有对准，则其安装精度仍照样表现出来，不能对位移进行补偿。因而，为了内装烧结体片，而若内部导体膜与烧结体片的连接部分(电极焊盘)不大于基板的表面电极，则不能得到连接可靠性。另外，若增大内部导体膜的电极焊盘，则存在的问题是，布线密度降低，陶瓷多层基板不能实现小型化。
本发明正是为了解决上述问题而进行的，其目的在于提供能够显著提高内装片状电子元器件与内部导体的连接可靠性的、内装片状电子元器件的多层基板及其制造方法。
发明内容
本发明的第1方面所述的内装片状电子元器件的多层基板，具有将多层介质层叠层而成的叠层体；以及埋入该叠层体内而且具有端子电极的片状电子元器件，在所述介质层沿该叠层方向设置通路导体，其中，所述片状电子元器件的端子电极与所述通路导体的上下端面中的至少某一个端面连接，而且对所述通路导体形成连接台阶部分。
另外，本发明的第2方面所述的内装片状电子元器件的多层基板，是在第1方面所述的发明中，所述介质层是陶瓷层，所述叠层体是将多层所述陶瓷层叠层而成的陶瓷叠层体，所述片状电子元器件将陶瓷烧结体作为坯料.
另外，本发明的第3方面所述的内装片状电子元器件的多层基板，是在第2方面所述的发明中，利用低温烧结陶瓷材料，形成所述陶瓷层，而且利用以银或铜为主要成分的导体材料，形成所述通路导体。
另外，本发明的第4方面所述的内装片状电子元器件的多层基板的制造方法，包含以下工序：在具有通路导体的介质层上配置具有端子电极的片状电子元器件的端子电极，使得与所述通路导体连接的工序；以及将配置有所述片状电子元器件的介质层与其它介质层重叠、形成内装所述片状电子元器件的叠层体的工序。
另外，本发明的第5方面所述的内装片状电子元器件的多层基板的制造方法，是在第4方面所述的发明中，将所述介质层作为陶瓷生料体，对于所述片状电子元器件，将陶瓷烧结体作为坯料，将配置有该片状电子元器件的陶瓷生料体与其它的陶瓷生料体一起重叠，形成内装所述片状电子元器件的陶瓷生料叠层体，并将该陶瓷生料叠层体进行烧结。
另外，本发明的第6方面所述的内装片状电子元器件的多层基板的制造方法，是在第5方面所述的发明中，所述其它的陶瓷生料体具有与所述片状电子元器件的端子电极连接的通路导体。
另外，本发明的第7方面所述的内装片状电子元器件的多层基板的制造方法，是在第5方面或第6方面所述的发明中，具有利用低温烧结陶瓷材料，形成所述陶瓷生料体的工序；以及在所述陶瓷生料叠层体的内部，形成以银或铜为主要成分的导体图形的工序。
另外，本发明的第8方面所述的内装片状电子元器件的多层基板的制造方法，是在第5方面至第7方面中的任一项所述的发明中，具有在所述陶瓷生料叠层体的内部或表面上，附加由所述陶瓷生料体的烧结温度下实质上不烧结的难烧结性粉末构成的收缩抑制层的工序。
根据本发明的第1方面至第8方面所述的发明，能够提供可显著提高内装片状电子元器件与内部导体的连接可靠性的、内装片状电子元器件的多层基板及其制造方法。
附图说明
图1(a)～(c)分别所示为本发明的内装片状电子元器件的多层基板一实施形态即陶瓷多层基板图，(a)所示为它的整体的剖视图，(b)所示为将(a)的主要部分放大的剖视图，(c)为(b)的平面图。
图2(a)及(b)分别所示为本发明的内装片状电子元器件的多层基板其它实施形成的主要部分图，是分别相当于图1(c)的平面图。
图3(a)～(c)分别所示为图1所示的陶瓷多层基板的制造工序主要部分的工序图，(a)所示为陶瓷生料片的剖视图，(b)所示为在(a)所示的陶瓷生料片上放置片状电子元器件的状态的剖视图，(c)所示为将(b)所示的陶瓷生料片与其它的陶瓷生料片叠层的状态的剖视图。
图4(a)～(c)分别为图2所示的制造工序的后续工序图，(a)所示为烧结前的压制体的剖视图，(b)所示为烧结后的陶瓷多层基板的剖视图，(c)所示为在(b)所示的陶瓷多层基板上安装片状电子元器件的状态的剖视图。
图5(a)及(b)为说明图1所示的陶瓷多层基板的片状电子元器件安装位置产生位移用的剖视图，(a)所示为没有位移的状态图，(b)所示为有位移的状态图。
图6所示为本发明的内装片状电子元器件的多层基板另外的其它的实施形态的主要部分放大剖视图。
[标号说明]
10         陶瓷多层基板(多层基板)
11         陶瓷叠层体(叠层体)
11A        陶瓷层(介质层)
12         内部导体图形
12B        通路导体
12C        连接台阶部分
12、113    片状电子元器件
13A、113A  外部端子电极(端子电极)
111        陶瓷生料叠层体
111A       陶瓷生料片(陶瓷生料体)
116        约束层(收缩抑制层)
具体实施方式
以下，根据图1～图6所示的实施形态来说明本发明。
本实施形态的内装片状电子元器件的多层基板10，例如如图1(a)所示，具有将多层陶瓷层11A叠层、而且形成内部导体图形12的陶瓷叠层体；以及配置在上下陶瓷层11A的界面、从陶瓷烧结体作为坯料而且在其两端部具有外部端子电极13A的多个片状电子元器件13，构成作为陶瓷多层基板。另外，在陶瓷叠层体11的两个主面(上下两面)分别形成表面电极14及14。因此，以下将内装片状电子元器件的多层基板10作为陶瓷多层基板10进行说明。
如图1(a)所示，在陶瓷叠层体11的上表面，通过表面电极14，安装了多个表面安装元器件20。半导体元件及砷化镓半导体元件等有源元件、以及电容、电感、电阻等无源元件等作为表面安装元器件20，通过焊锡或导电性树脂，或者通过Au、Al、Cu等键合引线，与陶瓷叠层体11的上表面的表面电极14电连接。片状电子元器件13与表面安装元器件20通过表面电极14及内部导体图形12互相电连接。该陶瓷多层基板10可以通过下表面的表面电极14，安装在母板等安装基板上。
然后，关于构成陶瓷叠层体11的陶瓷层11A的材料，只要是陶瓷材料，则没有特别限制，但特别希望是低温烧结陶瓷(LTCC：Low Temperature Co-firedCeramic)材料。所谓低温烧结陶瓷材料，是能够以低于等于1050℃的温度进行烧结、能够与电阻率小的银或铜等同时烧结的陶瓷材料。作为低温烧结陶瓷材料，具体来说可以举出有与氧化铝或镁橄榄石等陶瓷粉末混硼硅酸系玻璃而制成的玻璃复合系LTCC材料、采用ZnO-MgO-Al2O3-SiO2系的晶化玻璃的晶化玻璃系LTCC材料、采用BaO-Al2O3-SiO2系陶瓷粉末或
Al2O3-CaO-SiO2-MgO-B2O3系陶瓷粉末等的非玻璃系LTCC材料等。
通过采用低温烧结陶瓷材料作为陶瓷叠层体11的材料，则对于内部导体图形12及表面电极14，可以采用Ag或Cu等具有低电阻及低熔点的金属，能够将陶瓷叠层体11与内部导体图形12以低于等于1050℃的低温同时进行烧结.
另外，作为陶瓷材料，可以使用高温烧结陶瓷(HTCC：High TemperatureCo-fired Ceramic)材料。作为高温烧结陶瓷材料，例如可以采用对氧化铝、氮化铝、莫来石、以及其它的材料添加玻璃等烧结辅材而以高于等于1100℃的温度进行烧结的材料。这时，作为内部导体图形12及表面电极14，可以使用从钼、铂、钯、钨、镍及它们的合金中选择的金属。
陶瓷叠层体11，如图1(a)所示，具有在其内部形成的内部导体图形12、以及在其上下两面形成的表面电极14及14。内部导体图形12由面内导体12A及通路导体12B构成，该面内导体沿着上下陶瓷层11A的界面以规定的图形形成，该通路导体12B为了将上下的面内导体12连接，而以规定的图形沿着陶瓷层11A的叠层方向贯通陶瓷层11A，并以例如圆柱状形成。
片状电子元器件13，如图1(a)及(b)所示，配置在上下陶瓷层11A与11A的界面，其外部端子电极13A与通路导体12B的上下端面中的至少某一端面直接连接。片状电子元器件13对于通路导体12B以多个连接图形连接。即，在本实施形态中，片状电子元器件13在图1(a)中如用○包围的部分所示，以X、Y、Z的三个连接图形与通路导体12B连接。
首先，对于X连接图形，同时参照图1(b)及(c)进行说明。片状电子元器件13的左右一对外部端子电极13A如图1(a)～(c)所示，与在片状电子元器件13的下表面接触的陶瓷层11A上形成的左右一对通路导体12B及12B连接。在这一对通路导体12B及12B的上端面分别形成互相相对的台阶部分(以下称为[连接台阶部分])12C及12C，外部端子电极13A及13A对这些连接台阶部分12C及12C靠紧连接。连接台阶部分12C就像将通路导体12B的上端面切掉一半那样形成，截面形状呈L形状。因而，片状电子元器件13的外部端子电极13A及13A的各个端部的近似下半部分；通过互相相对的连接台阶部分12C及12C的垂直壁面及底面的两面，与各自的通路导体12B及12B连接。即，矩形的片状电子元器件13以其端面及底面的至少两面与通路导体12B连接。另外，在图1(b)中，片状电子元器件13所示为叠层陶瓷电容器，作为坯料是陶瓷烧结体13B，并具有内部电极13C。
另外，在Y连接图形中，片状电子元器件13的一个(图1(a)中为右方)外部端子电极13A与下侧陶瓷层11A上形成的通路导体12B的连接台阶部分12C连接，另一个(图1(a)中为左方)外部端子电极13A与上侧陶瓷层11A上形成的通路导体12B的连接台阶部分12C连接。右方的通路导体12B与图1(b)所示的右方的通路导体12B以同一形态形成。左方的通路导体12B的连接台阶部分12C形成在通路导体12B的下端面。左右通路导体12B及12B的连接台阶部分12C及12C的与各自的外部端子电极13A及13A的连接面互相相对，而且这两者相对于片状电子元器件13处于旋转180°的位置关系。在这样的连接图形的情况下，由于与各自的外部端子电极13A连接的通路导体12B的距离较远，因此能够适应通路导体12B的窄间距的要求，即能够充分确保各通路导体12B与12B之间的绝缘性。
另外，在Z连接图形中，片状电子元器件13的一个(图1(a)中为右方)外部端子电极13A与下侧陶瓷层11A上形成的通路导体12B的台阶部分12C连接，另一个(图1(a)中为左方)外部端子电极13A被分别与上下两侧的陶瓷层11A及11A连接而形成的通路导体12B及12B的上下连接台阶部分12C及12C夹在当中，以这样的状态进行连接.右方的通路导体12B与X连接图形中的右方的通路导体12B以同一形态形成.左方的通路导体12B及12B中，下侧的通路导体12B与X连接图形中的左方的通路导体12B以同一形态形成，而上侧的通中导体12C与Y连接图形4的左方的通路导体12C以同一形态形成.在这样的连接图形的情况下，能够更提高外部端子电极13A与通路导体12B的连接可靠性.
连接片状电子元器件13的通路导体12B，不限于图1(a)～(c)所示的形态，例如也可以是具有图2(a)及(b)所示形态的通路导体。
图2(a)所示的通路导体12’B的平面形状形成为长圆形，其长轴形成为比片状电子元器件13的宽度方向略长。然后，片状电子元器件13的外部端子电极13A这样配置，使得其端面与通路导体12’B的长轴一致，与通路导体12’B的上端面上形成的台阶部分12’C靠紧连接。该连接台阶部分12’C根据图2(a)也可以推测出，它具有与外部端子电极13A的端面、两侧面及底面相对应的三个垂直壁面及底面，用四面与外部端子电极13A连接。不过，三个垂直壁面与图1所示的情况相同，与外部端子电极13A的近似下半部分连接。因而，该通路导体12’B与图1所示的情况相比，由于与外部端子电极13的接触面积较大，因此更能够提高连接可靠性。
另外，图2(b)所示的通路导体12″B与图1所示的通路导体12B相同，形成圆柱状，其外径形成为比图1所示的情况略小。片状电子元器件13的一个外部端子电极13A分别与分开配置的两个通路导体12″B及12″B上形成的连接台阶部分12″C及12″C靠紧连接。两个通路导体12″B及12″B这样配置，使得通过各自中心的直线与片状电子元器件13的外部端子电极13A的端面近似一致，而且相对于片状电子元器件13的轴心呈对称状。一个通路导体12″B的连接台阶部分12″C根据图2(b)也可以推测出，它具有与外部端子电极13A的端面、单侧面及底面相对应的两个垂直壁面及底面，用三面与外部端子电极13A的端部的一半连接。另一外通路导体12″B同样用三面与外部端子电极13A的端部的剩下一半连接。因而，该通路导体12″B以图1所示的情况与图2(a)所示的情况的中间程度的接触面积与外部端子电极13A连接，以提高连接可靠性。
但是，作为片状电子元器件13，没有特别限制，例如可以采用将钛酸钡或铁氧体等以高于等于1200℃烧结的陶瓷烧结体作为坯料的元器件，例如除图1(b)所示的叠层陶瓷电容器以外，还可以采用电感器、滤波器、平衡一不平衡变换器、耦合器等片状电子元器件，可以目的适当选择一个或多个这些片状电子元器件。片状电子元器件13在图1(a)所示的情况下，是在同一个陶瓷层11A上并排配置多个，但片状电子元器件13也可以根据需要，在上下陶瓷层11A及11A的界面的任何部位配置。另外，片状电子元器件13也可以跨过上下不同的多个界面将多个叠层配置。这些多个片状电子元器件13可以根据目的，通过通路导体12B的连接台阶部分12C，互相串联及/或并联连接，从而实现陶瓷多层基板10的多功能化及高性能化。
下面，参照图3～图5，说明陶瓷多层基板10的制造方法。
本实施形态说明采用无收缩工作法来制造陶瓷多层基板10的情况。所谓无收缩工作法，是指在采用陶瓷材料作为陶瓷叠层体11时、在陶瓷叠层体烧结前后陶瓷叠层体在平面方向的尺寸实质上不变化的工作法。
在本实施形态中，首先，采用例如含有低温烧结陶瓷材料的浆料，制成规定片数的陶瓷生料片.另外，如图3(a)及(b)所示，对于安装以陶瓷烧结体为坯料的片状电子元器件113用的陶瓷生料片111A，以规定的图形形成通路孔.这些通路孔最好形成作为圆形贯通孔，该圆形贯通孔具有的直径比片状电子元器件113的宽度尺寸略小，而比其它陶瓷生料片上形成的通路导体要大.在这些通路孔内填入例如以Ag或Cu为主要成分的导电性糊料，形成通路导体部分112B.再利用丝网印刷法，将同一种类的导电性糊料以规定的图形涂布在陶瓷生料片111A上，形成表面电极部分114(参照图3(c))，制成将电极部分114与通路导体部分112B适当连接的陶瓷生料片111A.具有其它面内导体部分112A及/或通路导体部分112B的陶瓷生料片111A也按照与上相同的要领制成.另外，通路孔也可以形成为图2(a)及(b)所示的通路导体12B的贯通孔.
另外，对于烧结时的片状电子元器件附加标号[113]进行说明，而对于烧结后的降温时以后的片状电子元器件，则附加标号[13]进行说明。
然后，在配置了片状电子元器件113的陶瓷生料片111A的上表面，利用喷涂器等对面内导体部分112A涂布或喷射有机系粘接剂，形成有机系粘接剂层(未图示)，之后如图3(b)所示，将片状电子元器件113的外部端子电极部分113A及113A与陶瓷生料片111A的通路导体部分112B的位置对准，将片状电子元器件放置在陶瓷生料片111A上，将片状电子元器件113的外部端子电极部分113A通过有机系粘接剂层粘接固定在通路导体部分112B上。另外，作为有机系粘接剂层，可以使用加上合成橡胶或合成树脂及增塑剂的混合物等。另外，有机系粘接剂层的厚度在涂布的情况下最好是小于等于3μm，在喷射的情况下最好是小于等于1μm。
然后，如图3(c)所示，将具有面内导体部分112A及/或通路导体部分112B的陶瓷生料片111A和装有片状电子元器件113的陶瓷生料片111A按照规定的顺序叠层在约束层116上，并叠层具有最上层的表面电极部分114的陶瓷生料片111A，在约束层116上形成陶瓷生料叠层体111。再在该陶瓷生料叠层体111。再在该陶瓷生料叠层体111的上表面叠层约束层116，通过上下约束层116将陶瓷生料叠层体111以规定的温度及压力进行热压，得到图4(a)所示的身体110。作为约束层116，采用以陶瓷生料叠层体111的烧结温度不烧结的难烧结性粉末(例如Al2O3等那样的烧结温度高的陶瓷粉末)形成的片状体，具体来说采用由含有Al2O3作为主要成分、同时含有有机粘接剂作为次要成分的糊料如图3(c)所示形成的片状体。
在片状电子元器件113正确配置在陶瓷生料片111A的通路导体部分112B的规定位置时，如图5(a)所示，片状电子元器件113通过压紧操作，片状电子元器件113埋入陶瓷生料片111A内，这时通过左右外部端子电极部分113A及113A，使左右的通路导体部分112B及112B上端面各自的内侧一半均匀压缩变形，形成连接台阶部分112C及112C，同时与左右的通路导体部分112B及112B连接。因而，左右的外部端子电极113A及113A用两面与连接台阶部分112C及112C连接。
另外，例如在片状电子元器件113从规定的位置向左方偏移时，片状电子元器件113如图5(b)所示，左方的外部端子电极部分113A与左方的通路导体部分112B以较大的接触面积接触，而右方的外部端子电极部分113A以挂在通路导体部分112B的一部分的状态下，以较小的面积接触，并使通路导体部分112B及112B压缩变形，形成连接台阶部分112C及112C，同时与左右的通路导体部分112B及112B连接.也就是说，即使外部端子电极部分113A以挂在通路导体部分112B的一部分的状态下，但由于通路导体部分112B也不被切断，而产生压缩变形，一面保持与外部端子电极部分113A接触，一面产生变形，因此如该图中所示，外部端子电极部分113A与通路导体部分112B可靠接触.
如上所述，制成压紧体110，并内装有片状电子元器件113，之后将图4(a)所示的压紧体110例如在空气气氛中以870℃进行烧结，得到图4(b)所示的陶瓷多层基板10。内装的片状电子元器件113的外部端子电极部分113A与通路导体部分112B在烧结时各自的金属晶粒生长，而形成一体进行连接。作为烧结温度，最好是低温烧结陶瓷材料进行烧结的温度，例如是800～1050℃的范围。在烧结温度低于800℃时，有可能陶瓷生料叠层体111的陶瓷组分没有充分烧结，而若超过1050℃，则有可能内部导体图形12的金属粒子熔融，而向陶瓷生料叠层体111内扩散。
在烧结后，利用喷砂处理或超声波清洗处理，除去上下的约束层116，能够得到陶瓷多层基板10。再进一步，如图4(c)所示，对陶瓷多层基板10的表面电极14利用焊接等方法安装规定的表面安装元器件20，能够得到最终产品。另外，片状电子元器件113的外部端子电极部分113A可以是涂布导电性糊料再烧结后形成的，也可以是涂布导电性糊料进行干燥而在烧结前形成的。
另外，表面安装元器件20，如图1(a)所示，可以与片状电子元器件13适当组合使用。处状电子元器件13与表面安装元器件20通过表面电极14及内部导体图形12互相连接。在表面安装元器件20是集成电路等容易受到电源干扰影响的元器件时，在表面安装元器件20的电源端及接地端的正下方附近连接叠层陶瓷电容器作为片状电子元器件13，通过这样不受集成电路等表面安装元器件20的端子配置的限制，另外不通过另外的途径在母板上安装片状电子元器件(例如，叠层陶瓷电容器)，能够稳定供给电源电压，防止输出产生振荡等，能够高效率除去干扰。
如上所述，根据本实施形态，则由于在具有通路导体部分112B的陶瓷生料片111A上配置以陶瓷烧结体作为坯料而且具有端子电极的片状电子元器件113，使得片状电子元器件113的外部端子电极部分113A与通路导体部分112B连接，并使配置有片状电子元器件113的陶瓷生料片111A与其它的陶瓷生料片111A重叠，在形成内装有片状电子元器件113的陶瓷生料叠层体111之后，将陶瓷生料叠层体111进行烧结，制成陶瓷多层基板10，因此能够制成片状电子元器件13的外部端子电极13A与通路导体12B连接、而且在通路导体12B的端面形成连接用的连接台阶部分12C的陶瓷多层基板10。该陶瓷多层基板10由于内装片状电子元器件13的外部端子电极13A与通路导体12的端面的连接台阶部分12C连接，因此通路导体12B不会断线，能够与外部端子电极13A可靠连接，能够显著提高连接可靠性。
根据本实施形态，则由于具有对于片状电子元器件13的左右的外部端子电极13从上侧及/或下侧连接的通路导体12B，因此能够以各种连接图形将片状电子元器件13与通路导体12B进行连接，能够提高内部导体图形12的自由度。再有，根据本实施形态，由于陶瓷层11A是低温烧结陶瓷层，因此作为内部导体图形12及表面电极14，能够采用Ag或Cu等低电阻而且廉价的金属，能够有助于降低制造成本。
另外，在上述实施形态中，说明的是陶瓷多层基板，它是在以陶瓷层作为介质层的陶瓷叠层体内部具有以陶瓷烧结体作为坯料的片状陶瓷电子元器件，但也可以是在介质层为树脂层的树脂叠层体的内部具有以陶瓷烧结体或树脂作为坯料的片状电子元器件的树脂多层基板。
另外，在上述实施形态中，说明的是在陶瓷生料叠层体111的上下两面配置约束层116而制造陶瓷多层基板10的情况，但约束层(收缩抑制层)也可以适当介于陶瓷生料叠层体内部的陶瓷生料片之间。在这种情况下，收缩抑制层虽然残留在陶瓷多层基板内，但在陶瓷生料片烧结时，各片的玻璃成分混入收缩抑制层内，收缩抑制层的未烧结的陶瓷材料利用玻璃成分结合和固化，作为这样的陶瓷层残留在陶瓷多层基板内。
[实施例]
实施例1
在本实施例中，以无收缩工作法进行烧结，制成陶瓷多层基板，检查片状电子元器件(叠层陶瓷电容器)与通路导体有无断线。
[制成陶瓷多层基板]
为了制成陶瓷多层基板，首先将Al2O3作为填料，采用将硼硅酸玻璃作为烧结辅材的低温烧结陶瓷材料作为陶瓷材料，调制成浆料，将该浆料涂布在载体薄膜上，制成多片陶瓷生料片。然后，对一片陶瓷生料片利用激光加工形成直径0.3mm的通路孔之后，将陶瓷生料片紧贴在平滑的支持台上，在这样的状态下，将以Ag粉末为主要成分的导电性糊料利用金属掩膜填入通路孔内，从而形成通路导体部分。对该陶瓷生料片将同一导电性糊料进行丝网印刷，以规定的图形形成面内导体部分。对于其它的陶瓷生料片也同样形成通路导体部分及面内导体部分。
接着，准备以陶瓷烧结体作为坯料的叠层陶瓷电容器作为片状电子元器件。该叠层陶瓷电容器由1300℃烧结的陶瓷烧结体(尺寸为0.6mm×0.3mm×0.3mm，内部电极为Pd，电容量规定为80pF)构成，在其两端涂布以Ag作为主要成分的导电性糊料，进行烧结，形成外部端子电极部分。对外部端子电极部分不进行镀层处理。该叠层陶瓷电容器的宽度形成为与通路导体部分的直径相同的尺寸。然后，例如利用喷涂器在规定的陶瓷生料片上涂布有机系粘接剂，对面内导体部分形成有机系粘接剂层之后，使用贴装机将叠层陶瓷电容器与规定的面内导体部分对准放置，将叠层陶瓷电容器与面内导体部分粘接并固定。
在本实施例中，将10片烧结后的厚度为50μm的200mm×20mm见方的陶瓷生料片进行叠层，形成陶瓷生料叠层体，使得多个叠层陶瓷电容器在烧结后位于距离基板表面100μm下方的位置。
在200mm×20mm见方的陶瓷生料叠层体的两面叠层形成约束层的薄片，然后将该叠层体以例如10Mpa进行预压紧。在预压紧后，例如以100Mpa对叠层体进行正式压紧。通过正式压紧，在陶瓷生料叠层体内利用叠层陶瓷电容器对通路导体部分形成连接用的连接台阶部分。在正式压紧后，在870℃的空气气氛中对压紧体进行烧结，然后除去未烧结的约束层，得到0.5mm厚的陶瓷多层基板。
另外，作为比较例1，除了对于成为与叠层陶瓷电容器的连接部分的面内导体形成直径0.3mm的电极焊盘部分以外，以与实施例1相同的要领制成陶瓷多层基板。
[评价陶瓷多层基板]
将本实施例1及比较例1的各陶瓷多层基板通过通路导体及电极焊盘的中心进行切断，使用SEM(扫描型电子显微镜)等观察外部端子电极与通路导体或电极焊盘有无连接.其结果可知，在实施例1的陶瓷多层基板的情况下，例如观察到图5(a)及(b)所示的连接状态，即使叠层陶瓷电容器相对于通路导体略微有一些位移，也如图5(b)所示，叠层陶瓷电容器的外部端子电极与通路导体连接，没有切断.
与此不同的是，在比较例1的情况下，若叠层陶瓷电容器相对于电极焊盘产生位移，则有的情况下电极焊盘被叠层陶瓷电容器切断。
因而可知，将外部端子电极与通路导体通过它的连接台阶部分进行连接，从而能够将这两者可靠连接，能够显著提高连接可靠性。在本实施例中，由于印刷电极的厚度为几微米左右，因此像叠层陶瓷电容器埋入那样以几十微米数量级使陶瓷生料片局部性地产生变形时，虽容易引起布线切断，但由于通路导体的厚度是与片厚相同程度以上的圆柱状，所以不会产生切断。
实施例2
在本实施例中，采用与实施例1同样的材料，以与实施例1相同的要领制成陶瓷多层基板。但是，在本实施例中，作为内装的叠层陶瓷电容器，采用由陶瓷烧结体(尺寸为1.6mm×0.8mm×0.5mm，内部电极为Ni，电容量规格为1μF)构成的陶瓷电容器，在其两端涂布以Ag作为主要成分的导电性糊料，进行烧结，形成外部端子电极部分。然后，如图6所示，在陶瓷多层基板10的上表面配置集成电路元件(IC)，作为表面安装元器件20，在IC的正下方配置叠层陶瓷电容器13，作为旁路电容器。将叠层陶瓷电容器13的一个外部端子电极13A通过通路导体12B与IC的电源部分直接连接，将叠层陶瓷电容器13的另一个外部端子电极13A通过通路导体12B与陶瓷多层基板10内形成的作为接地层而形成的面内导体12A连接。叠层陶瓷电容器13的外部端子电极13A及13A对于通路导体12B及12B都通过连接台阶部分12C及12C连接。
通常，由于旁路电容器从基板上来看不得不配置在IC的外侧，因此从基板内到基板上的旁路电容器要走线来连接。在本实施例中，由于将IC与旁路电容器即叠层陶瓷电容器13通过通路导体12B直接连接，因此能够尽可能降低两者间的阻抗。而且，由于叠层陶瓷电容器13的外部端子电极13A与通路导体12B是通过它的连接台阶部分12C进行连接，因此能够提高它的连接可靠性。
实施例3
在本实施例中，改变低温烧结陶瓷材料所用的烧结辅材的添加量，并添加给约束层，从而使约束层相对于陶瓷生料片的附着力变化，除了如表1所示控制叠层体在平面方向的收缩量以外，以与实施例1相同的要领制成陶瓷多层基板。
接着，使用X射线探伤法对于陶瓷多层基板观察基板及叠层陶瓷电容器是否发生裂纹。其结果如表1所示，若陶瓷叠层体的收缩量超过-5％，向负的方向增大，则内装叠层陶瓷电容器检测出有裂纹，若其收缩量超过+5％并增大，则内装叠层陶瓷电容器及陶瓷叠层体本身也检测出有裂纹。
表1
  烧结辅材的含有量(重量％)   收缩量(％)   对元器件及基板的影响   200mm基板中有裂纹的元器件数(个/4000个)
  1.7   -5.1   元器件有裂纹   241
  1.6   -5.0   没有问题   0
  1.4   -4.0   没有问题   0
  1.2   -2.0   没有问题   0
  1.0   -1.0   没有问题   0
  0.5   0   没有问题   0
  0.3   +1.0   没有问题   0
  0.2   +3.0   没有问题   0
  0.1   +5.0   没有问题   0
  0.0   +5.1   基板及元器件有裂纹   165
根据表1所示的结果可知，若陶瓷层的收缩量超过+5％，则即使叠层陶瓷电容器与通路导体没有切断而进行连接，但叠层陶瓷电容器及/或陶瓷叠层体也发生裂纹。因而可知，对约束层的烧结辅材的添加量设定为表示±5％范围内的收缩量的0.1～1.6重量％
另外，本发明一点也不限于上述各实施形态，只要不违反本发明的宗旨，都包含在本发明中。
工业上的实用性
本发明适用于电子设备等使用的陶瓷多层基板及其制造方法。

Claims (3)

1.一种内装片状电子元器件的多层基板，其特征在于，具有
将多层介质层叠层而成的叠层体；以及
埋入该叠层体内而且具有端子电极的片状电子元器件，
在所述介质层沿该叠层方向设置通路导体，
所述片状电子元器件的端子电极与所述通路导体的上下端面中的至少某一个端面连接，而且所述端子电极的两面或三面与在所述通路导体形成的台阶部分连接。
2.如权利要求1所述的内装片状电子元器件的多层基板，其特征在于，
所述介质层是陶瓷层，
所述叠层体是将多层所述陶瓷层叠层而成的陶瓷叠层体，
所述片状电子元器件将陶瓷烧结体作为坯料。
3.如权利要求2所述的内装片状电子元器件的多层基板，其特征在于，
利用低温烧结陶瓷材料，形成所述陶瓷层，
而且利用以银或铜为主要成分的导体材料，形成所述通路导体。
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