JPH11220261A - コンデンサ内蔵セラミック多層基板 - Google Patents
コンデンサ内蔵セラミック多層基板Info
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- JPH11220261A JPH11220261A JP10020838A JP2083898A JPH11220261A JP H11220261 A JPH11220261 A JP H11220261A JP 10020838 A JP10020838 A JP 10020838A JP 2083898 A JP2083898 A JP 2083898A JP H11220261 A JPH11220261 A JP H11220261A
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Abstract
(57)【要約】
【課題】 コンデンサ内蔵セラミック多層基板におい
て、焼成時の内蔵コンデンサの絶縁特性の劣化や誘電体
層のクラックの発生を防止できるようにする。 【解決手段】 各層の低温焼成セラミック層１１に形成
するビア導体１３，１４，１４ａの中で、少なくとも内
蔵コンデンサ１６の電極導体１７のうちの誘電体層１８
と直接接する部分に一部分でも直接接するビア導体１３
については、Ｐｄ含有率が５％以上のＡｇ／Ｐｄ合金に
より形成すると共に、電極導体１７をＡｕ又はＡｇ／Ｐ
ｄ合金により形成する。また、誘電体層１８をＰｂペロ
ブスカイト化合物により形成する。この場合、ビア導体
１３に用いるＡｇをＰｄと合金化することで、焼成時に
ビア導体１３中のＡｇ成分が電極導体１７を通じて誘電
体層１８に拡散する現象が抑制され、誘電体層１８の絶
縁特性の劣化が防止されると共に、焼成時のＰｄの酸化
・膨張が少なくなり、誘電体層１８のクラックが防止さ
れる。
て、焼成時の内蔵コンデンサの絶縁特性の劣化や誘電体
層のクラックの発生を防止できるようにする。 【解決手段】 各層の低温焼成セラミック層１１に形成
するビア導体１３，１４，１４ａの中で、少なくとも内
蔵コンデンサ１６の電極導体１７のうちの誘電体層１８
と直接接する部分に一部分でも直接接するビア導体１３
については、Ｐｄ含有率が５％以上のＡｇ／Ｐｄ合金に
より形成すると共に、電極導体１７をＡｕ又はＡｇ／Ｐ
ｄ合金により形成する。また、誘電体層１８をＰｂペロ
ブスカイト化合物により形成する。この場合、ビア導体
１３に用いるＡｇをＰｄと合金化することで、焼成時に
ビア導体１３中のＡｇ成分が電極導体１７を通じて誘電
体層１８に拡散する現象が抑制され、誘電体層１８の絶
縁特性の劣化が防止されると共に、焼成時のＰｄの酸化
・膨張が少なくなり、誘電体層１８のクラックが防止さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、積層された低温焼
成セラミック層と、その層間に挟み込まれた内蔵コンデ
ンサとを同時焼成して形成したコンデンサ内蔵セラミッ
ク多層基板に関するものである。
成セラミック層と、その層間に挟み込まれた内蔵コンデ
ンサとを同時焼成して形成したコンデンサ内蔵セラミッ
ク多層基板に関するものである。
【０００２】
【従来の技術】この種のコンデンサ内蔵セラミック多層
基板においては、例えば特開平９−９２９８３号公報に
示すように、内蔵コンデンサの電極導体をＡｕ系導体又
はＡｇ／Ｐｄで形成し、内層配線導体やビア導体をＡｇ
系導体で形成したものがある。ここで、Ａｇは高伝導率
（低抵抗値）という特長があるが、マイグレーションや
焼成反りが発生しやすいという欠点がある。そこで、内
層配線導体やビア導体を形成する導体ペーストして、マ
イグレーションや焼成反りを抑制するためにＰｄ粉を添
加したＡｇ／Ｐｄペーストが用いられることが多い。
基板においては、例えば特開平９−９２９８３号公報に
示すように、内蔵コンデンサの電極導体をＡｕ系導体又
はＡｇ／Ｐｄで形成し、内層配線導体やビア導体をＡｇ
系導体で形成したものがある。ここで、Ａｇは高伝導率
（低抵抗値）という特長があるが、マイグレーションや
焼成反りが発生しやすいという欠点がある。そこで、内
層配線導体やビア導体を形成する導体ペーストして、マ
イグレーションや焼成反りを抑制するためにＰｄ粉を添
加したＡｇ／Ｐｄペーストが用いられることが多い。
【０００３】
【発明が解決しようとする課題】ところで、上記構成の
セラミック多層基板を内蔵コンデンサと共に同時焼成す
ると、内蔵コンデンサの絶縁特性が劣化したり、誘電体
層にクラックが発生することがあり、品質低下や歩留り
低下の問題が生じた。この原因は、内蔵コンデンサの電
極導体と接合されるビア導体がＡｇ系導体の場合、同時
焼成する過程で、ビア導体中のＡｇ成分が内蔵コンデン
サの電極導体を通じて誘電体層に拡散し、誘電体層の絶
縁特性を劣化させるためと考えられる。また、Ａｇ粉と
Ｐｄ粉とを混合したＡｇ／Ｐｄペーストを用いた場合、
同時焼成する過程で、Ｐｄ成分が酸化して体積膨張する
ため、その膨張力で誘電体層にクラックが発生する。
セラミック多層基板を内蔵コンデンサと共に同時焼成す
ると、内蔵コンデンサの絶縁特性が劣化したり、誘電体
層にクラックが発生することがあり、品質低下や歩留り
低下の問題が生じた。この原因は、内蔵コンデンサの電
極導体と接合されるビア導体がＡｇ系導体の場合、同時
焼成する過程で、ビア導体中のＡｇ成分が内蔵コンデン
サの電極導体を通じて誘電体層に拡散し、誘電体層の絶
縁特性を劣化させるためと考えられる。また、Ａｇ粉と
Ｐｄ粉とを混合したＡｇ／Ｐｄペーストを用いた場合、
同時焼成する過程で、Ｐｄ成分が酸化して体積膨張する
ため、その膨張力で誘電体層にクラックが発生する。
【０００４】本発明はこのような事情を考慮してなされ
たものであり、従ってその目的は、焼成時の内蔵コンデ
ンサの絶縁特性の劣化や誘電体層のクラックの発生を防
止でき、品質向上、歩留り向上を実現できるコンデンサ
内蔵セラミック多層基板を提供することにある。
たものであり、従ってその目的は、焼成時の内蔵コンデ
ンサの絶縁特性の劣化や誘電体層のクラックの発生を防
止でき、品質向上、歩留り向上を実現できるコンデンサ
内蔵セラミック多層基板を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、積層された低温焼成セラミック層と、そ
の層間に挟み込まれた内蔵コンデンサとを同時焼成して
形成したコンデンサ内蔵セラミック多層基板において、
少なくとも内蔵コンデンサの電極導体のうちの前記誘電
体層と直接接する部分に一部分でも直接接するビア導体
については、Ｐｄ含有率が５％以上のＡｇ／Ｐｄ合金に
より形成するようにしたものである（請求項１）。この
ように、誘電体層と電極導体を介して直接接するビア導
体に用いるＡｇをＰｄと合金化することで、従来のよう
なＡｇ粉とＰｄ粉との混合物を用いる場合とは異なり、
焼成時にビア導体中のＡｇ成分が内蔵コンデンサの電極
導体を通じて誘電体層に拡散する現象が抑制され、誘電
体層の絶縁特性の劣化が防がれる。更に、ＰｄをＡｇと
合金化することで、焼成時のＰｄの酸化・膨張が少なく
なり、誘電体層のクラックの発生が防止される。
に、本発明は、積層された低温焼成セラミック層と、そ
の層間に挟み込まれた内蔵コンデンサとを同時焼成して
形成したコンデンサ内蔵セラミック多層基板において、
少なくとも内蔵コンデンサの電極導体のうちの前記誘電
体層と直接接する部分に一部分でも直接接するビア導体
については、Ｐｄ含有率が５％以上のＡｇ／Ｐｄ合金に
より形成するようにしたものである（請求項１）。この
ように、誘電体層と電極導体を介して直接接するビア導
体に用いるＡｇをＰｄと合金化することで、従来のよう
なＡｇ粉とＰｄ粉との混合物を用いる場合とは異なり、
焼成時にビア導体中のＡｇ成分が内蔵コンデンサの電極
導体を通じて誘電体層に拡散する現象が抑制され、誘電
体層の絶縁特性の劣化が防がれる。更に、ＰｄをＡｇと
合金化することで、焼成時のＰｄの酸化・膨張が少なく
なり、誘電体層のクラックの発生が防止される。
【０００６】更に、請求項２のように、内蔵コンデンサ
の電極導体を、Ａｕ又はＡｇ／Ｐｄ合金により形成する
ことが好ましい。このようにすれば、電極導体について
も、ビア導体と同じく、誘電体層へのＡｇ成分の拡散や
Ｐｄの酸化・膨張が防止される。
の電極導体を、Ａｕ又はＡｇ／Ｐｄ合金により形成する
ことが好ましい。このようにすれば、電極導体について
も、ビア導体と同じく、誘電体層へのＡｇ成分の拡散や
Ｐｄの酸化・膨張が防止される。
【０００７】また、請求項３のように、内蔵コンデンサ
の誘電体層をＰｂペロブスカイト化合物により形成して
も良い。このＰｂペロブスカイト化合物は、１０００℃
以下で低温焼成セラミック層と同時焼成可能であると共
に、誘電率が高く、内蔵コンデンサを作るのに適してい
る。
の誘電体層をＰｂペロブスカイト化合物により形成して
も良い。このＰｂペロブスカイト化合物は、１０００℃
以下で低温焼成セラミック層と同時焼成可能であると共
に、誘電率が高く、内蔵コンデンサを作るのに適してい
る。
【０００８】
【発明の実施の形態】以下、本発明の一実施形態を図１
（ａ），（ｂ）に基づいて説明する。まず、本実施形態
におけるセラミック多層基板の構造を説明する。積層さ
れた複数層の低温焼成セラミック層１１は、複数枚の低
温焼成セラミックグリーンシートを積層して８００〜１
０００℃で焼成したものである。低温焼成セラミックと
しては、ＣａＯ−ＳｉＯ2 −Ａｌ2 Ｏ3 −Ｂ2 Ｏ3 系ガ
ラス５０〜６５重量％（好ましくは６０重量％）とアル
ミナ５０〜３５重量％（好ましくは４０重量％）との混
合物を用いる。この他、例えば、ＭｇＯ−ＳｉＯ2 −Ａ
ｌ2 Ｏ3 −Ｂ2 Ｏ3 系ガラスとアルミナとの混合物、Ｓ
ｉＯ2 −Ｂ2 Ｏ3 系ガラスとアルミナとの混合物、Ｐｂ
Ｏ−ＳｉＯ2 −Ｂ2 Ｏ3 系ガラスとアルミナとの混合
物、コージェライト系結晶化ガラス等の８００〜１００
０℃で焼成できる低温焼成セラミック材料を用いても良
い。
（ａ），（ｂ）に基づいて説明する。まず、本実施形態
におけるセラミック多層基板の構造を説明する。積層さ
れた複数層の低温焼成セラミック層１１は、複数枚の低
温焼成セラミックグリーンシートを積層して８００〜１
０００℃で焼成したものである。低温焼成セラミックと
しては、ＣａＯ−ＳｉＯ2 −Ａｌ2 Ｏ3 −Ｂ2 Ｏ3 系ガ
ラス５０〜６５重量％（好ましくは６０重量％）とアル
ミナ５０〜３５重量％（好ましくは４０重量％）との混
合物を用いる。この他、例えば、ＭｇＯ−ＳｉＯ2 −Ａ
ｌ2 Ｏ3 −Ｂ2 Ｏ3 系ガラスとアルミナとの混合物、Ｓ
ｉＯ2 −Ｂ2 Ｏ3 系ガラスとアルミナとの混合物、Ｐｂ
Ｏ−ＳｉＯ2 −Ｂ2 Ｏ3 系ガラスとアルミナとの混合
物、コージェライト系結晶化ガラス等の８００〜１００
０℃で焼成できる低温焼成セラミック材料を用いても良
い。
【０００９】各層の低温焼成セラミック層１１には、層
間接続用のビアホール１２が形成され、各ビアホール１
２にビア導体１３，１４，１４ａが充填されている。各
ビア導体１３，１４，１４ａは、Ｐｄ含有率が５％以上
のＡｇ／Ｐｄ合金のペーストをビアホール１２に印刷し
て焼成したものである。
間接続用のビアホール１２が形成され、各ビアホール１
２にビア導体１３，１４，１４ａが充填されている。各
ビア導体１３，１４，１４ａは、Ｐｄ含有率が５％以上
のＡｇ／Ｐｄ合金のペーストをビアホール１２に印刷し
て焼成したものである。
【００１０】尚、後述する内蔵コンデンサ１６の電極導
体１７から離れたビア導体１４や、電極導体１７のうち
の誘電体層１８と接しない部分に直接接するビア導体１
４ａについては、必ずしも、Ｐｄ含有率が５％以上のＡ
ｇ／Ｐｄ合金のペーストを用いる必要はなく、Ａｇ粉と
Ｐｄ粉とを混合したペーストを用いても良く、或は、Ａ
ｕ、Ａｇ、Ａｇ／Ｐｔ、Ｃｕ等の低温焼成用の各種導体
ペーストの中からいずれかを選択しても良い。要は、少
なくとも電極導体１７のうちの誘電体層１８と直接接す
る部分に直接接するビア導体１３（一部分が接している
ものも含む）について、Ｐｄ含有率が５％以上のＡｇ／
Ｐｄ合金のペーストを用いれば良い。
体１７から離れたビア導体１４や、電極導体１７のうち
の誘電体層１８と接しない部分に直接接するビア導体１
４ａについては、必ずしも、Ｐｄ含有率が５％以上のＡ
ｇ／Ｐｄ合金のペーストを用いる必要はなく、Ａｇ粉と
Ｐｄ粉とを混合したペーストを用いても良く、或は、Ａ
ｕ、Ａｇ、Ａｇ／Ｐｔ、Ｃｕ等の低温焼成用の各種導体
ペーストの中からいずれかを選択しても良い。要は、少
なくとも電極導体１７のうちの誘電体層１８と直接接す
る部分に直接接するビア導体１３（一部分が接している
ものも含む）について、Ｐｄ含有率が５％以上のＡｇ／
Ｐｄ合金のペーストを用いれば良い。
【００１１】また、最上層を除く各層の低温焼成セラミ
ック層１１には、内層導体パターン１５が印刷・焼成さ
れている。内層導体パターン１５についても、Ａｇ／Ｐ
ｄ合金のペーストを用いても良いが、Ａｇ粉とＰｄ粉と
を混合したペーストを用いても良く、或は、Ａｕ、Ａ
ｇ、Ａｇ／Ｐｔ、Ｃｕ等の低温焼成用の各種導体ペース
トの中からいずれかを選択しても良い。
ック層１１には、内層導体パターン１５が印刷・焼成さ
れている。内層導体パターン１５についても、Ａｇ／Ｐ
ｄ合金のペーストを用いても良いが、Ａｇ粉とＰｄ粉と
を混合したペーストを用いても良く、或は、Ａｕ、Ａ
ｇ、Ａｇ／Ｐｔ、Ｃｕ等の低温焼成用の各種導体ペース
トの中からいずれかを選択しても良い。
【００１２】更に、所定の低温焼成セラミック層１１の
層間には、内蔵コンデンサ１６が次のようにして形成さ
れている。内蔵コンデンサ１６の直下の低温焼成セラミ
ック層１１（グリーンシート）の上面に、電極用導体ペ
ーストを用いて内蔵コンデンサ１６下面の電極導体１７
をスクリーン印刷し、その上面に誘電体ペーストを用い
て誘電体層１８をスクリーン印刷し、更に、その上面に
電極用導体ペーストを用いて内蔵コンデンサ１６上面の
電極導体１７をスクリーン印刷する。ここで、電極導体
１７を形成する電極用導体ペーストとしては、Ａｕ又は
Ａｇ／Ｐｄ合金のペーストを用いる。また、誘電体層１
８を形成する誘電体ペーストとしては、Ｐｂペロブスカ
イト化合物（例えばＰｂＯ−Ｆｅ2 Ｏ3 −Ｎｂ2 Ｏ5 −
ＷＯ3 −ＺｎＯ）、ＢａＴｉＯ3 系化合物、ＳｒＴｉＯ
3 系化合物、ＣａＴｉＯ3 系化合物等の低温焼成セラミ
ック誘電体材料のペーストを用いる。
層間には、内蔵コンデンサ１６が次のようにして形成さ
れている。内蔵コンデンサ１６の直下の低温焼成セラミ
ック層１１（グリーンシート）の上面に、電極用導体ペ
ーストを用いて内蔵コンデンサ１６下面の電極導体１７
をスクリーン印刷し、その上面に誘電体ペーストを用い
て誘電体層１８をスクリーン印刷し、更に、その上面に
電極用導体ペーストを用いて内蔵コンデンサ１６上面の
電極導体１７をスクリーン印刷する。ここで、電極導体
１７を形成する電極用導体ペーストとしては、Ａｕ又は
Ａｇ／Ｐｄ合金のペーストを用いる。また、誘電体層１
８を形成する誘電体ペーストとしては、Ｐｂペロブスカ
イト化合物（例えばＰｂＯ−Ｆｅ2 Ｏ3 −Ｎｂ2 Ｏ5 −
ＷＯ3 −ＺｎＯ）、ＢａＴｉＯ3 系化合物、ＳｒＴｉＯ
3 系化合物、ＣａＴｉＯ3 系化合物等の低温焼成セラミ
ック誘電体材料のペーストを用いる。
【００１３】このコンデンサ内蔵セラミック多層基板を
製造する場合には、各層のグリーンシート（未焼成の低
温焼成セラミック層１１）に、ビア導体１３，１４，１
４ａ、内層導体パターン１５、電極導体１７、誘電体層
１８等を印刷した後に、各層のグリーンシートを積層し
て基板用積層体を作り、これを例えば８０〜１５０℃、
５０〜２５０ｋｇｆ／ｃｍ2 の条件で加熱圧着して一体
化する。更に、図１（ａ）に示すように、この基板用積
層体の両面に未焼成のダミーグリーンシート１９を積層
し、上述と同様の方法で加熱圧着する。この際、ダミー
グリーンシート１９は、後述する基板焼結温度では焼結
しないアルミナグリーンシート等の高温焼成セラミック
グリーンシートを用いる。
製造する場合には、各層のグリーンシート（未焼成の低
温焼成セラミック層１１）に、ビア導体１３，１４，１
４ａ、内層導体パターン１５、電極導体１７、誘電体層
１８等を印刷した後に、各層のグリーンシートを積層し
て基板用積層体を作り、これを例えば８０〜１５０℃、
５０〜２５０ｋｇｆ／ｃｍ2 の条件で加熱圧着して一体
化する。更に、図１（ａ）に示すように、この基板用積
層体の両面に未焼成のダミーグリーンシート１９を積層
し、上述と同様の方法で加熱圧着する。この際、ダミー
グリーンシート１９は、後述する基板焼結温度では焼結
しないアルミナグリーンシート等の高温焼成セラミック
グリーンシートを用いる。
【００１４】以上のようにして作製された積層体を、２
〜２０ｋｇｆ／ｃｍ2 の範囲内の圧力で加圧しながら基
板焼結温度である８００〜１０００℃（好ましくは９０
０℃）で焼成し、内蔵コンデンサ１６を内蔵したセラミ
ック多層基板を同時焼成する。この際、基板両面に積層
されたダミーグリーンシート１９（アルミナグリーンシ
ート等）は１５５０〜１６００℃まで加熱しないと焼結
しないので、８００〜１０００℃で焼成すれば、ダミー
グリーンシート１９は未焼結のまま残される。但し、焼
成の過程で、ダミーグリーンシート１９中の溶剤やバイ
ンダーが飛散してアルミナ粉体として残る。
〜２０ｋｇｆ／ｃｍ2 の範囲内の圧力で加圧しながら基
板焼結温度である８００〜１０００℃（好ましくは９０
０℃）で焼成し、内蔵コンデンサ１６を内蔵したセラミ
ック多層基板を同時焼成する。この際、基板両面に積層
されたダミーグリーンシート１９（アルミナグリーンシ
ート等）は１５５０〜１６００℃まで加熱しないと焼結
しないので、８００〜１０００℃で焼成すれば、ダミー
グリーンシート１９は未焼結のまま残される。但し、焼
成の過程で、ダミーグリーンシート１９中の溶剤やバイ
ンダーが飛散してアルミナ粉体として残る。
【００１５】焼成後、基板両面に付着したダミーグリー
ンシート１９（アルミナ粉体）を研磨等により除去した
後、基板表面に、Ａｕ、Ａｇ、Ａｇ／Ｐｄ、Ａｇ／Ｐ
ｔ、Ｃｕ等の表層用導体ペーストを用いて表層導体２０
をスクリーン印刷し、これを１０００℃以下で焼成す
る。これにより、内蔵コンデンサ１６を内蔵したセラミ
ック多層基板の製造が完了する。
ンシート１９（アルミナ粉体）を研磨等により除去した
後、基板表面に、Ａｕ、Ａｇ、Ａｇ／Ｐｄ、Ａｇ／Ｐ
ｔ、Ｃｕ等の表層用導体ペーストを用いて表層導体２０
をスクリーン印刷し、これを１０００℃以下で焼成す
る。これにより、内蔵コンデンサ１６を内蔵したセラミ
ック多層基板の製造が完了する。
【００１６】このようにして、コンデンサ内蔵セラミッ
ク多層基板を加圧焼成すれば、基板の反りやクラック、
ゆがみを防ぎ、且つ焼成後の絶縁体層と誘電体層の緻密
度を向上させることができて、信頼性の高いコンデンサ
内蔵セラミック多層基板を製造できる。
ク多層基板を加圧焼成すれば、基板の反りやクラック、
ゆがみを防ぎ、且つ焼成後の絶縁体層と誘電体層の緻密
度を向上させることができて、信頼性の高いコンデンサ
内蔵セラミック多層基板を製造できる。
【００１７】
【実施例】本発明者らは、内蔵コンデンサ１６の電極導
体１７やこれに接合されるビア導体１３の組成が内蔵コ
ンデンサ１６の絶縁特性やクラックの有無に及ぼす影響
を評価する試験を行ったので、その試験結果を次の表１
に示す。
体１７やこれに接合されるビア導体１３の組成が内蔵コ
ンデンサ１６の絶縁特性やクラックの有無に及ぼす影響
を評価する試験を行ったので、その試験結果を次の表１
に示す。
【００１８】
【表１】
【００１９】誘電体層は、実施例１，２と比較例１，２
では、いずれもＰｂペロブスカイト化合物を用い、実施
例３では、ＢａＴｉＯ3 系化合物を用いた。電極導体
は、実施例１，３と比較例１，２では、いずれもＡｇ／
Ｐｄ合金を用い、実施例１，３と比較例１は、いずれも
Ａｇ／Ｐｄ比が９／１であり、比較例２は、Ａｇ／Ｐｄ
比が８／２である。実施例２の電極導体は、Ａｕ粉１０
０％である。
では、いずれもＰｂペロブスカイト化合物を用い、実施
例３では、ＢａＴｉＯ3 系化合物を用いた。電極導体
は、実施例１，３と比較例１，２では、いずれもＡｇ／
Ｐｄ合金を用い、実施例１，３と比較例１は、いずれも
Ａｇ／Ｐｄ比が９／１であり、比較例２は、Ａｇ／Ｐｄ
比が８／２である。実施例２の電極導体は、Ａｕ粉１０
０％である。
【００２０】ビア導体は、実施例１，２，３では、いず
れもＡｇ／Ｐｄ合金を用い、Ａｇ／Ｐｄ比がそれぞれ８
／２，７／３，９．５／０．５である。比較例１のビア
導体は、Ａｇ粉１００％であり、比較例２のビア導体
は、Ａｇ粉とＰｄ粉との混合物であり、Ａｇ／Ｐｄ比が
８／２である。電極導体とビア導体を形成するペースト
は、いずれも、導体成分１００重量部、エチルセルロー
ス（バインダ樹脂）３重量部、テレピネオール（溶剤）
２２重量部の配合比で作製した。
れもＡｇ／Ｐｄ合金を用い、Ａｇ／Ｐｄ比がそれぞれ８
／２，７／３，９．５／０．５である。比較例１のビア
導体は、Ａｇ粉１００％であり、比較例２のビア導体
は、Ａｇ粉とＰｄ粉との混合物であり、Ａｇ／Ｐｄ比が
８／２である。電極導体とビア導体を形成するペースト
は、いずれも、導体成分１００重量部、エチルセルロー
ス（バインダ樹脂）３重量部、テレピネオール（溶剤）
２２重量部の配合比で作製した。
【００２１】この評価試験における合格基準は、内蔵コ
ンデンサの絶縁性については１０7Ω・ｃｍ以上である
こと、また、ビアホール周辺のクラックが無いことであ
る。実施例１，２，３については全て合格基準を満たし
たが、比較例１，２はいずれも絶縁性が不足し、更に、
比較例２ではクラックも発生した。
ンデンサの絶縁性については１０7Ω・ｃｍ以上である
こと、また、ビアホール周辺のクラックが無いことであ
る。実施例１，２，３については全て合格基準を満たし
たが、比較例１，２はいずれも絶縁性が不足し、更に、
比較例２ではクラックも発生した。
【００２２】合格基準を満たした実施例１，２，３は、
いずれも、電極導体をＡｇ／Ｐｄ合金又はＡｕで形成し
ている。この試験結果から、電極導体は、Ａｇ／Ｐｄ合
金又はＡｕとすることが好ましい。
いずれも、電極導体をＡｇ／Ｐｄ合金又はＡｕで形成し
ている。この試験結果から、電極導体は、Ａｇ／Ｐｄ合
金又はＡｕとすることが好ましい。
【００２３】また、実施例１，２，３は、いずれも、ビ
ア導体をＡｇ／Ｐｄ合金で形成し、Ａｇ／Ｐｄ比が９．
５／０．５〜７／３である。この試験結果から、ビア導
体は、Ｐｄ含有率が５％以上のＡｇ／Ｐｄ合金とするこ
とが好ましい。このように、ビア導体に用いるＡｇをＰ
ｄと合金化することで、焼成時にビア導体中のＡｇ成分
が電極導体を通じて誘電体層に拡散する現象が抑制さ
れ、誘電体層の絶縁特性の劣化が防がれる。更に、Ｐｄ
をＡｇと合金化することで、焼成時のＰｄの酸化・膨張
が少なくなり、クラックの発生が防止される。
ア導体をＡｇ／Ｐｄ合金で形成し、Ａｇ／Ｐｄ比が９．
５／０．５〜７／３である。この試験結果から、ビア導
体は、Ｐｄ含有率が５％以上のＡｇ／Ｐｄ合金とするこ
とが好ましい。このように、ビア導体に用いるＡｇをＰ
ｄと合金化することで、焼成時にビア導体中のＡｇ成分
が電極導体を通じて誘電体層に拡散する現象が抑制さ
れ、誘電体層の絶縁特性の劣化が防がれる。更に、Ｐｄ
をＡｇと合金化することで、焼成時のＰｄの酸化・膨張
が少なくなり、クラックの発生が防止される。
【００２４】これに対し、比較例１，２は、ビア導体を
Ａｇ粉を配合したペーストで形成しているため、焼成時
にビア導体中のＡｇ成分が電極導体を通じて誘電体層に
拡散し、誘電体層の絶縁特性を劣化させてしまう。更
に、比較例２では、ビア導体をＰｄ粉を配合したペース
トで形成しているため、焼成時にＰｄ成分が酸化して体
積膨張し、クラックが発生してしまう。
Ａｇ粉を配合したペーストで形成しているため、焼成時
にビア導体中のＡｇ成分が電極導体を通じて誘電体層に
拡散し、誘電体層の絶縁特性を劣化させてしまう。更
に、比較例２では、ビア導体をＰｄ粉を配合したペース
トで形成しているため、焼成時にＰｄ成分が酸化して体
積膨張し、クラックが発生してしまう。
【００２５】
【発明の効果】以上の説明から明らかなように、本発明
のコンデンサ内蔵セラミック多層基板によれば、ビア導
体のうち、少なくとも内蔵コンデンサの誘電体層に電極
導体を介して直接接するビア導体については、Ｐｄ含有
率が５％以上のＡｇ／Ｐｄ合金により形成するようにし
たので、低温焼成セラミック層の間に、クラックのない
絶縁特性に優れた内蔵コンデンサを形成することがで
き、品質向上、歩留り向上を実現できる（請求項１）。
のコンデンサ内蔵セラミック多層基板によれば、ビア導
体のうち、少なくとも内蔵コンデンサの誘電体層に電極
導体を介して直接接するビア導体については、Ｐｄ含有
率が５％以上のＡｇ／Ｐｄ合金により形成するようにし
たので、低温焼成セラミック層の間に、クラックのない
絶縁特性に優れた内蔵コンデンサを形成することがで
き、品質向上、歩留り向上を実現できる（請求項１）。
【００２６】更に、請求項２では、電極導体をＡｕ又は
Ａｇ／Ｐｄ合金により形成したので、電極導体から誘電
体層へのＡｇ成分の拡散や電極導体内のＰｄの酸化・膨
張を防止でき、絶縁性劣化やクラックをより確実に防止
できる。
Ａｇ／Ｐｄ合金により形成したので、電極導体から誘電
体層へのＡｇ成分の拡散や電極導体内のＰｄの酸化・膨
張を防止でき、絶縁性劣化やクラックをより確実に防止
できる。
【００２７】また、請求項３では、誘電体層をＰｂペロ
ブスカイト化合物により形成したので、誘電体層の誘電
率を高めることができて、コンデンサの容量増大と小型
・薄型化とを両立させることができる。
ブスカイト化合物により形成したので、誘電体層の誘電
率を高めることができて、コンデンサの容量増大と小型
・薄型化とを両立させることができる。
【図１】本発明の一実施形態を示すもので、（ａ）は基
板両面にダミーグリーンシートを積層した状態を示す縦
断面図、（ｂ）はダミーグリーンシートを除去して表層
導体を印刷形成した状態を示す縦断面図である。
板両面にダミーグリーンシートを積層した状態を示す縦
断面図、（ｂ）はダミーグリーンシートを除去して表層
導体を印刷形成した状態を示す縦断面図である。
１１…低温焼成セラミック層（グリーンシート）、１２
…ビアホール、１３，１４，１４ａ…ビア導体、１５…
内層導体パターン、１６…内蔵コンデンサ、１７…電極
導体、１８…誘電体層、１９…ダミーグリーンシート。
…ビアホール、１３，１４，１４ａ…ビア導体、１５…
内層導体パターン、１６…内蔵コンデンサ、１７…電極
導体、１８…誘電体層、１９…ダミーグリーンシート。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０５Ｋ 1/16 Ｈ０５Ｋ 1/16 Ｄ
Claims (3)
- 【請求項１】 Ａｇ系のビア導体を形成した複数層の低
温焼成セラミック層の間に、誘電体層の両面に電極導体
を形成した内蔵コンデンサを挟み込んで、これらビア導
体、低温焼成セラミック層、誘電体層及び電極導体を同
時焼成してなるコンデンサ内蔵セラミック多層基板にお
いて、 少なくとも前記内蔵コンデンサの電極導体のうちの前記
誘電体層と直接接する部分に一部分でも直接接するビア
導体は、Ｐｄ含有率が５％以上のＡｇ／Ｐｄ合金により
形成されていることを特徴とするコンデンサ内蔵セラミ
ック多層基板。 - 【請求項２】 前記電極導体は、Ａｕ又はＡｇ／Ｐｄ合
金により形成されていることを特徴とする請求項１に記
載のコンデンサ内蔵セラミック多層基板。 - 【請求項３】 前記誘電体層は、Ｐｂペロブスカイト化
合物により形成されていることを特徴とする請求項１又
は２に記載のコンデンサ内蔵セラミック多層基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10020838A JPH11220261A (ja) | 1998-02-02 | 1998-02-02 | コンデンサ内蔵セラミック多層基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10020838A JPH11220261A (ja) | 1998-02-02 | 1998-02-02 | コンデンサ内蔵セラミック多層基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11220261A true JPH11220261A (ja) | 1999-08-10 |
Family
ID=12038226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10020838A Withdrawn JPH11220261A (ja) | 1998-02-02 | 1998-02-02 | コンデンサ内蔵セラミック多層基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11220261A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006046461A1 (ja) * | 2004-10-29 | 2006-05-04 | Murata Manufacturing Co., Ltd. | チップ型電子部品を内蔵した多層基板及びその製造方法 |
| US7655103B2 (en) | 2004-10-29 | 2010-02-02 | Murata Manufacturing Co., Ltd. | Ceramic multilayer substrate and method for manufacturing the same |
-
1998
- 1998-02-02 JP JP10020838A patent/JPH11220261A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006046461A1 (ja) * | 2004-10-29 | 2006-05-04 | Murata Manufacturing Co., Ltd. | チップ型電子部品を内蔵した多層基板及びその製造方法 |
| EP1806957A1 (en) * | 2004-10-29 | 2007-07-11 | Murata Manufacturing Co., Ltd. | Multilayer substrate incorporating chip type electronic component and production method therefor |
| KR100837147B1 (ko) * | 2004-10-29 | 2008-06-11 | 가부시키가이샤 무라타 세이사쿠쇼 | 칩형 전자 부품을 내장한 다층 기판 |
| EP1806957A4 (en) * | 2004-10-29 | 2008-12-31 | Murata Manufacturing Co | MULTI-LAYER SUBSTRATE COMPRISING A CHIP-TYPE ELECTRONIC COMPONENT AND METHOD OF MANUFACTURING THE SAME |
| US7655103B2 (en) | 2004-10-29 | 2010-02-02 | Murata Manufacturing Co., Ltd. | Ceramic multilayer substrate and method for manufacturing the same |
| US7750247B2 (en) | 2004-10-29 | 2010-07-06 | Murata Manufacturing Co., Ltd. | Multilayer substrate with built-in-chip-type electronic component and method for manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
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