JPWO2006046461A1 - チップ型電子部品を内蔵した多層基板及びその製造方法 - Google Patents

チップ型電子部品を内蔵した多層基板及びその製造方法 Download PDF

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Abstract

特許文献１に記載の従来の技術の場合には、焼結体プレートと内部導体膜との位置合わせが悪く、位置ズレがあって、焼結体プレートが内部導体膜と僅かしか繋がっていないと、焼結体プレートとの接続不良を招く虞があった。本発明のチップ型電子部品を内蔵した多層基板１０は、複数のセラミック層１１Ａが積層されてなるセラミック積層体１１と、このセラミック積層体１１内に埋設され且つ外部端子電極１３Ａを有するチップ型電子部品１３と、を備え、セラミック層１１Ａに、その積層方向にビア導体１２Ｂを設けたものであって、チップ型電子部品１３の外部端子電極１３Ａは、ビア導体１２Ｂに接続されており、且つ、ビア導体１２Ｂの上下の端面のうち、少なくとも一方の端面に接続用の接続段部１２Ｃが形成されている。

Description

本発明は、チップ型電子部品を内蔵した多層基板及びその製造方法に関するものである。
従来のこの種の技術としては特許文献１に記載の多層セラミック基板およびその製造方法がある。特許文献１に記載された多層セラミック基板及びその製造方法の場合には、セラミック機能素子を予め焼成して得られたプレート状の焼結体プレートをもって、コンデンサ素子、インダクタ素子及び抵抗素子等の機能素子を作製しておき、これらの機能素子を未焼結複合積層体内の内部導体膜やビアホール導体に接続して内蔵させる。未焼結複合積層体は、基体用グリーン層と、難焼結性材料を含む拘束層と、配線導体とを備えており、これを焼成した時、拘束層の作用により、基体用グリーン層は主面方向での収縮が抑制される。この技術では拘束層を用いた無収縮工法によって焼成するため、機能素子を内蔵した状態で未焼結複合積層体を問題なく焼成することができると共に、焼結体プレートからなる機能素子と基体用グリーン層との間で成分の相互拡散が生じず、機能素子の特性が焼成後も維持される。
特許文献１に記載の多層セラミック基板の場合、焼結体プレートをセラミック多層基板内に内蔵させるために、焼結体プレートをセラミックグリーンシートに形成された導電性ペーストからなる内部導体膜等の導体パターンに接着した後、他のセラミックグリーンシートを重ねて圧着することによってセラミックグリーン積層体を作製する。
特開２００２−０８４０６７号公報
しかしながら、特許文献１に記載の従来の技術の場合には、焼結体プレートと内部導体膜との位置合わせが悪く、位置ズレがあって、焼結体プレートが内部導体膜と僅かしか繋がっていないと、焼結体プレートとの接続不良を招く虞があった。
尚、表面実装部品を基板の表面電極にはんだ実装する場合にはリフロー時に表面実装部品のセルフアライメントが働き上述のような問題を生じないが、焼結体プレートを内蔵させる場合にはセルフアライメント機能が働かないため、焼結体プレートの位置合わせが悪いと、その実装精度がそのまま反映され、位置ズレを補正することができない。従って、焼結体プレートを内蔵させるためには、内部導体膜の焼結体プレートとの接続部（電極パッド）を基板の表面電極より大きくしなければ接続信頼性を得られなかった。また、内部導体膜の電極パッドを大きくすると配線密度が低下し、セラミック多層基板の小型化ができなくなるという課題があった。
本発明は、上記課題を解決するためになされたもので、内蔵チップ型電子部品と内部導体との接続信頼性を格段に高めることができるチップ型電子部品を内蔵した多層基板及びその製造方法を提供することを目的としている。
本発明の請求項１に記載のチップ型電子部品を内蔵した多層基板は、複数の誘電体層が積層されてなる積層体と、この積層体内に埋設され且つ端子電極を有するチップ型電子部品と、を備え、上記誘電体層に、その積層方向にビア導体を設けた、チップ型電子部品を内蔵した多層基板であって、上記チップ型電子部品の端子電極は、上記ビア導体の上下の端面のうち、少なくともいずれか一方の端面に接続されており、且つ、上記ビア導体に接続段部が形成されていることを特徴とするものである。
また、本発明の請求項２に記載のチップ型電子部品を内蔵した多層基板は、請求項１に記載の発明において、上記誘電体層はセラミック層であり、上記積層体は複数の上記セラミック層が積層されてなるセラミック積層体であって、上記チップ型電子部品は、セラミック焼結体を素体とするものであることを特徴とするものである。
また、本発明の請求項３に記載のチップ型電子部品を内蔵した多層基板は、請求項２に記載の発明において、上記セラミック層は、低温焼結セラミック材料によって形成され、且つ、上記ビア導体は、銀または銅を主成分とする導体材料によって形成されていることを特徴とするものである。
また、本発明の請求項４に記載のチップ型電子部品を内蔵した多層基板の製造方法は、ビア導体を有する誘電体層の上に、端子電極を有するチップ型電子部品の端子電極を上記ビア導体と接するように配置する工程と、上記チップ型電子部品が配置された誘電体層と他の誘電体層とを重ね合わせて、上記チップ型電子部品が内蔵された積層体を形成する工程と、を備えたことを特徴とするものである。
また、本発明の請求項５に記載のチップ型電子部品を内蔵した多層基板の製造方法は、請求項４に記載の発明において、上記誘電体層をセラミックグリーン体とし、上記チップ型電子部品を、セラミック焼結体を素体とするものとし、このチップ型電子部品が配置されたセラミックグリーン体を他のセラミックグリーン体と共に重ね合わせて、上記チップ型電子部品が内蔵されたセラミックグリーン積層体を形成し、このセラミックグリーン積層体を焼成すること特徴とするものである。
また、本発明の請求項６に記載のチップ型電子部品を内蔵した多層基板の製造方法は、請求項５に記載の発明において、上記他のセラミックグリーン体は、上記チップ型電子部品の端子電極と接するビア導体を有すること特徴とするものである。
また、本発明の請求項７に記載のチップ型電子部品を内蔵した多層基板の製造方法は、請求項５または請求項６に記載の発明において、上記セラミックグリーン体を低温焼結セラミック材料によって形成する工程と、上記セラミックグリーン積層体の内部に銀または銅を主成分とする導体パターンを形成する工程と、を備えたこと特徴とするものである。
また、本発明の請求項８に記載のチップ型電子部品を内蔵した多層基板の製造方法は、請求項５〜請求項７のいずれか１項に記載の発明において、上記セラミックグリーン積層体の内部または表面に、上記セラミックグリーン体の焼結温度では実質的に焼結しない難焼結性粉末からなる収縮抑制層を付与する工程を備えたこと特徴とするものである。
本発明の請求項１〜請求項８に記載の発明によれば、内蔵チップ型電子部品と内部導体との接続信頼性を格段に高めることができるチップ型電子部品を内蔵した多層基板及びその製造方法を提供することができる。
（ａ）〜（ｃ）はそれぞれ本発明のチップ型電子部品を内蔵した多層基板の一実施形態であるセラミック多層基板を示す図で、（ａ）はその全体を示す断面図、（ｂ）は（ａ）の要部を拡大して示す断面図、（ｃ）は（ｂ）の平面図である。 （ａ）、（ｂ）はそれぞれ本発明のチップ型電子部品を内蔵した多層基板の他の実施形態の要部を示す図で、それぞれ図１の（ｃ）に相当する平面図である。 （ａ）〜（ｃ）はそれぞれ図１に示すセラミック多層基板の製造工程の要部を示す工程図で、（ａ）はセラミックグリーンシートを示す断面図、（ｂ）は（ａ）に示すセラミックグリーンシートにチップ型電子部品を載置する状態を示す断面図、（ｃ）は（ｂ）に示すセラミックグリーンシートと他のセラミックグリーンシートを積層する状態を示す断面図である。 （ａ）〜（ｃ）はそれぞれ図２に示す製造工程に続く工程図で、（ａ）は焼成前の圧着体を示す断面図、（ｂ）は焼成後のセラミック多層基板を示す断面図、（ｃ）は（ｂ）に示すセラミック多層基板にチップ型電子部品を搭載した状態を示す断面図である。 （ａ）、（ｂ）は図１に示すセラミック多層基板のチップ型電子部品の実装位置の位置ズレを説明するための断面図で、（ａ）は位置ズレのない状態を示す図、（ｂ）は位置ズレのある状態を示す図である。 本発明のチップ型電子部品を内蔵した多層基板の更に他の実施形態の要部を拡大して示す断面図である。
符号の説明
１０ セラミック多層基板（多層基板）
１１ セラミック積層体（積層体）
１１Ａ セラミック層（誘電体層）
１２ 内部導体パターン
１２Ｂ ビア導体
１２Ｃ 接続段部
１３、１１３ チップ型電子部品
１３Ａ、１１３Ａ 外部端子電極（端子電極）
１１１ セラミックグリーン積層体
１１１Ａ セラミックグリーンシート（セラミックグリーン体）
１１６ 拘束層（収縮抑制層）
以下、図１〜図６に示す実施形態に基づいて本発明を説明する。
本実施形態のチップ型電子部品を内蔵した多層基板１０は、例えば図１の（ａ）に示すように、複数のセラミック層１１Ａが積層され且つ内部導体パターン１２が形成されたセラミック積層体１１と、上下のセラミック層１１Ａの界面に複数配置され、セラミック焼結体を素体とし且つその両端部に外部端子電極１３Ａを有するチップ型電子部品１３と、を備え、セラミック多層基板として構成されている。また、セラミック積層体１１の両主面（上下両面）にはそれぞれ表面電極１４、１４が形成されている。そこで、以下では、チップ型電子部品を内蔵した多層基板１０をセラミック多層基板１０として説明する。
図１の（ａ）に示すようにセラミック積層体１１の上面には表面電極１４を介して複数の表面実装部品２０が実装されている。表面実装部品２０としては、半導体素子、ガリウム砒素半導体素子等の能動素子やコンデンサ、インダクタ、抵抗等の受動素子等が半田や導電性樹脂を介して、あるいはＡｕ、Ａｌ、Ｃｕ等のボンディングワイヤーを介してセラミック積層体１１上面の表面電極１４に電気的に接続されている。チップ型電子部品１３と表面実装部品２０は、表面電極１４及び内部導体パターン１２を介して互いに電気的に接続されている。このセラミック多層基板１０は下面の表面電極１４を介してマザーボード等の実装基板に実装することができる。
而して、セラミック積層体１１を構成するセラミック層１１Ａの材料は、セラミック材料であれば特に制限されないが、特に低温焼結セラミック（ＬＴＣＣ：Low Temperature Co-fired Ceramic）材料が好ましい。低温焼結セラミック材料とは、１０５０℃以下の温度で焼結可能であって、比抵抗の小さな銀や銅等と同時焼成が可能なセラミック材料である。低温焼結セラミック材料としては、具体的には、アルミナやフォルステライト等のセラミック粉末にホウ珪酸系ガラスを混合してなるガラス複合系ＬＴＣＣ材料、ＺｎＯ−ＭｇＯ−Ａｌ２Ｏ３−ＳｉＯ２系の結晶化ガラスを用いた結晶化ガラス系ＬＴＣＣ材料、ＢａＯ−Ａｌ２Ｏ３−ＳｉＯ２系セラミック粉末やＡｌ２Ｏ３−ＣａＯ−ＳｉＯ２−ＭｇＯ−Ｂ２Ｏ３系セラミック粉末等を用いた非ガラス系ＬＴＣＣ材料等が挙げられる。
セラミック積層体１１の材料として低温焼結セラミック材料を用いることによって、内部導体パターン１２及び表面電極１４にＡｇまたはＣｕ等の低抵抗で低融点をもつ金属を用いることができ、セラミック積層体１１と内部導体パターン１２とを１０５０℃以下の低温で同時焼成することができる。
また、セラミック材料として、高温焼結セラミック（ＨＴＣＣ：High Temperature Co-fired Ceramic）材料を使用することができる。高温焼結セラミック材料としては、例えば、アルミナ、窒化アルミニウム、ムライト、その他の材料にガラスなどの焼結助材を加え、１１００℃以上で焼結されるものが用いられる。このとき、内部導体パターン１２及び表面電極１４としては、モリブデン、白金、パラジウム、タングステン、ニッケル及びこれらの合金から選択される金属を使用することができる。
セラミック積層体１１は、図１の（ａ）に示すように、その内部に形成された内部導体パターン１２と、その上下両面に形成された表面電極１４、１４とを有している。内部導体パターン１２は、上下のセラミック層１１Ａの界面に沿って所定のパターンで形成された面内導体１２Ａと、上下の面内導体１２Ａを接続するように所定のパターンでセラミック層１１Ａをその積層方向に貫通して、例えば円柱状に形成されたビア導体１２Ｂとから構成されている。
チップ型電子部品１３は、図１の（ａ）、（ｂ）に示すように、上下のセラミック層１１Ａ、１１Ａの界面に配置され、その外部端子電極１３Ａがビア導体１２Ｂの上下の端面のうち、少なくとのいずれか一方の端面に直接的に接続されている。チップ型電子部品１３はビア導体１２Ｂに対して複数の接続パターンで接続されている。即ち、本実施形態では、チップ型電子部品１３は、同図の（ａ）において○で囲んだ部分に示すように、Ｘ、Ｙ、Ｚの３つの接続パターンでビア導体１２Ｂに接続されている。
まず、Ｘの接続パターンについて、図１の（ｂ）、（ｃ）をも参照しながら説明する。チップ型電子部品１３の左右一対の外部端子電極１３Ａは、図１の（ａ）〜（ｃ）に示すように、チップ型電子部品１３の下面に接触するセラミック層１１Ａに形成された左右一対のビア導体１２Ｂ、１２Ｂに接続されている。これら一対のビア導体１２Ｂ、１２Ｂの上端面にはそれぞれ段部（以下、「接続段部」と称す。）１２Ｃ、１２Ｃが互いに対向して形成され、これらの接続段部１２Ｃ、１２Ｃに対して外部端子電極１３Ａ、１３Ａが密着して接続されている。接続段部１２Ｃは、ビア導体１２Ｂの上端面の半分を切り欠いたように形成されて、断面形状がＬ字状を呈している。従って、チップ型電子部品１３の外部端子電極１３Ａ、１３Ａは、それぞれの端部の略下半分が互いに対向する接続段部１２Ｃ、１２Ｃの垂直壁面と底面との二面を介してそれぞれのビア導体１２Ｂ、１２Ｂに接続されている。即ち、矩形状のチップ型電子部品１３は、その端面及び底面の少なくとも二面でビア導体１２Ｂに接続されている。尚、図１の（ｂ）において、チップ型電子部品１３は、素体としてセラミック焼結体１３Ｂとして積層セラミックコンデンサが示されており、内部電極１３Ｃを有している。
また、Ｙの接続パターンでは、チップ型電子部品１３は、一方（図１の（ａ）では右方）の外部端子電極１３Ａが下側のセラミック層１１Ａに形成されたビア導体１２Ｂの接続段部１２Ｃに接続され、他方（同図では左方）の外部端子電極１３Ａが上側のセラミック層１１Ａに形成されたビア導体１２Ｂの接続段部１２Ｃに接続されている。右方のビア導体１２Ｂは、図１の（ｂ）に示す右方のビア導体１２Ｂと同一形態で形成されている。左方のビア導体１２Ｂは、その接続段部１２Ｃがビア導体１２Ｂの下端面に形成されている。左右のビア導体１２Ｂ、１２Ｂの接続段部１２Ｃ、１２Ｃは、それぞれの外部端子電極１３Ａ、１３Ａとの接続面が互いに対向し、且つ、これら両者はチップ型電子部品１３に対して１８０°回転した位置関係にある。このような接続パターンの場合、それぞれの外部端子電極１３Ａに接続されるビア導体１２Ｂの距離が離れるため、ビア導体１２Ｂの狭ピッチ化、つまりはチップ型電子部品１３の小型化に対応することができると共に、各ビア導体１２Ｂ、１２Ｂ間のアイソレーションを十分に確保することができる。
また、Ｚの接続パターンでは、チップ型電子部品１３は、一方（図１の（ａ）では右方）の外部端子電極１３Ａが下側のセラミック層１１Ａに形成されたビア導体１２Ｂの接続段部１２Ｃに接続され、他方（同図では左方）の外部端子電極１３Ａが上下両側のセラミック層１１Ａ、１１Ａにそれぞれ連続して形成されたビア導体１２Ｂ、１２Ｂの上下の接続段部１２Ｃ、１２Ｃに挟持された状態で接続されている。右方のビア導体１２Ｂは、Ｘの接続パターンにおける右方のビア導体１２Ｂと同一形態で形成されている。左方のビア導体１２Ｂ、１２Ｂのうち、下側のビア導体１２Ｂは、Ｘの接続パターンにおける左方のビア導体１２Ｂと同一の形態で形成され、上側のビア導体１２Ｃは、Ｙの接続パターンの左方のビア導体１２Ｃと同一の形態で形成されている。このような接続パターンの場合、外部端子電極１３Ａとビア導体１２Ｂとの接続信頼性を更に向上させることができる。
チップ型電子部品１３が接続されるビア導体１２Ｂは、図１の（ａ）〜（ｃ）に示す形態に限らず、例えば図２の（ａ）、（ｂ）に示す形態を有するものであっても良い。
図２の（ａ）に示すビア導体１２’Ｂは、その平面形状が長円形に形成され、その長軸がチップ型電子部品１３の幅方向よりも多少長く形成されている。そして、チップ型電子部品１３の外部端子電極１３Ａは、その端面がビア導体１２’Ｂの長軸に一致するように配置され、ビア導体１２’Ｂの上端面に形成された接続段部１２’Ｃに密着して接続されている。この接続段部１２’Ｃは、同図の（ａ）からも推定されるように、外部端子電極１３Ａの端面、両側面及び底面に対応する３つの垂直壁面及び底面を有し、４面で外部端子電極１３Ａに接続されている。もっとも、３つの垂直壁面は、図１に示した場合と同様に外部端子電極１３Ａの略下半分に接合している。従って、このビア導体１２’Ｂは、図１に示す場合よりも外部端子電極１３Ａとの接触面積が大きいため、接続信頼性をより高めることができる。
また、図２の（ｂ）に示すビア導体１２”Ｂは、図１に示すビア導体１２Ｂと同様に円柱状に形成され、その外径が図１に示す場合よりもやや小径に形成されている。チップ型電子部品１３の一方の外部端子電極１３Ａは、離間して配置された２つのビア導体１２”Ｂ、１２”Ｂに形成された接続段部１２”Ｃ、１２”Ｃにそれぞれ密着して接続されている。２つのビア導体１２”Ｂ、１２”Ｂは、それぞれの中心を通る直線がチップ型電子部品１３の外部端子電極１３Ａの端面と略一致し、しかもチップ型電子部品１３の軸心を挟んで対称になるように配置されている。一方のビア導体１２”Ｂの接続段部１２”Ｃは、同図の（ｂ）からも推定されるように、外部端子電極１３Ａの端面、片側面及び底面に対応する２つの垂直壁面及び底面を有し、３面で外部端子電極１３Ａの端部の半分側に接続されている。他方のビア導体１２”Ｂは、同様に３面で外部端子電極１３Ａの端部の残り半分に接続されている。従って、このビア導体１２”Ｂは、図１に示す場合と図２の（ａ）に示す場合との中間の程度の接触面積で外部端子電極１３Ａに接続され、接続信頼性を高めている。
而して、チップ型電子部品１３としては、特に制限されないが、例えばチタン酸バリウムやフェライト等の１２００℃以上で焼成されたセラミック焼結体を素体としたもの、例えば図１の（ｂ）に示す積層セラミックコンデンサの他、インダクタ、フィルタ、バラン、カップラ等のチップ型電子部品を用いることができ、これらのチップ型電子部品を目的に応じて単数あるいは複数適宜選択して用いることができる。チップ型電子部品１３は、図１の（ａ）に示す場合には、同一セラミック層１１Ａ上に並べて複数配置されているが、チップ型電子部品１３は、必要に応じて上下のセラミック層１１Ａ、１１Ａの界面のいずれの場所にも配置することができる。また、チップ型電子部品１３は、上下の異なる複数の界面に渡って複数積層して配置しても良い。それぞれの複数のチップ型電子部品１３は、目的に応じて、ビア導体１２Ｂの接続段部１２Ｃを介して互いに直列及び／または並列に接続して、セラミック多層基板１０の多機能化、高性能化を実現することができる。
次いで、図３〜図５を参照しながらセラミック多層基板１０の製造方法について説明する。
本実施形態では無収縮工法を用いてセラミック多層基板１０を作製する場合について説明する。無収縮工法とは、セラミック積層体１１としてセラミック材料を用いた場合にセラミック積層体の焼成前後でセラミック積層体の平面方向の寸法が実質的に変化しない工法のことを云う。
本実施形態ではまず、例えば低温焼結セラミック材料を含むスラリーを用いて、セラミックグリーンシートを所定枚数作製する。また、図３の（ａ）、（ｂ）に示すように、セラミック焼結体を素体とするチップ型電子部品１１３を搭載するためのセラミックグリーンシート１１１Ａには所定のパターンでビアホールを形成する。これらのビアホールは、チップ型電子部品１１３の幅寸法よりやや小さく、他のセラミックグリーンシートに形成されるビア導体よりも大きな直径を有する円形状の貫通孔として形成することが好ましい。これらのビアホール内に例えばＡｇまたはＣｕを主成分とする導電性ペーストを充填してビア導体部１１２Ｂを形成する。更に、スクリーン印刷法を用いて同種の導電性ペーストをセラミックグリーンシート１１１Ａ上に所定のパターンで塗布して、表面電極部１１４（図３の（ｃ）参照）を形成し、表面電極部１１４とビア導体部１１２Ｂとを適宜接続したセラミックグリーンシート１１１Ａを作製する。その他の面内導体部１１２Ａ及び／またはビア導体部１１２Ｂを有するセラミックグリーンシート１１１Ａもこれと同一要領で作製する。尚、ビアホールは、図２の（ａ）、（ｂ）に示すビア導体１２Ｂを形成する貫通孔として形成することもできる。
尚、焼成時のチップ型電子部品については符号「１１３」を附し、焼成後の降温時以降のチップ型電子部品については符号「１３」を附して説明する。
次いで、チップ型電子部品１１３が配置されるセラミックグリーンシート１１１Ａの上面には、スプレー等を用いて面内導体部１１２Ａに有機系接着剤を塗布または噴霧して有機系接着剤層（図示せず）を形成した後、図３の（ｂ）に示すように、チップ型電子部品１１３の外部端子電極部１１３Ａ、１１３Ａをセラミックグリーンシート１１１Ａのビア導体部１１２Ｂに位置合わせし、チップ型電子部品１１３をセラミックグリーンシート１１１Ａ上に搭載し、チップ型電子部品１１３の外部端子電極部１１３Ａを、有機系接着剤層を介してビア導体部１１２Ｂ上に接合、固定する。尚、有機系接着剤としては、合成ゴムや合成樹脂と可塑剤を加えた混合物などを使用することができる。また、有機系接着剤層の厚みは、塗布の場合には３μｍ以下、噴霧の場合には１μｍ以下が好ましい。
その後、図３の（ｃ）に示すように面内導体部１１２Ａ及び／またはビア導体部１１２Ｂを有するセラミックグリーンシート１１１Ａとチップ型電子部品１１３が搭載されたセラミックグリーンシート１１１Ａとを所定の順序で拘束層１１６上に積層し、最上層の表面電極部１１４を有するセラミックグリーンシート１１１Ａを積層して、拘束層１１６上にセラミックグリーン積層体１１１を形成する。更に、このセラミックグリーン積層体１１１の上面に拘束層１１６を積層し、上下の拘束層１１６を介してセラミックグリーン積層体１１１を所定の温度及び圧力で熱圧着して、図４の（ａ）に示す圧着体１１０を得る。拘束層１１６としては、セラミックグリーン積層体１１１の焼結温度では焼結しない難焼結性粉末（例えばＡｌ２Ｏ３等のように焼結温度の高いセラミック粉末）、具体的にはＡｌ２Ｏ３を主成分として含むと共に、有機バインダを副成分として含むペーストから同図に示すようにシート状に形成されたものを用いる。
ところで、チップ型電子部品１１３がセラミックグリーンシート１１１Ａのビア導体部１１２Ｂの所定位置に正確に配置されている場合には、図５の（ａ）に示すようにチップ型電子部品１１３が圧着操作によって、チップ型電子部品１１３は、セラミックグリーンシート１１１Ａ内に沈み込む際に、左右の外部端子電極部１１３Ａ、１１３Ａを介して左右のビア導体部１１２Ｂ、１１２Ｂ上端面それぞれの内側半分ずつを均等に圧縮変形させて接続段部１１２Ｃ、１１２Ｃを形成しながら左右のビア導体部１１２Ｂ、１１２Ｂに接続される。従って、左右の外部端子電極１１３Ａ、１１３Ａは、接続段部１１２Ｃ、１１２Ｃと二面で接続される。
また、例えばチップ型電子部品１１３が所定の位置より左方に偏倚している場合には、チップ型電子部品１１３は、図５の（ｂ）に示すように左方の外部端子電極部１１３Ａが左方のビア導体部１１２Ｂと大きな接触面積をもって接触し、右方の外部端子電極部１１３Ａがビア導体部１１２Ｂの一部に引っ掛った状態で小さな面積を持って接触し、ビア導体部１１２Ｂ、１１２Ｂを圧縮変形させて接続段部１１２Ｃ、１１２Ｃを形成しながら左右のビア導体部１１２Ｂ、１１２Ｂに接続される。つまり、外部端子電極部１１３Ａがビア導体部１１２Ｂの一部に引っ掛った状態でも、ビア導体部１１Ｂは、切断されることなく圧縮変形され外部端子電極部１１３Ａとの接触を保ちながら変形するため、同図に示すように外部端子電極部１１３Ａとビア導体部１１２Ｂとは確実に接続される。
上述のように圧着体１１０を作製し、チップ型電子部品１１３を内蔵させた後、図４の（ａ）に示す圧着体１１０を例えば空気雰囲気中８７０℃で焼成して、図４の（ｂ）に示すセラミック多層基板１０を得る。内蔵されたチップ型電子部品１１３の外部端子電極部１１３Ａとビア導体部１１２Ｂは、焼結する際にそれぞれの金属粒子が粒成長して一体化して接続される。焼成温度としては、低温焼結セラミック材料が焼結する温度、例えば８００〜１０５０℃の範囲が好ましい。焼成温度が８００℃未満ではセラミックグリーン積層体１１１のセラミック成分が十分に焼結しない虞があり、１０５０℃を超えると内部導体パターン１２の金属粒子が溶融してセラミックグリーン積層体１１１内へ拡散する虞がある。
焼成後には、ブラスト処理や超音波洗浄処理によって上下の拘束層１１６を除去して、セラミック多層基板１０を得ることができる。更に、図４の（ｃ）に示すように、セラミック多層基板１０の表面電極１４に所定の表面実装部品２０を半田等の手法で実装して最終製品を得ることができる。尚、チップ型電子部品１１３の外部端子電極部１１３Ａは、導電性ペーストを塗布して焼き付けたものであっても、導電性ペーストを塗布して乾燥させて焼き付ける前のものであっても良い。
また、表面実装部品２０は、図１の（ａ）に示すようにチップ型電子部品１３と適宜組み合わせて用いられる。チップ型電子部品１３と表面実装部品２０とは表面電極１４、内部導体パターン１２を介して互いに接続されている。表面実装部品２０が集積回路等の電源ノイズの影響を受けやすい部品である場合には、表面実装部品２０の電源端子及び接地端子の直下近傍で積層セラミックコンデンサをチップ型電子部品１３として接続することにより、集積回路等の表面実装部品２０の端子配置の制約を受けることなく、また、別途マザーボードにチップ型電子部品（例えば、積層セラミックコンデンサ）を実装することなく、電源電圧の安定供給及び出力の発振防止など、高効率でノイズ除去を行うことができる。
以上説明したように本実施形態によれば、ビア導体部１１２Ｂを有するセラミックグリーンシート１１１Ａの上に、セラミック焼結体を素体とし且つ端子電極を有するチップ型電子部品１１３の外部端子電極部１１３Ａをビア導体部１１２Ｂと接するように配置し、チップ型電子部品１１３が配置されたセラミックグリーンシート１１１Ａと他のセラミックグリーンシート１１１Ａとを重ね合わせて、チップ型電子部品１１３が内蔵されたセラミックグリーン積層体１１１を形成した後、セラミックグリーン積層体１１１を焼成してセラミック多層基板１０を作製するため、チップ型電子部品１３は、外部端子電極１３Ａがビア導体１２Ｂと接続され、しかも、ビア導体１２Ｂの端面に接続用の接続段部１２Ｃが形成されたセラミック多層基板１０を製造することができる。このセラミック多層基板１０は、内蔵チップ型電子部品１３の外部端子電極１３Ａがビア導体１２の端面の接続段部１２Ｃと接続されているため、ビア導体１２Ｂが断線することなく外部端子電極１３Ａと確実に接続され、接続信頼性を格段に高めることができる。
本実施形態によれば、チップ型電子部品１３の左右の外部端子電極１３Ａに対して上側及び／または下側から接するビア導体１２Ｂを有するため、種々の接続パターンでチップ型電子部品１３とビア導体１２Ｂと接続することができ、内部導体パターン１２の自由度を高めることができる。更に、本実施形態によれば、セラミック層１１Ａは低温焼結セラミック層であるため、内部導体パターン１２及び表面電極１４としてＡｇまたはＣｕ等の低抵抗で安価な金属を用いることができ、製造コストの低減に寄与することができる。
尚、上記実施形態では、セラミック層を誘電体層としたセラミック積層体の内部に、セラミック焼結体を素体とするチップ型セラミック電子部品を備えたセラミック多層基板について説明したが、誘電体層が樹脂層であって樹脂積層体の内部にセラミック焼結体あるいは樹脂を素体とするチップ型電子部品を備えた樹脂多層基板であっても良い。
また、上記実施形態では、拘束層１１６をセラミックグリーン積層体１１１の上下両面に配置してセラミック多層基板１０を作製する場合について説明したが、拘束層（収縮抑制層）はセラミックグリーン積層体の内部のセラミックグリーンシートの間に適宜介在させても良い。この場合には収縮抑制層はセラミック多層基板内に残るが、セラミックグリーンシートが焼結する際に、それぞれのガラス成分が収縮抑制層内に混入し、収縮抑制層は未焼結のセラミック材料がガラス成分によって結合、固化されたセラミック層として残る。
実施例１
本実施例では、無収縮工法で焼成してセラミック多層基板を作製し、チップ型電子部品（積層セラミックコンデンサ）とビア導体との断線の有無を調べた。
〔セラミック多層基板の作製〕
セラミック多層基板を作製するには、まず、Ａｌ２Ｏ３をフィラーとし、セラミック材料としてホウ珪酸ガラスを焼結助材とする低温焼結セラミック材料を用いてスラリーを調製し、このスラリーをキャリアフィルム上に塗布して複数枚のセラミックグリーンシートを作製した。そして、一枚のセラミックグリーンシートに対してレーザー加工により直径０．３ｍｍのビアホールを形成した後、セラミックグリーンシートを平滑な支持台の上に密着させた状態で、Ａｇ粉末を主成分とする導電性ペーストを、メタルマスクを用いてビアホール内に押し込むことによってビア導体部を形成した。このセラミックグリーンシートに同一の導電性ペーストをスクリーン印刷して所定のパターンで面内導体部を形成した。他のセラミックグリーシートについても同様にしてビア導体部及び面内導体部を形成した。
次いで、セラミック焼結体を素体とするチップ型電子部品として積層セラミックコンデンサを用意した。この積層セラミックコンデンサは、１３００℃で焼成されたセラミック焼結体（サイズ：０．６ｍｍ×０．３ｍｍ×０．３ｍｍ、内部電極：Ｐｄ、容量規格：８０ｐＦ）からなり、その両端にＡｇを主成分とする導電性ペーストを塗布、焼付けして外部端子電極部が形成されている。外部端子電極部にはメッキ処理が施されていない。この積層セラミックコンデンサの幅はビア導体部の直径と同一寸法に形成されている。その後、例えばスプレーを用いて所定のセラミックグリーンシート上に有機系接着剤を塗布して面内導体部に有機系接着剤層を形成した後、マウンターを用いて積層セラミックコンデンサを所定の面内導体部に合わせて搭載し、積層セラミックコンデンサを面内導体部に接合、固定した。
本実施例では、焼成後の厚さが５０μｍになる２００ｍｍ×２００ｍｍ角のセラミックグリーンシートを１０枚積層し、複数の積層セラミックコンデンサを焼成後に基板表面から１００μｍ下側に位置するようにセラミックグリーン積層体を形成した。
２００ｍｍ×２００ｍｍ角のセラミックグリーン積層体の両面に拘束層となるシートを積層した後、この積層体を例えば１０ＭＰａで仮圧着した。仮圧着後、例えば１００ＭＰａで積層体の本圧着を行った。本圧着によって、セラミックグリーン積層体内において積層セラミックコンデンサによってビア導体部に接続用の接続段部が形成される。本圧着後、８７０℃の空気雰囲気中で圧着体の焼成を行った後、未焼結の拘束層を除去して、０．５ｍｍ厚のセラミック多層基板を得た。
また、比較例１として、積層セラミックコンデンサとの接続部となる面内導体に直径０．３ｍｍの電極パッド部を形成した以外は、実施例１と同一要領でセラミック多層基板を作製した。
〔セラミック多層基板の評価〕
本実施例１と比較例１の各セラミック多層基板をビア導体、電極パッドの中心を通るように切断し、外部端子電極とビア導体または電極パッドとの接続の有無を、ＳＥＭ（走査型電子顕微鏡）等を用いて観察した。この結果、実施例１のセラミック多層基板の場合には、例えば図５の（ａ）、（ｂ）に示す接続状態が観察され、積層セラミックコンデンサがビア導体から多少位置ズレしていても、同図の（ｂ）に示すように積層セラミックコンデンサの外部端子電極とビア導体が接続され、切断していないことが判った。
これに対して、比較例１の場合には積層セラミックコンデンサが電極パッドから位置ズレしていると、積層セラミックコンデンサによって電極パッドが切断されている場合があった。
従って、外部端子電極をビア導体にその接続段部を介して接続することによってこれら両者を確実に接続することができ、接続信頼性を格段に高められることが判った。本実施例では、印刷電極は厚みが数μｍ程度であるため、積層セラミックコンデンサの埋め込みのように数１０μｍオーダーで局所的にセラミックグリーンシートが変形する場合には配線切れが起こり易かったが、ビア導体は厚みがシート厚と同等以上の円柱状であるため、切断を生じることはない。
実施例２
本実施例では、実施例１と同様の材料を用いて実施例１と同一要領でセラミック多層基板を作製した。但し、本実施例では、内蔵させる積層セラミックコンデンサとして、セラミック焼結体（サイズ：１．６ｍｍ×０．８ｍｍ×０．５ｍｍ、内部電極：Ｎｉ、容量規格：１μＦ）からなり、その両端にＡｇを主成分とする導電性ペーストを塗布、焼付けして外部端子電極部が形成されているものを用いた。そして、図６に示すように、セラミック多層基板１０の上面に表面実装部品２０として集積回路素子（ＩＣ）を配置し、ＩＣの直下にバイパスコンデンサとして積層セラミックコンデンサ１３を配置した。積層セラミックコンデンサ１３の一方の外部端子電極１３Ａを、ビア導体１２Ｂを介してＩＣの電源部に直接接続し、積層セラミックコンデンサ１３の他方の外部端子電極１３Ａをセラミック多層基板１０内に形成されたグランド層として形成された面内導体１２Ａにビア導体１２Ｂを介して接続した。積層セラミックコンデンサ１３の外部端子電極１３Ａ、１３Ａは、いずれもビア導体１２Ｂ、１２Ｂに対して接続段部１２Ｃ、１２Ｃを介して接続されていた。
通常、バイパスコンデンサは基板上から見てＩＣの外側に配置せざるを得ないため、基板内から基板上のバイパスコンデンサに配線を引き回して接続していた。本実施例では、ＩＣとパイパスコンデンサである積層セラミックコンデンサ１３とをビア導体１２Ｂを介して直接接続しているため、両者間のインピーダンスを可能な限り低くすることができる。しかも、積層セラミックコンデンサ１３の外部端子電極１３Ａは、ビア導体１２Ｂとその接続段部１２Ｃを介して接続されているため、その接続信頼性を高めることができる。
実施例３
本実施例では、低温焼結セラミック材料に用いられる焼結助材の添加量を変化させて拘束層に添加することによって、セラミックグリーンシートの積層体に対する拘束層の密着力を変化させ、表１に示すように積層体の平面方向の収縮量を制御した以外は実施例１と同一要領でセラミック多層基板を作製した。
次いで、Ｘ線探傷法を用いてセラミック多層基板について基板及び積層セラミックコンデンサにクラックが発生しているか否かを観察した。この結果、表１に示すように、セラミック積層体の収縮量が−５％を超えてマイナス側に大きくなると、内蔵積層セラミックコンデンサにクラックが検出され、その収縮量が＋５％を超えて大きくなると内蔵積層セラミックコンデンサ及びセラミック積層体自体にもクラックが検出された。
Figure 2006046461
表１に示す結果によれば、セラミック層の収縮量が±５％を超えると積層セラミックコンデンサとビア導体とが切断することなく接続されても、積層セラミックコンデンサ及び／またはセラミック積層体にクラックが発生することが判った。従って、拘束層への焼結助材の添加量は、±５％の範囲内の収縮量を示す、０．１〜１．６重量％に設定することが好ましいことが判った。
尚、本発明は、上記各実施形態に何等制限されるものではなく、本発明の趣旨に反しない限り、本発明に含まれる。
本発明は、電子機器などに使用されるセラミック多層基板及びその製造方法に好適に利用することができる。
また、本発明の請求項４に記載のチップ型電子部品を内蔵した多層基板の製造方法は、ビア導体を有する誘電体層の上に、端子電極を有するチップ型電子部品の端子電極を上記ビア導体と接するように配置する工程と、上記チップ型電子部品が配置された誘電体層と他の誘電体層とを重ね合わせて、上記チップ型電子部品の端子電極を、上記ビア導体の上下端面のうち、少なくともいずれか一方の端面に接続段部が形成されるように、上記ビア導体に接続して、上記チップ型電子部品が内蔵された積層体を形成する工程と、を備えたことを特徴とするものである。

Claims (8)

  1. 複数の誘電体層が積層されてなる積層体と、この積層体内に埋設され且つ端子電極を有するチップ型電子部品と、を備え、上記誘電体層に、その積層方向にビア導体を設けた、チップ型電子部品を内蔵した多層基板であって、
    上記チップ型電子部品の端子電極は、上記ビア導体の上下の端面のうち、少なくともいずれか一方の端面に接続されており、且つ、上記ビア導体に接続段部が形成されていることを特徴とするチップ型電子部品を内蔵した多層基板。
  2. 上記誘電体層はセラミック層であり、上記積層体は複数の上記セラミック層が積層されてなるセラミック積層体であって、上記チップ型電子部品は、セラミック焼結体を素体とするものであることを特徴とする請求項１に記載のチップ型電子部品を内蔵した多層基板。
  3. 上記セラミック層は、低温焼結セラミック材料によって形成され、且つ、上記ビア導体は、銀または銅を主成分とする導体材料によって形成されていることを特徴とする請求項２に記載のチップ型電子部品を内蔵した多層基板。
  4. ビア導体を有する誘電体層の上に、端子電極を有するチップ型電子部品の端子電極を上記ビア導体と接するように配置する工程と、
    上記チップ型電子部品が配置された誘電体層と他の誘電体層とを重ね合わせて、上記チップ型電子部品が内蔵された積層体を形成する工程と、
    を備えたことを特徴とするチップ型電子部品を内蔵した多層基板の製造方法。
  5. 上記誘電体層をセラミックグリーン体とし、上記チップ型電子部品を、セラミック焼結体を素体とするものとし、このチップ型電子部品が配置されたセラミックグリーン体を他のセラミックグリーン体と共に重ね合わせて、上記チップ型電子部品が内蔵されたセラミックグリーン積層体を形成し、このセラミックグリーン積層体を焼成すること特徴とする請求項４に記載のチップ型電子部品を内蔵した多層基板の製造方法。
  6. 上記他のセラミックグリーン体は、上記チップ型電子部品の端子電極と接するビア導体を有すること特徴とする請求項５に記載のチップ型電子部品を内蔵した多層基板の製造方法。
  7. 上記セラミックグリーン体を低温焼結セラミック材料によって形成する工程と、
    上記セラミックグリーン積層体の内部に銀または銅を主成分とする導体パターンを形成する工程と、
    を備えたこと特徴とする請求項５または請求項６に記載のチップ型電子部品を内蔵した多層基板の製造方法。
  8. 上記セラミックグリーン積層体の内部または表面に、上記セラミックグリーン体の焼結温度では実質的に焼結しない難焼結性粉末からなる収縮抑制層を付与する工程を備えたこと特徴とする請求項５〜請求項７のいずれか１項に記載のチップ型電子部品を内蔵した多層基板の製造方法。
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