JP5293605B2 - セラミック多層基板及びその製造方法 - Google Patents

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Description

本発明は、チップ型セラミック部品を内蔵するセラミック多層基板及びその製造方法に関し、更に詳しくは、チップ型セラミック部品と配線導体との接続性を高めることができるセラミック多層基板及びその製造方法に関するものである。
従来のこの種の技術としては特許文献１に記載の電子部品内蔵多層セラミック基板がある。この電子部品内蔵多層セラミック基板は、多層セラミック基板と、多層セラミック基板内に凹部または貫通孔から形成される空間内に収容されたチップ型電子部品と、多層セラミック基板の層間または空間内に設けられている上記チップ型電子部品を配線している導体と、を備えている。このような多層セラミック基板では、導電性ペーストにより形成された内部導体にチップ型コンデンサを実装し、セラミック多層基板の焼結と同時に内部導体を焼結し、チップ型コンデンサの外部電極と内部導体との接続を行っている。
セラミック多層基板の内部導体は、一般的にＣｕあるいはＡｇ等の金属材料によって形成され、チップ型コンデンサの外部電極は低コスト化のためにＮｉを主成分とする金属材料によって形成されている。内部導体は、上下のセラミック層の界面に沿って所定のパターンで形成されている面内導体と、上下の面内導体を電気的に接続するビア導体からなり、チップ型コンデンサは、面内導体及び／またはビア導体を電極として接続されている。
特開昭６３−１２２２９５号公報
しかしながら、従来のセラミック多層基板ではＣｕを内部導体として使用する場合には、Ｃｕが酸化しやすく焼成条件の設定が難しく、焼成雰囲気のばらつきが品質に影響するため、品質が安定しない問題があった。これに対してＡｇを使用する場合にはＣｕのような問題はないが、ＡｇとＮｉは相互に固溶しないため、Ａｇを主成分とするセラミック多層基板の内部導体は、Ｃｕを主成分とするものと比較して、Ｎｉを主成分とするチップ型コンデンサ等のチップ型セラミック部品の外部電極と十分に接続されない虞がある。内部導体と外部電極との接続性が悪いと、セラミック多層基板として焼結する時の収縮応力や落下時の衝撃等によってセラミック多層基板とチップ型セラミック部品との接合部分でクラックや破断が発生し、電気的特性や機械的特性が悪くなるという問題があった。
本発明は、上記課題を解決するためになされたもので、セラミック多層基板にチップ型セラミック部品を内蔵し、セラミック多層基板の表面にチップ型セラミック部品を搭載しても、チップ型セラミック部品の端子電極とセラミック多層基板の内部導体や表面電極との接合強度を高めることができるセラミック多層基板及びその製造方法を提供することを目的としている。
本発明者らは、セラミック多層基板の配線導体である内部導体や表面電極とチップ型セラミック部品の外部電極との接合性について種々検討した結果、特定の金属を主成分とする接続電極を内部導体及び／または表面電極と外部電極との間に介在させて接合することにより、これら両者の接合強度が格段に高められることを知見した。
本発明は、上記知見に基づいてなされたものである。
即ち、本発明のセラミック多層基板は、複数のセラミック層が積層されてなるセラミック積層体と、上記セラミック積層体内に形成された内部導体と、上記セラミック積層体の主面に形成された表面電極と、上記内部導体または上記表面電極に端子電極を介して接合されたチップ型セラミック部品と、を備えたセラミック多層基板において、上記内部導体及び上記表面電極はＡｇを主成分とする金属からなり、上記端子電極はＮｉを主成分とする金属からなり、上記内部導体または上記表面電極と上記端子電極は接続電極を介して接合され、且つ、上記接続電極はＡｇ及びＮｉそれぞれと互いに固溶する金属材料とＡｇを含む混合材料からなり、上記接続電極は上記内部導体または上記表面電極と上記端子電極との何れとも固溶していることを特徴とするものである。
また、本発明のセラミック多層基板において、上記接続電極は、上記内部導体、上記表面電極及び上記端子電極との境界部分において固溶していることが好ましい。
また、本発明のセラミック多層基板において、上記チップ型セラミック部品は、上記セラミック積層体内に配置されていることが好ましい。
また、本発明のセラミック多層基板において、上記接続電極は、上記内部導体または上記表面電極と上記端子電極の接合部の間に介在していることが好ましい。
また、本発明のセラミック多層基板において、上記金属材料は、Ａｕ、Ｃｕ、Ｇｅ、Ｍｎ、Ｐｄ、Ｚｎ、Ｓｎ及びＰｔの中から選択される少なくとも一種の金属であることが好ましい。
また、本発明のセラミック多層基板において、上記混合材料は、ホウ素を含んでいることが好ましい。
また、本発明のセラミック多層基板の製造方法は、内部導体部を有するセラミックグリーンシートを形成する工程と、表面電極部を有するセラミックグリーンシートを形成する工程と、内部電極を有するセラミック焼結体を素体とするチップ型セラミック部品の端子電極と上記内部導体部または上記表面電極部との間に接続電極部が介在するように上記チップ型セラミック部品を上記セラミックグリーンシートの表面に配置する工程と、上記チップ型セラミック部品が配置された上記セラミックグリーンシートを、他の内部導体部を有するセラミックグリーンシートと共に積層し、上記チップ型セラミック部品を内蔵するか主面に搭載するグリーンシート積層体を作製する工程と、上記グリーンシート積層体を焼成して請求項１に記載のセラミック多層基板を得る工程と、を備え、上記内部導体部及び上記表面電極部としてＡｇを主成分とする導電性ペーストが用いられ、上記端子電極としてＮｉを主成分とする導電性ペーストが用いられ、且つ、上記接続電極部としてＡｇ及びＮｉそれぞれと互いに固溶する金属材料とＡｇを含む混合材料からなる導電性ペーストが用いられることを特徴とするものである。
また、本発明のセラミック多層基板の製造方法において、上記端子電極は、表層側にＮｉ、上記チップ型セラミック部品側にＣｕが配置されていることが好ましい。
また、本発明のセラミック多層基板の製造方法において、上記金属材料として、Ａｕ、Ｃｕ、Ｇｅ、Ｍｎ、Ｐｄ、Ｚｎ、Ｓｎ及びＰｔの中から選択される少なくとも一種の金属が用いられることが好ましい。
また、本発明のセラミック多層基板の製造方法において、上記金属材料として、ＧｅレジネートまたはＭｎレジネートが用いられることが好ましい。
また、本発明のセラミック多層基板の製造方法において、上記混合材料は、ホウ素を含んでいることが好ましい。
また、本発明のセラミック多層基板の製造方法において、上記グリーンシート積層体の最表層または内層に、上記セラミックグリーンシートの焼結温度では実質的に焼結しないセラミック材料を主成分とする拘束層を付与する工程を備えていることが好ましい。
本発明によれば、セラミック多層基板にチップ型セラミック部品を内蔵し、セラミック多層基板の表面にチップ型セラミック部品を搭載しても、チップ型セラミック部品の端子電極とセラミック多層基板の内部導体や表面電極との接合強度を高めることができるセラミック多層基板及びその製造方法を提供することができる。
本発明のセラミック多層基板の一実施形態の要部を示す断面図である。 （ａ）〜（ｃ）はそれぞれ本発明のセラミック多層基板の製造方法の要部を示す工程図である。 本発明のセラミック多層基板の製造方法の一工程でのセラミック多層基板を示す断面図である。 本発明のセラミック多層基板の製造方法の一工程でのセラミック多層基板を示す断面図である。
符号の説明
１０ セラミック多層基板
１１ セラミック積層体
１１Ａ セラミック層
１２ 内部導体
１２Ａ 面内導体
１２Ｂ ビア導体
１３ 表面電極
１４、１１４ チップ型セラミック部品
１４Ａ、１１４Ａ 外部電極
１５ 接続電極
以下、図１〜図４に示す実施形態に基づいて本発明を説明する。尚、図１は本発明のセラミック多層基板の一実施形態の要部を示す断面図、図２の（ａ）〜（ｃ）はそれぞれ本発明のセラミック多層基板の製造方法の要部を示す工程図、図３、図４はそれぞれ本発明のセラミック多層基板の製造方法の一工程でのセラミック多層基板を示す断面図である。
本実施形態のセラミック多層基板１０は、例えば図１に示すように、複数のセラミック層１１Ａが積層されてなるセラミック積層体１１と、このセラミック積層体１１内に形成された内部導体１２と、セラミック積層体１１の一方の主面（上面）に形成された表面電極１３と、上下のセラミック層１１Ａの界面に配置されたチップ型セラミック部品１４と、を備え、チップ型セラミック部品１４がセラミック積層体１１内に内蔵されている。
内部導体１２は、図１に示すように、上下のセラミック層１１Ａ、１１Ａの界面に沿って所定のパターンで形成された面内導体１２Ａと、上下の面内導体１２Ａ、１２Ａ同士及び面内導体１２Ａと表面電極１３をそれぞれ電気的に接続するようにセラミック層１１Ａを所定のパターンで貫通して形成されたビア導体１２Ｂとからなっている。
また、チップ型セラミック部品１４は、例えば、複数のセラミック層と、上下のセラミック層の界面に沿って形成された上下複数の内部電極と、これらの内部電極と電気的に接続された左右一対の端子電極（以下、「外部電極」と称す。）１４Ａと、を有し、チップ型コンデンサとして形成されている。このチップ型セラミック部品１４は、外部電極１４Ａが接続電極１５を介して面内導体１２Ａに接続されている。この接続電極１５は、後述するように外部電極１４Ａと面内導体１２Ａの双方に固溶し、外部電極１４Ａと面内導体１２Ａの接合強度を高める金属材料を含んでいる。
而して、セラミック多層基板１０の内部導体１２及び表面電極１３は、それぞれ例えばＡｇを主成分とする金属材料（Ａｇ−Ｃｕ合金、Ａｇ−Ｐｄ合金等のＡｇ合金）によって形成されている。チップ型セラミック部品１４の外部電極１４Ａは例えばＮｉを主成分とする金属材料（Ｎｉ合金）によって形成されている。ＡｇとＮｉは相互に固溶しないため、前述したようにこのままではチップ型セラミック部品１４を内部導体１２に対して強固に接続することができない。そこで、本実施形態では、面内導体１２ＡのＡｇを主成分とする金属と外部電極１４ＡのＮｉを主成分とする金属の双方に固溶する金属材料とＡｇを含む混合材料をセラミック層１１Ａと同時に焼結することによって得られた接続電極１５が介在している。
接続電極１５は、Ａｇを主成分とし、ＡｇとＮｉの双方に固溶する金属材料Ｍを副成分として含有している。金属材料Ｍは、内部導体１２と外部電極１４Ａの接続性を改善する金属成分で、このような金属材料Ｍとしては、例えばＡｕ、Ｃｕ、Ｇｅ、Ｍｎ、Ｐｄ、Ｚｎ、Ｓｎ及びＰｔの少なくとも一種の金属が使用される。従って、これらの金属は単独で使用しても２種以上の金属を適宜組み合わせて使用することもできる。接続電極１５は、このような金属材料Ｍを含有することにより内部導体１２のＡｇ及び外部電極１４ＡのＮｉの双方に固溶して内部導体１２と外部電極１４Ａを強固に接続することができる。また、接続電極１５を形成する混合材料はホウ素を含有している。これにより、セラミック多層基板１０を大気中で焼成する場合でもＮｉＯを還元することによってＮｉの酸化を抑制あるいは防止することができる。
Ａｇを主成分とする内部導体１２とＮｉを主成分とする外部電極１４Ａとの接合強度を高めるためには、接続電極１５に使用される各金属の含有量は、例えばＡｇが７２〜７６重量％の範囲、Ｍが０．８〜４重量％の範囲であることが好ましい。
また、接続電極１５は、内部導体１２の面内導体１２Ａやビア導体１２Ｂと外部電極１４Ａの接続部分にのみ使用されため、接続電極１５に使用される金属材料が微量である。従って、セラミック積層体１１の焼結時におけるセラミック層１１Ａとの収縮差や金属粒子の拡散などによる影響が殆どなく、セラミック多層基板１０の性能への影響も極めて小さく、無視することができる。
而して、セラミック積層体１１の材料としては、特に制限されるものではないが、低温焼結セラミック（ＬＴＣＣ：Low Temperature Co-fired Ceramic）材料を使用することが好ましい。低温焼結セラミック材料とは、１０５０℃以下の温度で焼結可能であって、比抵抗の小さなＡｇやＣｕ等と同時焼成が可能なセラミック材料である。低温焼結セラミックとしては、具体的には、アルミナやフォルステライト等のセラミック粉末にホウ珪酸系ガラスを混合してなるガラス複合系ＬＴＣＣ材料、ＺｎＯ−ＭｇＯ−Ａｌ２Ｏ３−ＳｉＯ２系の結晶化ガラスを用いた結晶化ガラス系ＬＴＣＣ材料、ＢａＯ−Ａｌ２Ｏ３−ＳｉＯ２系セラミック粉末やＡｌ２Ｏ３−ＣａＯ−ＳｉＯ２−ＭｇＯ−Ｂ２Ｏ３系セラミック粉末等を用いた非ガラス系ＬＴＣＣ材料等が挙げられる。セラミック積層体１１の材料として低温焼結セラミック材料を用いることによって、内部導体１２及び表面電極１３としてＡｇを用いることができ、セラミック積層体１１と内部導体１２とを１０５０℃以下の低温で同時焼成することができる。
チップ型セラミック部品１４の材料としては、誘電体セラミック材料を用いたものであれば特に制限されないが、例えば１２００℃以上で焼成された、チタン酸バリウム等の誘電体セラミック材料からなるセラミック焼結体を素体としたものである。チップ型セラミック部品１４としては、例えばチップ型セラミックコンデンサを挙げることができる。チップ型セラミック部品１４は、セラミック材料によって形成されたものであれば、チップ型セラミックコンデンサに制限されるものではなく、例えば磁性体としての性質を利用したチップ型インダクタ等であっても良い。
次いで、図２を参照しながらセラミック多層基板の製造方法の一実施形態について説明する。本実施形態では無収縮工法を用いてセラミック多層基板１０を作製する場合について説明する。無収縮工法とは、セラミック多層基板の焼成前後で多層基板の平面方向の寸法が実質的に変化しない工法のことを云う。
本実施形態では、所定寸法のセラミック焼結体を素体とするチップ型セラミック部品１１４を用意する。そして、例えばＡｌ２Ｏ３をフィラーとし、ホウ珪酸ガラスを焼結助剤とする低温焼結セラミック材料を含むスラリーを用いて、セラミックグリーンシート１１１Ａを所定枚数作製する。これらのセラミックグリーンシート１１１Ａは、焼結後の厚みが例えば５０μｍになるようにする。然る後、レーザー加工やパンチング加工によりビアホールを形成した後、図２の（ａ）に示すようにＡｇを導電成分として含む導電性ペーストを用いてビア導体用の複数のビア導体部（図示せず）及び面内導体部１１２Ａを形成する。また、同一要領で最上層のセラミックグリーンシート１１１Ａに導電性ペーストを用いて表面電極部１１３（図３参照）を形成する。
一方、チップ型セラミック部品１１４の外部電極１１４Ａの接合部となる部分にＡｇ粉末及び金属材料Ｍの粉末を導電成分として含む導電性ペーストを接続電極部１１５として塗布する（図３参照）。これと並行して、図２の（ａ）に示すように複数の面内導体部１１２Ａが形成された特定のセラミックグリーンシート１１１Ａ上に有機系スプレー接着剤を塗布した後、同図の（ｂ）に示すように予め接続電極となる接続電極部（図示せず）が形成された外部電極部１１４Ａを面内導体部１１２Ａ上に位置合わせして、チップ型セラミック部品１１４を所定の面内導体部１１２Ａ上に搭載し、同図の（ｃ）に示すように接着剤を介して固定する。尚、本実施形態では、外部電極部１１４Ａに塗布される接続電極部の厚みは、５μｍとした。有機接着剤としては、合成ゴムや合成樹脂と可塑剤を加えた混合物などを使用することができる。
その後、図２の（ｃ）に示すようにチップ型セラミック部品１１４が搭載されたセラミックグリーンシート１１１Ａを特定の部位に内蔵されるように面内導体部１１２Ａやビア導体部を有するセラミックグリーンシート１１１Ａを所定の順序で積層し、図３に示すように最上層の表面電極部１１３を有するセラミックグリーンシート１１１Ａを積層してグリーンシート積層体１１１を得る。そして、このグリーンシート積層体１１１の上下両面に図３に示すように収縮抑制層１１６を配置し、上下の収縮抑制層１１６を介してグリーンシート積層体１１１を例えば２０ＭＰａの圧力で仮圧着した後、１００ＭＰａで本圧着して、図３の断面図で示すように示す圧着体１１０を得る。収縮抑制層１１６としては、グリーンシート積層体１１１の焼結温度では焼結しない難焼結性粉末（例えばＡｌ２Ｏ３等のように焼結温度の高いセラミック粉末）、具体的にはＡｌ２Ｏ３を主成分として含むと共に有機バインダを副成分として含むスラリーから同図に示すようにシート状に形成されたものを用いる。
圧着体１１０を得た後、圧着体１１０を例えば空気雰囲気中８７０℃で焼成して、本実施形態のセラミック多層基板１０を得る。この焼成によって、グリーンシート積層体１１１が焼結して複数個のチップ型セラミック部品１４を同一界面に内蔵するセラミック積層体１１１が上下の収縮抑制層１１６間で得られる。焼成時にはグリーンシート積層体１１１は面方向の収縮が上下の収縮抑制層１１６、１１６によって抑制されるが、その分だけ低温焼結セラミック材料の粘性流動によってグリーンシート積層体１１１が上下方向に収縮する。また、焼成後には収縮抑制層１１６は多孔質で未焼結のセラミック層になる。
焼成温度としては、低温焼結セラミック材料が焼結する温度、例えば８００〜１０５０℃の範囲が好ましい。焼成温度が８００℃未満ではグリーンシート積層体１１１のセラミック成分が十分に焼結しない虞があり、１０５０℃を超えると内部導体１１２の金属粒子が溶融してセラミック層１１Ａ内へ拡散する虞があり、また、内蔵されたチップ型セラミック部品１４とセラミック層１１Ａ間でのそれぞれの材料の相互拡散により特性値が変動する虞がある。
焼成後には、ブラスト処理や超音波洗浄処理によって上下の多孔質の収縮抑制層１１６を除去して、厚みが０．６ｍｍのセラミック多層基板１０を得ることができる。このセラミック多層基板１０のチップ型セラミック部品１４の外部電極１４Ａは、接続電極１５を介してセラミック積層体１１内の面内導体１２Ａに接続されている。接続電極１５は、Ａｇ及びＮｉに対して固溶する金属材料Ｍを含むため、チップ型セラミック部品１４の外部電極１４Ａ及びセラミック多層基板１０の面内導体１２Ａに固溶し、外部電極１４Ａと面内導体１２Ａが接続電極１５とそれぞれ固溶して強固に接続される。
以上説明したように本実施形態によれば、面内導体１１２Ａやビア導体部（図示せず）からなる内部導体部１１２を有するセラミックグリーンシート１１１Ａを形成する工程と、内部電極を有するセラミック焼結体を素体とするチップ型セラミック部品１１４の外部電極１１４Ａに接続電極部１１５を形成する工程と、接続電極部１１５をセラミックグリーンシート１１１Ａの面内導体部１１２Ａに位置合わせし、チップ型セラミック部品１１４をセラミックグリーンシート１１１Ａに搭載する工程と、チップ型セラミック部品１１４が配置されたセラミックグリーンシート１１１Ａを、他の内部導体部を有するセラミックグリーンシート１１１Ａと共に積層し、チップ型セラミック部品１１４を内蔵するグリーンシート積層体１１０を作製する工程と、グリーンシート積層体１１０を所定の温度で焼成する工程と、を備えているため、本実施形態のグリーンシート積層体１１０の焼成によりグリーンシート積層体１１０がセラミック積層体１１として焼結し、この焼結と同時に内部導体部１１２、チップ型セラミック部品１１４の外部電極部１１４Ａ及びこれら両者間に介在する接続電極部１１５が焼結して、内部導体１２と外部電極１４Ａが接続電極１５を介して接続されて、セラミック積層体１１内でチップ型セラミック部品１４が面内導体１２Ａに強固に接続される。このようにチップ型セラミック部品１４が内部導体１２と強固に接続されるため、セラミック多層基板１０として焼結する時の収縮応力や落下時の衝撃等によってセラミック多層基板１０とチップ型セラミック部品１４との接合部分でクラックや破断が発生することがなく、所望の電気的特性や機械的特性を得ることができる。
また、本実施形態によれば、チップ型セラミック部品１４は、セラミック積層体１１内に内蔵されているため、セラミック多層基板１０の低背化に寄与することができる。また、接続電極１５は、内部導体１２と外部電極１４Ａの接合部の間に介在するため、接続電極１５に使用される金属材料が微量であるため、セラミック積層体１１の焼結時におけるセラミック層１１Ａとの収縮差や金属粒子の拡散などによる影響が殆どなく、セラミック多層基板１０の性能への影響も極めて小さく、無視することができる。
また、内部導体１２及び表面電極１３はＡｇを主成分とする金属からなり、外部電極１４Ａはニッケルを主成分とする金属からなり、且つ、接続電極１５はＡｇ及びＮｉそれぞれと互いに固溶する金属材料Ｍ（Ａｕ、Ｃｕ、Ｇｅ、Ｍｎ、Ｐｄ、Ｚｎ、Ｓｎ及びＰｔの中から選択される少なくとも一種の金属）とＡｇとを含む混合材料からなるため、内部電極１２のＡｇと外部電極１４ＡのＮｉに対して接続電極１５が固溶して一体化し、内部電極１２と外部電極１４Ａを強固に接続することができる。また、金属材料Ｍとして、Ｇｅレジネート及び／またはＭｎレジネートが用いられるため、導電性ペーストを調製する際にＧｅ及び／またはＭｎを導電性ペースト内に均一に混合することができる。また、混合材料がホウ素を含むため、空気中で圧着体１１０を焼成しても外部電極１４ＡのＮｉの酸化を防止して安定した品質のセラミック多層基板１０を得ることができる。尚、チップ型セラミック部品１４では、その表面と外部電極１４Ａとの間にＣｕ電極を配置しても良い。Ｃｕ電極を配置することにより接続電極１５の電気的特性を改善することができる。
以下、具体的な実施例に基づいて本発明のセラミック多層基板について説明する。
実施例１
本実施例では、図２の（ａ）〜（ｃ）及び図３に示す要領でセラミック多層基板を作製し、金属成分として金属粉末を含む導電性ペーストを用いてチップ型セラミック部品をセラミック積層体内の面内導体に接続した場合の外部電極と面内導体の接続性について検証した。
〔接続電極用の導電性ペーストの調製〕
金属成分として、平均粒径０．７μｍのＡｇ粉末、平均粒径１μｍのＺｎ粉末、平均粒径１μｍのＣｕ粉末、平均粒径１μｍのＰｄ粉末、平均粒径１μｍのＡｕ粉末、平均粒径１μｍのＧｅ粉末、平均粒径１μｍのＭｎ粉末、平均粒径１μｍのＰｔ粉末、平均粒径１μｍのＳｎ粉末をそれぞれ用意すると共に、有機成分としてエトセル系樹脂及びターピネオールを用意し、これらを表１及び表２に示す組成比となるように秤量した後、フーバーマーラーで混練して試料１〜２４及び比較試料１、２の導電性ペーストを調製した。
〔チップ型セラミック部品の用意〕
チップ型セラミック部品としてチップ型セラミックコンデンサを用意した。このチップ型セラミックコンデンサは、１ｍｍ×０．５ｍｍ×０．３ｍｍの寸法で、Ｎｉからなる内部電極を有し、１３００℃の温度で焼成して得られたものであり、容量規格が８０ｎＦのものである。チップ型セラミックコンデンサ１１４の外部電極に、表１に示す各試料の導電性ペーストをそれぞれ塗布し、厚み５μｍの接続電極部を形成した。外部電極部にはメッキ処理が施されていない。
〔セラミック多層基板の作製〕
上記チップ型セラミックコンデンサ１４を搭載するセラミック多層基板を図２の（ａ）〜（ｃ）に示した要領で作製した。即ち、まず低温焼結セラミック材料（Ａｌ２Ｏ３をフィラーとし、ホウ珪酸ガラスを焼結助剤とする）を含むスラリーをキャリアフィルム上に塗布し、焼成後の厚みが５０μｍとなるセラミックグリーンシートを複数作製した。一枚のセラミックグリーンシート１１１Ａに対してレーザー加工によりビアホール（図示せず）を形成し、Ａｇ粉末を主成分とする導電性ペーストをビアホールに充填し、ビア導体部（図示せず）を形成した。このセラミックグリーンシート１１１Ａに同一の導電性ペーストをスクリーン印刷して所定のパターンで面内導体部１１２Ａを形成した。
次いで、スプレーを用いて所定のセラミックグリーンシート１１１Ａ上に有機系接着剤を塗布して面内導体部１１２Ａに有機系接着剤層を形成した後、マウンターを用いて予め用意されているチップ型セラミックコンデンサ１１４を、図２の（ｂ）に示すように接続電極部（図示せず）を搭載面に対向させてセラミックグリーンシート１１１Ａ上に搭載し、面内導体部１１２Ａに接続、固定した。
その後、図２の（ｃ）に示すようにチップ型セラミックコンデンサ１１４が搭載されたセラミックグリーンシート１１１Ａを特定の部位に内蔵されるように面内導体部１１２Ａやビア導体部を有するセラミックグリーンシート１１１Ａを所定の順序で積層し、最上層の表面電極部１１４を有するセラミックグリーンシート１１１Ａを積層してグリーンシート積層体１１１を得た。このグリーンシート積層体１１１の上下両面に収縮抑制層１１６を配置し、上下の収縮抑制層１１６を介してグリーンシート積層体１１１を例えば２０ＭＰａの圧力で仮圧着した後、１００ＭＰａで本圧着して、図３に断面図で示す圧着体１１０を得た。収縮抑制層１１６としては、グリーンシート積層体１１１の焼結温度では焼結しない難焼結性粉末（例えばＡｌ２Ｏ３等のように焼結温度の高いセラミック粉末）、具体的にはＡｌ２Ｏ３を主成分として含むと共に、有機バインダを副成分として含むスラリーから同図に示すようにシート状に形成されたものを用いる。
圧着体１１０を得た後、圧着体１１０を例えば空気雰囲気中８７０℃で焼成して、本実施形態のセラミック多層基板１０を得た。この焼成によって、グリーンシート積層体１１１が焼結して複数個のチップ型セラミック部品１４を同一界面に内蔵するセラミック積層体１１が上下の収縮抑制層１１６間で得られた。焼成後には収縮抑制層１１６は多孔質で未焼結のセラミック層になり、これらの収縮抑制層１１６を除去し、厚みが０．６ｍｍのセラミック多層基板１０を得た。複数のチップ型セラミックコンデンサ１４は、図３に示すようにセラミック積層体１１の上面から３００μｍの深さに配列されている。
Figure 0005293605
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〔セラミック多層基板の評価〕
ＬＣＲメーターを用いて、試料１〜２４及び比較試料１、２のセラミック多層基板それぞれに内蔵されたチップ型セラミックコンデンサ１４の容量を、１ＭＨｚ、０．５Ｖの条件で測定を行い、この測定結果の平均値を算出し、その結果を表３に示した。
また、各セラミック多層基板の熱衝撃試験を行い、その結果を表３に示した。表３の「Ｈ／Ｃ」とは、熱衝撃試験の結果を示すもので、気相中において、−４０℃と＋８０℃の間で温度条件下を１００サイクルで変化させて熱衝撃を与え、この熱衝撃試験後にチップ型セラミックコンデンサ１４の容量測定を行い、一個でも容量が得られなかったセラミック多層基板を不良品として判断した。表３では良品を「○」で示し、不良品を「×」で示した。
Figure 0005293605
表３に示す結果によれば、本実施例の試料１〜２４では、いずれもチップ型セラミックコンデンサはいずれも耐熱衝撃性が良好でセラミック多層基板の内部導体（面内導体）との接続性が確保され、所望の容量が得られた。これに対し、比較試料１、２では、共にチップ型セラミックコンデンサは所望の容量が得られたが、比較試料１は熱衝撃試験に耐えられなかった。従って、セラミック多層基板の上面から３００μｍ内側にチップ型セラミックコンデンサを埋設した場合、比較試料１のように接続電極が接続性を改善する金属を含まずＡｇのみでは内部導体や外部電極との接続性を確保できないことが判った。
実施例２
本実施例では、金属成分として金属レジネートを含む導電性ペーストを用いてチップ型セラミック部品をセラミック積層体内の面内導体に接続した場合の外部電極と面内導体の接続性について検証した。
〔接続電極用の導電性ペーストの調製〕
金属成分として、平均粒径０．７μｍのＡｇ粉末、Ｇｅレジネート（Ｇｅ濃度：５０重量％）、Ｍｎレジネート（Ｍｎ濃度：５０重量％）を用意すると共に、有機成分としてエトセル系樹脂及びターピネオールを用意し、これらを表４に示す組成比となるように秤量した後、フーバーマーラーで混練して試料２５〜３０を調製した。
Figure 0005293605
そして、これらの導電性ペーストを用いて、実施例１と同一要領でチップ型セラミック部品を内蔵したセラミック多層基板を作製し、実施例１と同一要領でチップ型セラミックコンデンサの接続性を評価し、その結果を表５に示した。
Figure 0005293605
表５に示す結果によれば、試料２５〜３０はいずれも実施例１のセラミック多層基板の場合と同様に各チップ型セラミックコンデンサは熱衝撃試験に耐えることができ良好な接続性を確保でき、所望の容量を確保できることが判った。
実施例３
本実施例では、実施例１の金属成分に更にホウ素を添加した導電性ペーストを用いてチップ型セラミック部品をセラミック積層体内の面内導体に接続した場合の外部電極と面内導体の接続性について検証した。
〔接続電極用の導電性ペーストの調製〕
金属成分として、平均粒径０．７μｍのＡｇ粉末、平均粒径１μｍのＺｎ粉末、平均粒径１μｍのＣｕ粉末、平均粒径１μｍのＰｄ粉末、平均粒径１μｍのＡｕ粉末、平均粒径１μｍのＰｔ粉末、平均粒径１μｍのＧｅ粉末、平均粒径１μｍのＭｎ粉末、平均粒径１μｍのＳｎ粉末、Ｇｅレジネート（Ｇｅ濃度：５０重量％）、Ｍｎレジネート（Ｍｎ濃度：５０重量％）及び平均粒径１μｍのＢ粉末をそれぞれ用意すると共に、有機成分としてエトセル系樹脂及びターピネオールを用意し、これらを表６〜表８に示す組成比となるように秤量した後、フーバーマーラーで混練して試料３１〜６３及び比較試料１〜３の導電性ペーストを調製した。ここで、比較試料１、２は実施例１の場合と同一の試料である。比較試料３は、比較試料２のＺｎ粉末に代えて同量のＢ粉末を添加して調整されたものである。
Figure 0005293605
Figure 0005293605
Figure 0005293605
〔セラミック多層基板の作製〕
本実施例では、試料３１〜６３の導電性ペーストを用いて、図４に示すようにチップ型セラミックコンデンサ１１４をグリーンシート積層体１１１の最上層に搭載し、内側には内部導体部のないセラミックグリーンシートを積層してセラミック多層基板を作製したこと以外は、実施例１と同一要領でセラミック多層基板を作製し、実施例１と同一の評価を行い、その結果を表９に示した。また、本実施例では実施例１、２で調製した試料３１〜６３の導電性ペーストを用いてチップ型セラミックコンデンサを図４に示すようにセラミック積層体の上面に搭載し、このセラミック多層基板についても同一の評価を行い、その結果を表９に示した。
Figure 0005293605
表９に示す結果によれば、本実施例の試料３１〜６３では、いずれもチップ型セラミックコンデンサはいずれも実施例１と同様に熱衝撃試験に耐えられセラミック多層基板の表面電極との接続性が確保され、所望の容量が得られた。これに対して、比較試料１、２では、チップ型セラミックコンデンサは実施例１では共に所望の容量を得ることができたが、本実施例では所望の容量を得られなかった。このことから、セラミック多層基板内では酸素濃度が低くなるため、Ｎｉの酸化が抑制され、面内導体のＡｇとの接続性が得られやすいことが判った。また、比較試料３では、チップ型セラミックコンデンサは所望の容量を得られたが、熱衝撃試験に耐えられなかった。このことから、比較試料３に含まれるＢのみではＮｉ、Ａｇとの接続性を確保するには不十分であることが判った。
従って、セラミック多層基板の内部にチップ型セラミックコンデンサを埋め込んだ場合は酸素濃度が低くなるため、実施例１の結果が示すように比較試料２のようにＮｉの酸化が抑制され、Ａｇとの接続が得られた。しかし、接続性を改善する金属を含まない比較試料１、３の場合には熱衝撃試験に耐えられなかった。また、比較試料３の結果が示すように、チップ型セラミックコンデンサをセラミック多層基板の上面に搭載すると、酸素分圧が高くなるため、Ｂの添加によってＮｉ酸化を抑制する必要がある。しかし、比較試料３はＢのみで接続性を改善する金属を含まないため、ＡｇとＮｉの相互拡散がなく、熱衝撃試験に耐えられなかった。
尚、本発明は、上記各実施形態に何等制限されるものではなく、本発明の趣旨に反しない限り、本発明に含まれる。例えば、セラミック多層基板が複数のチップ型セラミック部品を有し、セラミック積層体に内蔵されたチップ型セラミック部品とセラミック積層体の主面に搭載されたチップ型セラミック部品が並存していても良い。この場合、内部導体と端子電極とが接続電極と固溶し、且つ表面電極と端子電極が接続電極と固溶していても良い。
本発明は、移動体通信機器等の電子機器などに使用されるセラミック多層基板及びその製造方法に好適に利用することができる。

Claims (12)

  1. 複数のセラミック層が積層されてなるセラミック積層体と、上記セラミック積層体内に形成された内部導体と、上記セラミック積層体の主面に形成された表面電極と、上記内部導体または上記表面電極に端子電極を介して接合されたチップ型セラミック部品と、を備えたセラミック多層基板において、上記内部導体及び上記表面電極はＡｇを主成分とする金属からなり、上記端子電極はＮｉを主成分とする金属からなり、上記内部導体または上記表面電極と上記端子電極は接続電極を介して接合され、且つ、上記接続電極はＡｇ及びＮｉそれぞれと互いに固溶する金属材料とＡｇを含む混合材料からなり、上記接続電極は上記内部導体または上記表面電極と上記端子電極との何れとも固溶していることを特徴とするセラミック多層基板。
  2. 上記接続電極は、上記内部導体、上記表面電極及び上記端子電極との境界部分において固溶していることを特徴とする請求項１に記載のセラミック多層基板。
  3. 上記チップ型セラミック部品は、上記セラミック積層体内に配置されていることを特徴とする請求項１または請求項２に記載のセラミック多層基板。
  4. 上記接続電極は、上記内部導体または上記表面電極と上記端子電極の接合部の間に介在することを特徴とする請求項１〜請求項３のいずれか１項に記載のセラミック多層基板。
  5. 上記金属材料は、Ａｕ、Ｃｕ、Ｇｅ、Ｍｎ、Ｐｄ、Ｚｎ、Ｓｎ及びＰｔの中から選択される少なくとも一種の金属であることを特徴とする請求項１〜請求項４のいずれか１項に記載のセラミック多層基板。
  6. 上記混合材料は、ホウ素を含むことを特徴とする請求項１〜請求項５のいずれか１項に記載のセラミック多層基板。
  7. 内部導体部を有するセラミックグリーンシートを形成する工程と、
    表面電極部を有するセラミックグリーンシートを形成する工程と、
    内部電極を有するセラミック焼結体を素体とするチップ型セラミック部品の端子電極と上記内部導体部または上記表面電極部との間に接続電極部が介在するように上記チップ型セラミック部品を上記セラミックグリーンシートの表面に配置する工程と、
    上記チップ型セラミック部品が配置された上記セラミックグリーンシートを、他の内部導体部を有するセラミックグリーンシートと共に積層し、上記チップ型セラミック部品を内蔵するか主面に搭載するグリーンシート積層体を作製する工程と、
    上記グリーンシート積層体を焼成して請求項１に記載のセラミック多層基板を得る工程と、を備え、
    上記内部導体部及び上記表面電極部としてＡｇを主成分とする導電性ペーストが用いられ、上記端子電極としてＮｉを主成分とする導電性ペーストが用いられ、且つ、上記接続電極部としてＡｇ及びＮｉそれぞれと互いに固溶する金属材料とＡｇを含む混合材料からなる導電性ペーストが用いられる
    ことを特徴とするセラミック多層基板の製造方法。
  8. 上記端子電極は、表層側にＮｉ、上記チップ型セラミック部品側にＣｕが配置されていることを特徴とする請求項７に記載のセラミック多層基板の製造方法。
  9. 上記金属材料として、Ａｕ、Ｃｕ、Ｇｅ、Ｍｎ、Ｐｄ、Ｚｎ、Ｓｎ及びＰｔの中から選択される少なくとも一種の金属が用いられることを特徴とする請求項７または請求項８に記載のセラミック多層基板の製造方法。
  10. 上記金属材料として、ＧｅレジネートまたはＭｎレジネートが用いられることを特徴とする請求項７〜請求項９のいずれか１項に記載のセラミック多層基板の製造方法。
  11. 上記混合材料は、ホウ素を含むことを特徴とする請求項７〜請求項１０のいずれか１項に記載のセラミック多層基板の製造方法。
  12. 上記グリーンシート積層体の最表層または内層に、上記セラミックグリーンシートの焼結温度では実質的に焼結しないセラミック材料を主成分とする拘束層を付与する工程を備えたことを特徴とする請求項７〜請求項１１のいずれか１項に記載のセラミック多層基板の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11400542B2 (en) 2016-11-18 2022-08-02 Sms Group Gmbh Method and device for producing a continuous strip-shaped composite material

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5693940B2 (ja) * 2010-12-13 2015-04-01 株式会社トクヤマ セラミックスビア基板、メタライズドセラミックスビア基板、これらの製造方法
CN104253884A (zh) * 2013-06-28 2014-12-31 深圳富泰宏精密工业有限公司 外壳及其制造方法
JP2015018917A (ja) * 2013-07-10 2015-01-29 株式会社村田製作所 Ｐｔｃサーミスタ用外部電極ペーストおよびそれを用いたｐｔｃサーミスタ
JP6380547B2 (ja) * 2014-09-30 2018-08-29 株式会社村田製作所 多層基板
KR102019790B1 (ko) * 2017-06-29 2019-09-09 주식회사 디아이티 층별 소재가 다른 다층 세라믹 기판 및 그의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187918A (ja) * 1997-09-08 1999-03-30 Murata Mfg Co Ltd 多層セラミック基板およびその製造方法
JP2002110444A (ja) * 2000-09-26 2002-04-12 Murata Mfg Co Ltd 導電性ペーストおよび積層セラミック電子部品
JP2003018619A (ja) * 2001-07-03 2003-01-17 Olympus Optical Co Ltd 立体映像評価装置およびそれを用いた表示装置
JP2005276826A (ja) * 2004-02-26 2005-10-06 Kyocera Corp ビア導体用導電性ペーストとこれを用いたセラミック配線板およびその製造方法
JP2007194580A (ja) * 2005-12-21 2007-08-02 E I Du Pont De Nemours & Co 太陽電池電極用ペースト

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0632378B2 (ja) 1985-06-14 1994-04-27 株式会社村田製作所 電子部品内蔵多層セラミック基板
JPS63122295A (ja) 1986-11-12 1988-05-26 株式会社村田製作所 電子部品内蔵多層セラミツク基板
GB2197540B (en) 1986-11-12 1991-04-17 Murata Manufacturing Co A circuit structure.
JP2529489B2 (ja) * 1991-07-09 1996-08-28 三菱電機株式会社 銅−ニッケル基合金
US6241838B1 (en) 1997-09-08 2001-06-05 Murata Manufacturing Co., Ltd. Method of producing a multi-layer ceramic substrate
JP3129261B2 (ja) 1997-11-25 2001-01-29 株式会社村田製作所 多層セラミック基板の製造方法
US6074499A (en) * 1998-01-09 2000-06-13 South Dakoga School Of Mines And Technology Boron-copper-magnesium-tin alloy and method for making same
JP4136113B2 (ja) * 1998-09-18 2008-08-20 Ｔｄｋ株式会社 チップ型積層電子部品
JP2000151104A (ja) 1998-11-11 2000-05-30 Sony Corp 多層基板
JP3391322B2 (ja) * 1999-12-10 2003-03-31 株式会社村田製作所 積層コンデンサ及びその製造方法
JP4683770B2 (ja) 2001-05-31 2011-05-18 京セラ株式会社 電気素子内蔵配線基板およびその製法
JP3797281B2 (ja) * 2001-09-20 2006-07-12 株式会社村田製作所 積層セラミック電子部品の端子電極用導電性ペースト、積層セラミック電子部品の製造方法、積層セラミック電子部品
US20080078484A1 (en) * 2004-09-23 2008-04-03 Middlesex Silver Co. Limited Copper-Boron Master Alloy And Its Use In Making Silver-Copper Alloys
KR100790694B1 (ko) * 2006-06-30 2008-01-02 삼성전기주식회사 캐패시터 내장형 ｌｔｃｃ 기판 제조방법
US8501088B2 (en) * 2007-07-25 2013-08-06 Nippon Steel & Sumikin Materials Co., Ltd. Solder alloy, solder ball and electronic member having solder bump

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187918A (ja) * 1997-09-08 1999-03-30 Murata Mfg Co Ltd 多層セラミック基板およびその製造方法
JP2002110444A (ja) * 2000-09-26 2002-04-12 Murata Mfg Co Ltd 導電性ペーストおよび積層セラミック電子部品
JP2003018619A (ja) * 2001-07-03 2003-01-17 Olympus Optical Co Ltd 立体映像評価装置およびそれを用いた表示装置
JP2005276826A (ja) * 2004-02-26 2005-10-06 Kyocera Corp ビア導体用導電性ペーストとこれを用いたセラミック配線板およびその製造方法
JP2007194580A (ja) * 2005-12-21 2007-08-02 E I Du Pont De Nemours & Co 太陽電池電極用ペースト

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11400542B2 (en) 2016-11-18 2022-08-02 Sms Group Gmbh Method and device for producing a continuous strip-shaped composite material

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