CN101556947B - 降低翘曲度的基板以及具有该基板的芯片封装构造 - Google Patents

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Abstract

本发明揭示一种降低翘曲度的基板。该基板主要包含核心层。该核心层的一个表面依序形成线路层与第一焊罩层，另一表面依序形成第二焊罩层与粘晶层。其中，该第一焊罩层与该第二焊罩层具有不相同的厚度，本发明还揭示一种具有该基板的芯片封装构造，除基板外，还包含：芯片，利用该粘晶层粘着而设置于第二焊罩层的上表面；两个或两个以上电性连接元件，电性连接该芯片至该基板的第一线路层；以及密封该芯片的封胶体，设置于该基板的第二焊罩层的上表面上。借由上下焊罩层的不同厚度差值，产生在温度变化下抗衡热应力的翘曲修正，以抑制非对称层基板的翘曲度。因此，该基板可以较低制造成本，不需要增加额外加劲元件而实现在芯片封装工艺中抑制基板翘曲的功效。

Description

降低翘曲度的基板以及具有该基板的芯片封装构造 
技术领域
本发明有关于一种印刷电路板，可运用于半导体芯片封装构造，特别有关于一种降低翘曲度的基板以及具有该基板的芯片封装构造。 
背景技术
近年来，印刷电路板往高密度化及高效能化发展成微小型基板，以作为半导体封装的芯片载体。然而在公知的半导体封装工艺中，为了要将芯片设置在基板上，需将粘晶胶体形成于基板上，并使基板通过预烘烤的热处理。此外，半导体封装工艺中基板可能遭遇各种热处理，例如，粘晶胶体之后烘烤固化、凸块回焊、或是密封胶体的固化等等。然而，基板在承受热处理的温度变化时，与其他封装材料之间(如封胶体与芯片)的热膨胀系数(CTE，coefficient ofthermal expansion)不匹配的问题会导致基板翘曲变形，因而造成作业困难。 
如图1所示，公知一种用于半导体芯片封装的基板100以积层(laminate)方式制成，其通常包含核心层110、第一焊罩层120、第二焊罩层130、第一线路层140以及第二线路层160。该核心层110为一种玻璃纤维强化树脂并作为该基板100的中心层。对称地，该核心层110的下表面压合第一线路层140，该核心层110的上表面压合第二线路层160。这些第一线路层140及第二线路层160可为铜(copper)层，以形成多数条导电迹线(conductive trace)。更对称地，该基板100的最外层下上表面各铺设第一焊罩层120与第二焊罩层130。这些第一焊罩层120及第二焊罩层130的厚度一般都相同，且为绝缘性材料，以形成遮覆导电迹线的保护层，但显露出两个或两个以上外接垫141与两个或两个以上接指161，以留做后续与导电元件如焊球(solder ball)或焊线(bondingwire)电性连接之用。由于公知基板100为具有对称层数的积层基板，故基板 翘曲而影响芯片封装作业的问题尚不明显。 
再如图1所示，在芯片封装工艺中，可将电子元件如半导体芯片11借由粘晶层12的粘贴而设置于该基板100的上表面，该芯片11的主动面具有两个或两个以上焊垫11A，可利用两个或两个以上电性连接元件13(例如打线形成的焊线)连接这些焊垫11A至该基板100的这些接指161，使该芯片11与该基板100电性互连。之后，以封胶体14以压模或点胶方式，设置于该基板100的上表面，以密封该芯片11与这些电性连接元件13，提供适当的保护，再以两个或两个以上外接端子15(常见为焊球)设置于该基板100的下表面，以组成球栅阵列形态的芯片封装构造。 
然而，在上述粘晶层12的粘贴、封胶体14的固化(curing)、外接端子15的设置或是后续热循环试验(thermal cycle test)等都有加热基板100的处理，在芯片封装工艺中易产生基板翘曲问题。特别是该粘晶层12预先形成于该基板100时，由于该粘晶层12的热膨胀系数可能会与该基板100的热膨胀系数存在差异、或是该粘晶层12具有明显的固化收缩率、或是存在其它封装材料的热膨胀系数差异时，该粘晶层12的体积收缩会与该基板100不匹配，造成热应力的不平衡，因此该基板100在封装工艺前的翘曲会造成芯片封装制造的成品率下降。 
发明内容
有鉴于此，本发明的主要目的在于提供一种降低翘曲度的基板以及具有该基板的芯片封装构造，以抑制基板翘曲并降低制造成本。 
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明的一种降低翘曲度的基板包含核心层、第一焊罩层、第二焊罩层、第一线路层以及粘晶层。该核心层具有第一表面与第二表面。该第一焊罩层形成于该核心层的该第一表面。该第二焊罩层形成于该核心层的该第二表面。该第一线路层形成于该核心层的该第一表面并以该第一焊罩层覆盖该第一线路层。该粘晶层局部覆盖于该第二焊罩层上。其中，该第一焊罩层与该第二焊罩层具有不相同的厚度，以降低该基板的翘曲度，该第一焊罩层薄于该第二焊罩层，并且该粘晶层具有小于该第一焊罩层的热膨胀系数。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。 
在前述的降低翘曲度的基板中，该第一焊罩层与该第二焊罩层的厚度差值可不小于10微米(μm)。 
在前述的降低翘曲度的基板中，该第一焊罩层可厚于该第二焊罩层。且在前述的降低翘曲度的基板中，该粘晶层可具有与该第一焊罩层大致相同的热膨胀系数。 
在前述的降低翘曲度的基板中，该第一焊罩层可薄于该第二焊罩层，并且该粘晶层具有小于该第一焊罩层的热膨胀系数。 
在前述的降低翘曲度的基板中，可包含有第二线路层，其形成于该核心层的该第二表面并以该第二焊罩层覆盖该第二线路层，以使该基板为积层式(laminate)。 
在前述的降低翘曲度的基板中，还可具有通孔，其贯穿该第一焊罩层、该第一线路层、该核心层以及该第二焊罩层。 
在前述的降低翘曲度的基板中，该第一线路层可连接有两个或两个以上外接垫。 
为达到上述目的，本发明还提供一种具有降低翘曲度的基板的芯片封装构造，其包含：基板，该基板包含：核心层，具有第一表面与第二表面；第一焊罩层，形成于该核心层的该第一表面；第二焊罩层，形成于该核心层的该第二表面；第一线路层，形成于该核心层的该第一表面并以该第一焊罩层覆盖该第一线路层；以及粘晶层，局部覆盖于该第二焊罩层上；并且该第一焊罩层与该第二焊罩层具有不相同的厚度，以降低该基板的翘曲度，该第一焊罩层薄于该第二焊罩层，并且该粘晶层具有小于该第一焊罩层的热膨胀系数；芯片，利用该粘晶层粘着而设置于该第二焊罩层的上表面；两个或两个以上电性连接元件，电性连接该芯片至该基板的第一线路层；以及封胶体，设置于该基板的第二焊罩层的上表面上，密封该芯片。 
由以上技术方案可以看出，本发明的降低翘曲度的基板以及具有该基板的芯片封装构造，借以不同厚度的焊罩层布设于基板的上下表面，在温度变化下 产生彼此抗衡的热应力，以抑制基板翘曲。因此，该基板可以较低制造成本，能不需要增加额外加劲元件而达到在芯片封装工艺中抑制基板翘曲的功效。 
附图说明
图1为公知可运用于半导体芯片封装的基板的截面示意图； 
图2为依据本发明第一具体实施例的降低翘曲度的基板的截面示意图； 
图3为使用本发明第一具体实施例的基板的芯片封装构造的截面示意图； 
图4为依据本发明第二具体实施例的降低翘曲度的基板的截面示意图； 
图5为依据本发明第三具体实施例的降低翘曲度的基板的截面示意图； 
图6为使用本发明第三具体实施例的基板的芯片封装构造的截面示意图。 
附图标记说明 
11芯片            11A焊垫       12粘晶层 
13电性连接元件    14封胶体      15外接端子 
21芯片            21A焊垫 
23电性连接元件    24封胶体      25外接端子 
41芯片            41A焊垫 
43电性连接元件    44封胶体      45外接端子 
100基板           110核心层 
120第一焊罩层     130第二焊罩层 
140第一线路层     141外接垫 
160第二线路层     161接指 
200基板           210核心层     211第一表面 
212第二表面 
220第一焊罩层     230第二焊罩层 
240第一线路层     241外接垫     250粘晶层 
260第二线路层     261接指 
300基板            310核心层       311第一表面 
312第二表面 
320第一焊罩层      330第二焊罩层 
340第一线路层      341外接垫       350粘晶层 
400基板            401通孔 
410核心层          411第一表面     412第二表面 
420第一焊罩层      430第二焊罩层 
440第一线路层      441外接垫       442接指 
450粘晶层          460第二线路层 
T220第一焊罩层的厚度 
T230第二焊罩层的厚度 
T320第一焊罩层的厚度 
T330第二焊罩层的厚度 
具体实施方式
第一具体实施例 
依据本发明的第一具体实施例，具体揭示一种降低翘曲度的基板以及芯片封装构造。 
请参阅图2所示，依据本发明的一种降低翘曲度的基板200包含核心层210、第一焊罩层220、第二焊罩层230、第一线路层240以及粘晶层250。该核心层210具有第一表面211与第二表面212。该核心层210作为该基板200的中心层，一般是玻璃纤维强化树脂，选用的树脂材质可为环氧树脂(epoxyresin)、聚亚酰胺(polyimide)树脂、双马来酰亚胺三嗪(BT，bismaleimide triazine)树脂、FR4树脂等。该第一焊罩层220形成于该核心层210的该第一表面211。该第二焊罩层230形成于该核心层210的该第二表面212。这些第一焊罩层220及第二焊罩层230即是俗称的“绿漆”(Solder mask或Solder Resist)，也即防焊漆，为便于肉眼检查，加入对眼睛有帮助的绿色颜料于主漆中，绿漆以环氧 树脂及感光树脂为主要组成成分，主要涂布于印刷电路板表面，以形成遮覆导电迹线使其免受外界水气、污染物侵害的保护层。但这些第一焊罩层220、第二焊罩层230不限定绿色，也可为黑色、红色、蓝色或其它任意颜色等。一般焊罩层油墨的涂布方式大致可分为：网印(screen printing)、帘幕涂布(curtaincoating)、喷雾涂布(spray coating)、滚轮涂布(roller coating)等。可压合环氧树脂干膜或是沉积环氧树脂液态膜，利用涂布及硬化工艺以形成该第一焊罩层220及该第二焊罩层230。特别是，该第一焊罩层220与该第二焊罩层230具有不相同的厚度。具体而言，该第一焊罩层220与该第二焊罩层230的厚度差值可不小于10微米(μm)，可减少上层的第二焊罩层230与下层的第一焊罩层220因为热应力(theraml stress)不同所产生的该基板200弯曲的翘曲现象。 
此外，该第一线路层240形成于该核心层210的该第一表面211，并以该第一焊罩层220覆盖该第一线路层240。该第一线路层240可为铜(copper)层，使铜层经曝光(exposing)、显影(developing)、蚀刻(etching)等工艺而图案化(patterning)以形成多数导电迹线(conductive trace)。具体而言，在本实施例中，该基板200还可包含有第二线路层260，其形成于该核心层210的该第二表面212，并以该第二焊罩层230覆盖该第二线路层260，以使该基板200为积层(laminate)式。 
该粘晶层250局部覆盖于该第二焊罩层230上，可作为后续粘贴芯片之用。较佳地，该粘晶层250的材质可以选自B阶胶体或是其它可多阶固化的粘晶材料。在不同实施例中，该粘晶层250的材质也可以选用非B阶的粘性胶带或粘稠凝胶等。可在芯片封装工艺之前或前期作业中，预先形成于该基板200上。 
一般来说，针对芯片、基板、焊球、粘晶层、封胶体等的膨胀系数对基板翘曲程度的影响，可借由该第一焊罩层220与该第二焊罩层230的厚度差值得到热应力平衡。如图2所示，在本实施例中，该粘晶层250具有与该第一焊罩层220大致相同的热膨胀系数。较佳地，如图2所示，而该第一焊罩层220的厚度T220大于该第二焊罩层230的厚度T230。如图3所示，由于该第一焊罩层220形成于这些外接端子25的基板接合表面，所以该第一焊罩层220的厚度 调整不会影响最终芯片封装构造的整体厚度。此外，关于该第一焊罩层220与该第二焊罩层230的厚度差值的决定方法，可借由ANSYS软件即电脑辅助工程分析软件，利用有限元素法(FEM，Finite element method)求解。适当调整该粘晶层250、该第一焊罩层220与该第二焊罩层230的厚度与热膨胀系数，使该基板200上下表面产生彼此抗衡的热应力，以抑制在芯片封装工艺中的基板200翘曲。而一般来说，焊罩层的热膨胀系数为60～160ppm/℃，核心层的热膨胀系数为16ppm/℃，线路层的热膨胀系数为16ppm/℃。 
具体而言，该第一线路层240可连接有两个或两个以上外接垫241，该第一焊罩层220与该第二焊罩层230具有多个开口以暴露出该第一线路层240上形成的这些外接垫241与该第二线路层260形成的两个或两个以上接指261。 
在进行后续芯片封装工艺时，如图3所示，半导体芯片21借由该粘晶层250的粘贴而粘贴在第二焊罩层230的上表面，该芯片21的主动面具有两个或两个以上焊垫21A，可利用两个或两个以上电性连接元件23连接该芯片21的这些焊垫21A到第二线路层260的接指261以电性连接至该基板200的第一线路层240，使该芯片21与该基板200电性互连。在本实施例中，这些电性连接元件23为打线形成的焊线。之后，封胶体24以压模或点胶方式，设置于该基板200的第二焊罩层230的上表面，以密封该芯片21与这些电性连接元件23，提供适当的保护，再以两个或两个以上外接端子25设置于该第一线路层240的这些外接垫241，以使该芯片21得与外部印刷电路板(PCB，printed circuitboard)实现电性连接关系。在本实例中，这些外接端子25包含两个或两个以上焊球。 
在进行基板烘烤、封胶体固化或后续热循环作业等温度变化环境下，由于该第一焊罩层220的厚度T220大于该第二焊罩层230的厚度T230，且该粘晶层250具有与该第一焊罩层220大致相同的热膨胀系数，无论是在该基板200冷却状态或是加热状态，该第一焊罩层220的厚度差值提供翘曲修正，借此，可使该基板200保持形状稳定，不受温度影响而避免产生翘曲。 
第二具体实施例 
本发明的第二具体实施例揭示另一种降低翘曲度的基板。请参阅图4所示，该基板300主要包含核心层310、第一焊罩层320、第二焊罩层330、第一线路层340以及粘晶层350。该核心层310具有第一表面311与第二表面312。该第一焊罩层320形成于该核心层310的该第一表面311。该第二焊罩层330形成于该核心层310的该第二表面312。该第一线路层340形成于该核心层310的该第一表面311，并以该第一焊罩层320覆盖该第一线路层340。该第一线路层340连接有两个或两个以上外接垫341，以对外电性连接。该粘晶层350局部覆盖于该第二焊罩层330上。其中，该第一焊罩层320与该第二焊罩层330具有不相同的厚度，如图4所示，在本实施例中，该第一焊罩层320的厚度T320较薄于该第二焊罩层330的厚度T330。通常该粘晶层350可具有小于该第一焊罩层320的热膨胀系数。由于该基板300仅具有一层的该第一线路层340，故借由加厚位于在该第二表面312的第二焊罩层330的厚度，来平衡该基板300上下表面的热应力，以抑制该基板300产生翘曲。 
第三具体实施例 
本发明的第三具体实施例揭示另一种降低翘曲度的基板以及芯片封装构造。请参阅图5所示，该基板400主要包含核心层410、第一焊罩层420、第二焊罩层430、第一线路层440、粘晶层450以及第二线路层460。该核心层410具有第一表面411与第二表面412。该第一焊罩层420形成于该核心层410的该第一表面411。该第二焊罩层430形成于该核心层410的该第二表面412。该第一线路层440形成于该核心层410的该第一表面411，并以该第一焊罩层420覆盖该第一线路层440。该粘晶层450局部覆盖于该第二焊罩层430上。其中，该第一焊罩层420与该第二焊罩层430具有不相同的厚度，如图5所示，在本实施例中，该基板400可具有通孔401，其贯穿该第一焊罩层420、该第一线路层440、该核心层410、该第二线路层460以及该第二焊罩层430，以供打线通过。一般而言，该通孔401可位于该基板400的中心位置或其它位置。如图5所示，该第一焊罩层420较厚于该第二焊罩层430，并且该粘晶层450具有与该第一焊罩层420大致相同的热膨胀系数，以减少上层的第二焊罩层430与下 层的第一焊罩层420因为热应力(theraml stress)不同而产生的该基板400弯曲的翘曲现象。 
具体而言，该第一线路层440可连接有两个或两个以上外接垫441，该第一焊罩层420具有多个开口以暴露出该第一线路层440上形成的这些外接垫441与两个或两个以上接指442。 
在进行后续芯片封装工艺时，如图6所示，半导体芯片41借由该粘晶层450的粘贴而设置于该第二焊罩层430的上表面，该芯片41的主动面具有两个或两个以上焊垫41A，可利用两个或两个以上电性连接元件43通过该通孔401连接这些焊垫41A至该基板400的这些接指442，使该芯片41与该基板400电性互连。在本实施例中，这些电性连接元件43为打线形成的焊线。之后，进行封胶作业，封胶体44形成于该基板400的上方、局部下方与该通孔401，以密封该芯片41、该通孔401与这些电性连接元件43，提供适当的保护。再以两个或两个以上外接端子45如焊球，设置于该基板400的该第一表面411，以使该芯片41得与外部印刷电路板(PCB，printed circuit board)实现电性连接关系。 
在进行基板上粘晶层的预烘烤、封胶体的固化或后续热循环作业等等温度变化环境下，由于该第一焊罩层420与该第二焊罩层430的厚度差值，借此，可使该第二焊罩层430、该第一线路层440与该第二线路层460保持稳定，不受环境影响而产生翘曲，特别是适用于非对称层的积层式基板。 
总而言之，本发明借由不同厚度的焊罩层布设于基板的上下表面，在温度变化下产生彼此抗衡的热应力，以在芯片封装工艺中抑制基板翘曲。因此，该基板可以较低成本加以制造，并能不需要增加额外加劲元件而达到在芯片封装工艺中抑制基板翘曲的功效。 
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，本发明技术方案范围当依所附权利要求书为准。任何熟悉本领域的技术人员可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。 

Claims (8)

1.一种降低翘曲度的基板，其特征在于，包含：
核心层，具有第一表面与第二表面；
第一焊罩层，形成于该核心层的该第一表面；
第二焊罩层，形成于该核心层的该第二表面；
第一线路层，形成于该核心层的该第一表面，并以该第一焊罩层覆盖该第一线路层；以及
粘晶层，局部覆盖于该第二焊罩层上；
该第一焊罩层与该第二焊罩层具有不相同的厚度，以降低该基板的翘曲度，该第一焊罩层薄于该第二焊罩层，并且该粘晶层具有小于该第一焊罩层的热膨胀系数。
2.如权利要求1所述的降低翘曲度的基板，其特征在于，所述第一焊罩层与该第二焊罩层的厚度差值不小于10微米。
3.如权利要求1所述的降低翘曲度的基板，其特征在于，还包含有第二线路层，其形成于所述核心层的所述第二表面，并以所述第二焊罩层覆盖该第二线路层，以使该基板为积层式。
4.如权利要求1所述的降低翘曲度的基板，其特征在于，所述第一线路层连接有两个或两个以上外接垫。
5.一种具有降低翘曲度的基板的芯片封装构造，其特征在于，其包含：
基板，该基板包含：
核心层，具有第一表面与第二表面；
第一焊罩层，形成于该核心层的该第一表面；
第二焊罩层，形成于该核心层的该第二表面；
第一线路层，形成于该核心层的该第一表面并以该第一焊罩层覆盖该第一线路层；以及
粘晶层，局部覆盖于该第二焊罩层上；
该第一焊罩层与该第二焊罩层具有不相同的厚度，以降低该基板的翘曲度，该第一焊罩层薄于该第二焊罩层，并且该粘晶层具有小于该第一焊罩层的热膨胀系数；
芯片，利用该粘晶层粘着而设置于第二焊罩层的上表面；
两个或两个以上电性连接元件，电性连接该芯片至该基板的第一线路层；以及
封胶体，设置于该基板的第二焊罩层的上表面上，密封该芯片。
6.如权利要求5所述的具有降低翘曲度的基板的芯片封装构造，其特征在于，其具有通孔，该通孔贯穿所述第一焊罩层、所述第一线路层、所述核心层以及所述第二焊罩层。
7.如权利要求5所述的具有降低翘曲度的基板的芯片封装构造，其特征在于，所述第一线路层连接有两个或两个以上外接垫。
8.如权利要求7所述的具有降低翘曲度的基板的芯片封装构造，其特征在于，还包含有两个或两个以上外接端子，接合于所述外接垫。
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* Cited by examiner, † Cited by third party
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CN112309875A (zh) * 2020-11-02 2021-02-02 南方电网科学研究院有限责任公司 一种芯片封装方法
CN116887531B (zh) * 2023-07-28 2024-02-06 湖南中科存储科技有限公司 一种对封胶pcb基板实施温控热压定型的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6306682B1 (en) * 1999-05-31 2001-10-23 Siliconware Precision Industries Co., Ltd. Method of fabricating a ball grid array integrated circuit package having an encapsulating body
CN1812089A (zh) * 2004-12-21 2006-08-02 精工爱普生株式会社 半导体装置及其制造方法、电路基板、以及电子仪器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6306682B1 (en) * 1999-05-31 2001-10-23 Siliconware Precision Industries Co., Ltd. Method of fabricating a ball grid array integrated circuit package having an encapsulating body
CN1812089A (zh) * 2004-12-21 2006-08-02 精工爱普生株式会社 半导体装置及其制造方法、电路基板、以及电子仪器

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* Cited by examiner, † Cited by third party
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