KR101761016B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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춘하오 처우
쿠오청 리
펑치 훙
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Abstract

반도체 디바이스는 제1 기판, 제2 기판, 복수의 쓰루 비아(TV)들, 및 복수의 도전성 캡들을 포함한다. 제1 기판은 제1 기판 상에 배치된 적어도 하나의 전기적 컴포넌트를 갖는다. 제2 기판은 제1 기판 상에 적층된다. TV들은 제1 기판의 적어도 하나의 전기적 컴포넌트에 전기적으로 연결되도록 제2 기판을 관통하여 연장한다. 도전성 캡들은 각각 TV들을 덮으며, 도전성 캡들은 서로 전기적으로 격리된다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 출원은 2014년 12월 30일에 출원된 미국 가특허 출원 62/098,178에 대한 우선권을 청구하며, 이 가특허 출원 내용 전체는 참조로서 본 명세서내에 병합된다.
삼차원 집적 회로(three dimensional integrated circuit; 3D IC)는 웨이퍼들 및/또는 다이들을 적층시키고 이것들이 하나의 집적 회로(integrated circuit; IC)로서 행동하도록 이것들을 수직적으로 상호연결시킴으로써 구축된 집적 회로(IC)이다. 3D IC는 많은 기능성을 작은 “풋프린트(footprint)” 내로 패킹할 수 있다. 스택 내의 상이한 디바이스들은 이종적(heterogeneous)일 수 있는데, 예컨대, 상보형 금속 산화물 반도체(complementary metal?oxide?semiconductor; CMOS) 로직 및 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM)를 하나의 IC로 결합시킨 것일 수 있다. 또한, IC에 걸친 중요한 전기적 경로들은 단축될 수 있어서, 보다 고속의 동작을 야기시킬 수 있다.
본 발명개시의 몇몇의 실시예들에 따르면, 반도체 디바이스는 제1 기판, 제2 기판, 복수의 쓰루 비아(TV)들, 및 복수의 도전성 캡들을 포함한다. 제1 기판은 제1 기판 상에 배치된 적어도 하나의 전기적 컴포넌트를 갖는다. 제2 기판은 제1 기판 상에 적층된다. TV들은 제1 기판의 적어도 하나의 전기적 컴포넌트에 전기적으로 연결되도록 제2 기판을 관통하여 연장한다. 도전성 캡들은 각각 TV들을 덮으며, 도전성 캡들은 서로 전기적으로 격리된다.
본 발명개시의 몇몇의 실시예들에 따르면, 반도체 디바이스는 제1 기판, 제2 기판, 제1 쓰루 비아(TV), 제2 TV, 제1 도전성 캡, 및 제2 도전성 캡을 포함한다. 제1 기판은 제1 기판 상에 배치된 적어도 하나의 전기적 컴포넌트를 갖는다. 제2 기판은 제1 기판 상에 적층된다. 제1 TV는 제1 기판의 적어도 하나의 전기적 컴포넌트에 전기적으로 연결되도록 제2 기판을 관통하여 연장한다. 제2 TV는 제1 기판의 적어도 하나의 전기적 컴포넌트에 전기적으로 연결되도록 제2 기판을 관통하여 연장한다. 제1 도전성 캡은 제1 TV를 덮는다. 제2 도전성 캡은 제2 TV를 덮는다. 제1 도전성 캡과 제2 도전성 캡은 서로 공간적으로 분리된다.
본 발명개시의 몇몇의 실시예들에 따르면, 반도체 디바이스를 제조하기 위한 방법은 이하의 단계들을 포함한다. 제1 기판이 제2 기판 상에 적층된다. 제2 기판은 제2 기판 상에 배치된 적어도 하나의 전기적 컴포넌트를 갖는다. 복수의 쓰루 비아(TV)들이 형성된다. TV들은 제2 기판의 적어도 하나의 전기적 컴포넌트에 전기적으로 연결되도록 제1 기판을 관통하여 연장한다. 복수의 도전성 캡들이 형성된다. 도전성 캡들은 각각 TV들을 덮으며, 도전성 캡들은 서로 분리된다.
제2 유전체층(600)이 파손될 때 단락 회로를 방지하기 위해, 도전성 캡들(720)은 서로 전기적으로 격리되도록 설계된다. 도전성 플러그들(500)이 파손된 제2 유전체층(600)을 통해 각각 도전성 캡들(720)에 전기적으로 연결된다 하더라도, 도전성 캡들(720)은 서로 전기적으로 격리되기 때문에, 도전성 플러그들(500) 사이의 비정상적인 전기적 연결은 형성되지 않을 것이다. 또한, 제2 유전체층(600)의 형성이 뒤따르는 후속 공정 단계들을 위한 공정 윈도우는 확대될 수 있는데, 그 이유는 제2 유전체층(600)이 파손되었는지 여부는 관심사항이 아니기 때문이다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 13은 본 발명개시의 몇몇의 실시예들에 따른 다양한 스테이지들에서의 반도체 디바이스의 단면도들이다.
도 14는 본 발명개시의 몇몇의 실시예들에 따른 반도체 디바이스의 도전성 캡(cap)들 및 도전성 플러그(plug)들의 평면도이다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
뿐만 아니라, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
도 1은 본 발명개시의 몇몇의 실시예들에 따른 접합 공정 이전의 반도체 디바이스의 단면도이다. 제1 반도체 웨이퍼(100)는 제1 기판(110)과 이 제1 기판(110) 상에 형성된 복수의 전기적 컴포넌트들을 포함한다. 제2 반도체 웨이퍼(200)는 제2 기판(210)과 이 제2 기판(210) 상에 형성된 복수의 전기적 컴포넌트들을 포함한다.
제1 기판(110)은 실리콘, 게르마늄, 실리콘 게르마늄, 또는 이들의 조합들과 같은 반도체 물질로 형성된다. 제1 기판(110)은 예컨대, 실리콘 온 절연체(silicon-on-insulator; SOI) 기판의 활성층 또는 벌크 실리콘이다. 이용될 수 있는 다른 기판들은 다층화된 기판들, 구배 기판들, 또는 하이브리드 배향 기판들을 포함한다.
몇몇의 실시예들에서, 반도체 디바이스는 적층형 후측면 조명(backside illumination; BSI) 상보형 금속 산화물 반도체(CMOS) 이미지 센서(image sensor; CIS)이다. 반도체 디바이스가 적층형 BSI CIS인 경우, 제1 반도체 웨이퍼(100)는 센서 웨이퍼이며, 제2 반도체 웨이퍼(200)는 응용 특정 집적 회로(application-specific integrated circuit; ASIC) 웨이퍼이다. 제1 반도체 웨이퍼(100)가 센서 웨이퍼일 때, 적어도 하나의 광검출기(120)가 제1 기판(110) 내에 형성된다. 광검출기(120)는 예를 들어, 광다이오드이다.
도 1에서 도시된 바와 같이, 적어도 하나의 층간 유전체층(130)과 적어도 하나의 금속간 유전체층(140)이 제1 기판(110) 상에 형성된다. 또한, 복수의 연결 라인들(150)이 금속간 유전체층(140) 내에 형성된다. 연결 라인들(150)은 구리, 알루미늄, 텅스텐, 티타늄, 이들의 합금들 또는 이들의 조합들과 같은, 도전성 물질로 형성된다. 연결 라인들(150)은, 예컨대, 퇴적, 포토리소그래피, 및 에칭, 다마신, 또는 듀얼 다마신에 의해 형성된다.
복수의 전기 회로들(160)이 금속간 유전체층(140) 상에 형성될 수 있다. 금속간 유전체층(140) 상에 형성된 전기 회로들(160)은 특정 응용에 적합한 임의의 유형의 회로들일 수 있다. 전기 회로들(160)은, 예컨대, 트랜지스터, 캐패시터, 저항기, 다이오드, 또는 이들의 조합을 포함한다.
전기 회로들(160)은 하나 이상의 기능부들을 수행하도록 상호연결된다. 이러한 기능부들은, 예컨대, 메모리, 프로세싱부, 증폭부, 전력 분배부, 입력부, 출력부, 또는 이들의 조합들을 포함한다. 몇몇의 실시예들에서, 전기 회로들(160)은 시스템 온 칩(system on a chip; SoC)을 형성하도록 상호연결된다. 앞서 언급한 전기 회로들(160)은 예시를 위해 제공되었을 뿐이며 다양한 실시예들을 임의의 특정한 응용들로 한정시키려는 의도는 없다는 것을 본 업계의 당업자는 알 것이다.
제2 기판(210)은 실리콘, 게르마늄, 실리콘 게르마늄, 또는 이들의 조합들과 같은 반도체 물질로 형성된다. 제2 기판(210)은 예컨대, 실리콘 온 절연체(silicon-on-insulator; SOI) 기판의 활성층 또는 벌크 실리콘이다. 이용될 수 있는 다른 기판들은 다층화된 기판들, 구배 기판들, 또는 하이브리드 배향 기판들을 포함한다.
도 1에서 도시된 바와 같이, 적어도 하나의 층간 유전체층(220)과 적어도 하나의 금속간 유전체층(230)이 제2 기판(210) 상에 형성된다. 또한, 복수의 연결 라인들(240)이 금속간 유전체층(230) 내에 형성된다. 연결 라인들(240)은 구리, 알루미늄, 텅스텐, 티타늄, 이들의 합금들 또는 이들의 조합들과 같은, 도전성 물질로 형성된다. 연결 라인들(240)은, 예컨대, 퇴적, 포토리소그래피, 및 에칭, 다마신, 또는 듀얼 다마신에 의해 형성된다.
복수의 전기 회로들(250)이 금속간 유전체층(230) 상에 형성될 수 있다. 금속간 유전체층(230) 상에 형성된 전기 회로들(250)은 특정 응용에 적합한 임의의 유형의 회로들일 수 있다. 전기 회로들(250)은, 예컨대, 트랜지스터, 캐패시터, 저항기, 다이오드, 또는 이들의 조합을 포함한다.
전기 회로들(250)은 하나 이상의 기능부들을 수행하도록 상호연결된다. 이러한 기능부들은, 예컨대, 메모리, 프로세싱부, 증폭부, 전력 분배부, 입력부, 출력부, 또는 이들의 조합들을 포함한다. 몇몇의 실시예들에서, 전기 회로들(250)은 아날로그 디지털 컨버터를 형성하도록 상호연결된다. 전기 회로들(250)은 또한 적층형 후측면 조명(backside illumination; BSI) 상보형 금속 산화물 반도체(CMOS) 이미지 센서(image sensor; CIS) 내에서 활용될 수 있는 다른 기능 회로들일 수 있다. 예를 들어, 전기 회로들(250)은 예컨대, 데이터 프로세싱 회로, 메모리 회로, 바이어스 회로, 기준 회로, 또는 이들의 조합들을 형성하도록 상호연결될 수 있다. 앞서 언급한 전기 회로들(250)은 예시를 위해 제공되었을 뿐이며 다양한 실시예들을 임의의 특정한 응용들로 한정시키려는 의도는 없다는 것을 본 업계의 당업자는 알 것이다.
도 2를 참조한다. 제1 반도체 웨이퍼(100)는 제2 반도체 웨이퍼(200) 상에 적층된다. 몇몇의 실시예들에서, 복수의 접합 패드들(미도시됨)이 제1 반도체 웨이퍼(100)와 제2 반도체 웨이퍼(200) 내에서 각각 형성된다. 또한, 제2 반도체 웨이퍼(200)에 위치한 접합 패드들은 제1 반도체 웨이퍼(100)에 위치한 각자의 대응하는 접합 패드들과 대면한 상태로 정렬된다. 제1 반도체 웨이퍼(100)와 제2 반도체 웨이퍼(200)는 직접적 접합 공정과 같은 접합 공정을 통해 함께 접합된다.
직접적 접합 공정에서, 제1 반도체 웨이퍼(100)와 제2 반도체 웨이퍼(200) 간의 연결은, 예컨대 금속 대 금속 접합(예컨대, 구리 대 구리 접합), 유전체 대 유전체 접합(예컨대, 산화물 대 산화물 접합), 금속 대 유전체 접합(예컨대, 구리 대 산화물 접합), 또는 이들의 조합들을 통해 구현될 수 있다.
도 3을 참조한다. 광이 제1 기판(110)을 거쳐서 광검출기(120)에 부딪칠 수 있도록 제1 기판(110)은 시닝(thin)된다. 시닝 공정은, 예컨대 기계적 그라인딩, 화학적 기계적 폴리싱(chemical mechanical polishing; CMP), 습식 에칭, ADP(atmospheric downstream plasma) 건식 화학적 에칭(dry chemical etching; DCE), 또는 이들의 조합들이다. 몇몇의 실시예들에서, 제일 먼저, 기판 물질의 상당한 양이 기계적 그라인딩에 의해 제1 기판(110)으로부터 제거된다. 그 후, 제1 기판(110)을 가시광에 대해 투명한 두께까지 더욱 시닝하기 위해 에칭 화학물질이 제1 기판(110)의 후측면 상에 도포된다. 제1 기판(110)이 실리콘 온 절연체(SOI) 기판인 경우, 임베딩된 매립형 산화물층(buried oxide layer; BOX)이 에칭 저지층으로서 역할을 할 수 있다. 시닝 공정 이후 제1 기판(110)은 약 2㎛ 내지 약 10㎛의 범위의 두께를 갖는다.
“약" 용어는 관련된 기본적인 기능에 변화를 일으키지 않고서 변하는 것이 허용될 수 있는 어떠한 양적 표현을 수정하기 위해 적용될 수 있다. 예를 들어, 여기서 약 2㎛ 내지 약 10㎛의 범위의 두께를 갖는 것으로서 개시된 제1 기판(110)은 그 투명 능력이 실질적으로 변경되지 않으면 다소 10㎛보다 큰 두께를 갖는 것이 허용될 수 있다.
도 4를 참조한다. 바닥 반사 방지 코팅(bottom anti-reflective coating; BARC)층(300)이 제1 기판(110)의 후측면 상에서 형성된다. 본 설명에 걸쳐, BARC층(300)에 인접해 있는 제1 기판(110)의 측면을 제1 기판(110)의 후측면이라고 칭한다.
바닥 반사 방지 코팅(BARC)층(300)은, 예컨대, 질화물 물질, 유기 물질, 산화물 물질, 또는 이들의 조합으로 형성된다. BARC층(300)은, 예컨대, 화학적 기상 증착(CVD)에 의해 형성된다.
그런 후, 제1 기판(110)과 바닥 반사 방지 코팅(BARC)층(300)은 복수의 제1 개구들(O1)을 내부에 형성하도록 패터닝된다. 제1 기판(110)과 BARC층(300)은 포토리소그래피 및 에칭 공정에 의해 패터닝된다. 포토리소그래피 및 에칭 공정은 포토레지스트 도포, 노광, 현상, 에칭, 및 포토레지스트 제거를 포함한다. 포토레지스트는, 예컨대 스핀 코팅에 의해 BARC층(300) 상에 도포된다. 그런 후, 포토레지스트는 과잉의 포토레지스트 용제를 없애기 위해 프리베이킹(prebake)된다. 프리베이킹 이후, 포토레지스트는 광선의 패턴에 노출된다. 광에 대한 노출은 포토레지스트의 일부가 사진현상액에 용해될 수 있도록 하는 화학적 변화를 일으킨다. 입사광의 상쇄 및 보강 간섭 패턴들에 의해 야기된 정현파 현상을 감소시키는데 도움을 주기 위해 현상 이전에 노광후 베이킹(post-exposure bake; PEB)이 수행될 수 있다. 그런 후, 사진현상액이 포토레지스트 상에 도포되어 사진현상액에서 용해가능한 포토레지스트의 일부를 제거한다. 그런 후, 잔여 포토레지스트를 경화시키도록 잔여 포토레지스트는 하드 베이킹(hard-baked)된다. 제1 개구들(O1)을 형성하도록 잔여 포토레지스트에 의해 보호받지 못한 제1 기판(110)과 BARC층(300)의 부분들은 에칭된다. 제1 기판(110)과 BARC층(300)의 에칭은, 예컨대, 반응 이온 에칭(reactive-ion etching; RIE)일 수 있다. 제1 기판(110)과 BARC층(300)을 에칭한 후, 포토레지스트는 예컨대, 애싱(ashing) 또는 스트리핑(stripping)에 의해 BARC층(300)으로부터 제거된다.
도 5를 참조한다. 제1 유전체층(400)이 제1 개구들(O1)의 바닥들과 측벽들 위에 형성된다. 또한, 제1 유전체층(400)이 BARC층(300) 위에 더 형성된다. 제1 유전체층(400)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 로우 k 유전체, 도핑된 유리(예컨대, 붕소 실리케이트 유리), 또는 이들의 조합과 같은, 유전체 물질로 형성된다. 몇몇의 실시예들에서, 제1 유전체층(400)은, 예컨대, 화학적 기상 증착(CVD)에 의해 형성된다.
도 6을 참조한다. 복수의 제2 개구들(O2)이 각각 제1 개구들(O1)의 바닥들에 형성된다. 제2 개구들(O2)은 제1 유전체층(400), 층간 유전체층(130), 금속간 유전체층(140), 및 유전체층들을 관통하여 연장하며, 이 유전체층들에는 전기 회로들(160)과 전기 회로들(250)이 있다. 쓰루홀들(T)을 형성하도록 제2 개구들(O2)은 각각 제1 개구들(O1)과 연통한다. 연결 라인들(240)의 적어도 일부분들은 쓰루홀들(T)을 통해 노출된다.
제2 개구들(O2)은, 예컨대, 포토리소그래피 및 에칭 공정에 의해 패터닝된다. 포토리소그래피 및 에칭 공정은 포토레지스트 도포, 노광, 현상, 에칭, 및 포토레지스트 제거를 포함한다. 포토레지스트는, 예컨대 스핀 코팅에 의해 제1 유전체층(400) 상에 도포된다. 그런 후, 포토레지스트는 과잉의 포토레지스트 용제를 없애기 위해 프리베이킹(prebake)된다. 프리베이킹 이후, 포토레지스트는 광선의 패턴에 노출된다. 광에 대한 노출은 포토레지스트의 일부가 사진현상액에 용해될 수 있도록 하는 화학적 변화를 일으킨다. 입사광의 상쇄 및 보강 간섭 패턴들에 의해 야기된 정현파 현상을 감소시키는데 도움을 주기 위해 현상 이전에 노광후 베이킹(post-exposure bake; PEB)이 수행될 수 있다. 그런 후, 사진현상액이 포토레지스트 상에 도포되어 사진현상액에서 용해가능한 포토레지스트의 일부를 제거한다. 그런 후, 잔여 포토레지스트를 경화시키도록 잔여 포토레지스트는 하드 베이킹(hard-baked)된다. 잔여 포토레지스트에 의해 보호받지 못한 층들은 에칭되어 제2 개구들(O2)이 형성된다. 에칭은, 예컨대 반응 이온 에칭(RIE)일 수 있다. 에칭 이후, 포토레지스트는 예컨대, 애싱(ashing) 또는 스트리핑(stripping)에 의해 BARC층(300)으로부터 제거된다.
몇몇의 실시예들에서, 연결 라인들(150)은 구리, 알루미늄, 텅스텐, 티타늄과 같은 물질, 또는 이들의 합금들 또는 이들의 조합들로 형성되며, 이것들은 전기 회로들(160)과 전기 회로들(250)이 있는 유전체층들의 에칭율과는 상이한 에칭율을 갖는다. 이에 따라, 연결 라인들(150)은 전기 회로들(160)과 전기 회로들(250)이 있는 유전체층들의 에칭을 위한 하드 마스크층으로서 기능을 할 수 있다.
도 7을 참조한다. 도전성 물질은 쓰루홀들(T)에서 각각 도전성 플러그들(500)을 형성하도록 쓰루홀들(T)을 과충전시킨다. 도전성 물질은, 예컨대, 구리, 알루미늄, 텅스텐, 티타늄, 이들의 합금들 또는 이들의 조합들이다. 몇몇의 실시예들에서, 도전성 물질은, 예컨대, 전기도금 공정에 의해 형성된다.
몇몇의 실시예들에서, 배리어층(미도시됨)이 전기도금 공정 이전에 형성될 수 있다. 배리어층은 쓰루홀들(T)의 바닥들과 측벽들 상에 형성될 수 있다. 배리어층은 예컨대, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 또는 이들의 조합들로 형성된다. 배리어층은, 예컨대, 원자층 증착(ALD), 화학적 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 물리적 기상 증착(PVD), 또는 플라즈마 강화 PVD(PEPVD)에 의해 형성된다.
또한, 시드층(미도시됨)이 배리어층 위에 형성될 수 있다. 시드층은 예컨대, 구리, 니켈, 금, 또는 이들의 조합들로 형성된다. 시드층은, 예컨대, 물리적 기상 증착(PVD)에 의해 형성된다.
또한, 시드층은, 시드층이 접착층으로서 역할을 할 수 있도록 시드층의 접착 특성들을 향상시키는 물질과 함께 합금화될 수 있다. 예를 들어, 시드층은, 시드층과 배리어층 사이의 계면을 완화시킬 것이며 이러한 두 개의 층들 사이의 접착을 증대시킬 망간 또는 알루미늄과 같은 물질과 함께 합금화될 수 있다. 합금 물질은 시드층의 형성 동안에 도입될 수 있다.
도 8을 참조한다. 쓰루홀들(T) 외부의 과잉 도전성 물질은 제거 공정을 통해 제거된다. 몇몇의 실시예들에서, 과잉의 도전성 물질은 화학적 기계적 폴리싱(chemical mechanical polishing; CMP) 공정에 의해 제거된다. 몇몇의 실시예들에서, 플라즈마 에치백 및 그 뒤를 이은 CMP 공정의 조합이 이용된다. 제1 유전체층(400)은 아래에 있는 제1 기판(110)을 CMP 손상으로부터 보호하기 위해 폴리싱 저지층으로서 역할을 할 수 있다. 제거 공정 이후, 쓰루홀들(T), 도전성 플러그들(500) 및 제1 유전체층(400)은 쓰 루비아(through via; TV)들을 형성한다. 제1 유전체층(400)이 실리콘 산화물로 형성되면, TV들은 쓰루 산화물 비아(through-oxide via; TOV)들이다. TV들은 제1 반도체 웨이퍼(100)의 전기적 컴포넌트들(예컨대, 연결 라인들(150))을 제2 반도체 웨이퍼(200)의 전기적 컴포넌트들(예컨대, 연결 라인들(240))에 전기적으로 연결시킨다.
도 9를 참조한다. 제2 유전체층(600)과 금속층(700)은 도전성 플러그들(500) 및 제1 유전체층(400) 위에 형성된다. 제2 유전체층(600)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 로우 k 유전체, 도핑된 유리(예컨대, 붕소 실리케이트 유리), 또는 이들의 조합과 같은, 유전체 물질로 형성된다. 몇몇의 실시예들에서, 제2 유전체층(600)은, 예컨대, 화학적 기상 증착(CVD)에 의해 형성된다. 금속층(700)은, 예컨대, 구리, 알루미늄, 텅스텐, 티타늄, 이들의 합금들 또는 이들의 조합들로 형성된다. 몇몇의 실시예들에서, 금속층(700)은, 예컨대, 화학적 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 물리적 기상 증착(PVD), 또는 플라즈마 강화 PVD(PEPVD)에 의해 형성된다.
도 10을 참조한다. 금속층(700)과 제2 유전체층(600)이 패터닝된 제2 유전체층(600) 상에서 적어도 하나의 그리드(710)를 형성하도록 패터닝된다. 그리드(710)는 적어도 하나의 어퍼처(aperture; AP)를 그 내부에서 정의한다. 어퍼처(AP)는 광검출기(120)와 적어도 부분적으로 정렬되며, 이로써 유입되는 광은 어퍼처(AP)를 거쳐서 광검출기(120)로 지향된다. 즉, 제2 기판(210)에 대한 어퍼처(AP)의 수직적 투사는 제2 기판(210)에 대한 광검출기(120)의 수직적 투사와 오버랩한다. 몇몇의 실시예들에서, 인접한 광검출기들(120) 사이의 크로스토크(crosstalk)를 감소시키기 위해 복수의 어퍼처들(AP)은 복수의 광검출기들(120)과 각각 정렬된다.
도 10에서 도시된 바와 같이, 아래에 있는 도전성 플러그들(500)을 에칭 손상으로부터 차단시키기 위해 금속층(700)의 패터닝은 도전성 플러그들(500) 위에서 각각 복수의 도전성 캡들(720)을 더 형성한다. 도전성 캡들(720)을 도전성 플러그들(500)로부터 전기적으로 격리시키기 위해 패터닝된 제2 유전체층(600)은 도전성 캡들(720)과 도전성 플러그들(500) 사이에 배치된다. 하지만, 몇몇의 실시예들에서, 패터닝된 제2 유전체층(600)은 도전성 플러그들(500)의 변형들에 의해 파손될 수 있다. 패터닝된 제2 유전체층(600)이 파손될 때, 도전성 플러그들(500)은 파손된 제2 유전체층(600)을 통해 각각 도전성 캡들(720)에 전기적으로 연결될 수 있다. 이러한 실시예들에서, 도전성 캡들(720)이 서로 전기적으로 연결되면, 도전성 플러그들(500) 사이에 비정상적인 전기적 연결이 형성될 수 있다.
도 10에서 도시된 바와 같이, 도전성 캡들(720)은 서로 공간적으로 분리되며, 이에 따라 도전성 캡들(720)은 서로 전기적으로 격리된다. 도전성 플러그들(500)이 파손된 제2 유전체층(600)을 통해 각각 도전성 캡들(720)에 전기적으로 연결된다 하더라도, 도전성 캡들(720)은 서로 전기적으로 격리되기 때문에, 도전성 플러그들(500) 사이의 비정상적인 전기적 연결은 형성되지 않을 것이다.
도 14는 본 발명개시의 몇몇의 실시예들에 따른 도전성 캡들(720) 및 도전성 플러그들(500)의 평면도이다. 도 14에서 도시된 바와 같이, 도전성 플러그들(500) 중 적어도 하나는 폭(W)을 갖는다. 도전성 플러그들(500)은 거리(DP)만큼 서로 분리된다. 폭(W)에 대한 거리(DP)의 지정된 비율(DP/W)은 약 0.1 내지 약 1의 범위 내에 있다. 도전성 캡들(720)은 거리(DC)만큼 서로 분리된다. 거리(DP)에 대한 거리(DC)의 지정된 비율(DC/DP)은 약 0.1 내지 약 1의 범위 내에 있다.
“약" 용어는 관련된 기본적인 기능에 변화를 일으키지 않고서 변하는 것이 허용될 수 있는 어떠한 양적 표현을 수정하기 위해 적용될 수 있다. 예를 들어, 여기서 약 0.1 내지 약 1의 범위 내에 있는 것으로서 개시된 폭(W)에 대한 거리(DP)의 지정된 비율(DP/W)은, 형성된 도전성 플러그들(500)이 여전히 서로 공간적으로 분리되어 있다면, 다소 0.1 미만인 것이 허용될 수 있다. 마찬가지로, 여기서 약 0.1 내지 약 1의 범위 내에 있는 것으로서 개시된 거리(DP)에 대한 거리(DC)의 지정된 비율(DC/DP)은, 형성된 도전성 캡들(720)이 여전히 서로 공간적으로 분리되어 있다면, 다소 0.1 미만인 것이 허용될 수 있다.
그리드(710) 및 도전성 캡들(720)은 둘 다 금속층(700)으로부터 패터닝되기 때문에, 그리드(710) 및 도전성 캡들(720)은 실질적으로 동일한 물질(또는 실질적으로 동일한 특정 금속)로 형성된다. 또한, 몇몇의 실시예들에서, 그리드(710) 및 도전성 캡들(720)은 실질적으로 동일한 두께도 갖는다.
도 11을 참조한다. 패시베이션층(800)이 그리드(710)의 어퍼처(AP) 내에 충전된다. 패시베이션층(800)의 최상면은 실질적으로 레벨링(level)된다. 몇몇의 실시예들에서, 패시베이션층(800)은 그리드(710)의 어퍼처(AP)를 과충전시킨다. 즉, 패시베이션층(800)의 최상면은 그리드(710)의 최상면보다 높다. 패시베이션층(800)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 로우 k 유전체, 도핑된 유리(예컨대, 붕소 실리케이트 유리), 또는 이들의 조합과 같은, 유전체 물질로 형성된다. 몇몇의 실시예들에서, 패시베이션층(800)은, 예컨대, 화학적 기상 증착(CVD)에 의해 형성된다.
도 12를 참조한다. 적어도 하나의 칼라 필터(900)가 패시베이션층(800) 상에 형성된다. 칼라 필터(900)는 광검출기(120)와 적어도 부분적으로 정렬되며, 이로써 유입되는 광은 칼라 필터(900)를 거쳐서 광검출기(120)로 지향된다. 즉, 제2 기판(210)에 대한 칼라 필터(900)의 수직적 투사는 제2 기판(210)에 대한 광검출기(120)의 수직적 투사와 오버랩한다. 몇몇의 실시예들에서, 복수의 칼라 필터들(900)은 복수의 광검출기들(120)과 각각 정렬된다. 칼라 필터들(900)은 칼라 스펙트럼(예컨대, 적색, 녹색, 청색, 노란색, 시안, 또는 마젠타)에 대응하는, 유입 광의 특정 파장 대역을 필터링하기 위한 염료계(또는 안료계) 폴리머 또는 수지로 형성된다. 예를 들어, 녹색 칼라 필터는 녹색광(예컨대, 약 495㎚ 내지 약 570㎚의 범위의 파장을 갖는 광)을 통과시키고, 이 범위 밖에 있는 광(예컨대, 적색광 또는 청색광)을 반사시키고/반사시키거나 흡수한다.
도 13을 참조한다. 유입 광을 광검출기(120)로 지향 및 포커싱시키기 위해 적어도 하나의 마이크로렌즈(950)가 칼라 필터(900) 위에 형성된다. 마이크로렌즈(950)는 적어도 부분적으로 광검출기(120)와 정렬된다. 즉, 제2 기판(210)에 대한 마이크로렌즈(950)의 수직적 투사는 제2 기판(210)에 대한 광검출기(120)의 수직적 투사와 오버랩한다. 몇몇의 실시예들에서, 복수의 마이크로렌즈들(950)은 복수의 광검출기들(120)과 각각 정렬된다. 마이크로렌즈(950)는 칼라 필터(900) 위에 형성된 폴리머층을 패터닝함으로써 형성된다. 그런 후, 리플로우 공정이 패터닝된 폴리머층에 대해 수행되며, 이로써 마이크로렌즈(950)의 곡선형상이 생성된다.
제2 유전체층(600)이 파손될 때 단락 회로를 방지하기 위해, 도전성 캡들(720)은 서로 전기적으로 격리되도록 설계된다. 도전성 플러그들(500)이 파손된 제2 유전체층(600)을 통해 각각 도전성 캡들(720)에 전기적으로 연결된다 하더라도, 도전성 캡들(720)은 서로 전기적으로 격리되기 때문에, 도전성 플러그들(500) 사이의 비정상적인 전기적 연결은 형성되지 않을 것이다. 또한, 제2 유전체층(600)의 형성이 뒤따르는 후속 공정 단계들을 위한 공정 윈도우는 확대될 수 있는데, 그 이유는 제2 유전체층(600)이 파손되었는지 여부는 관심사항이 아니기 때문이다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    적어도 하나의 전기적 컴포넌트가 그 위에 배치되어 있는 제1 반도체 기판;
    상기 제1 반도체 기판 상에 적층된 제2 반도체 기판;
    상기 제2 반도체 기판 내에 형성된 적어도 하나의 광검출기;
    상기 제1 반도체 기판의 상기 적어도 하나의 전기적 컴포넌트에 전기적으로 연결되도록 상기 제2 반도체 기판을 관통하여 연장하는 복수의 쓰루 비아(through via; TV)들;
    상기 TV들을 각각 덮는 복수의 도전성 캡들 - 이 도전성 캡들은 서로 전기적으로 격리됨 - ; 및
    상기 제2 반도체 기판 상에 형성되고, 적어도 하나의 어퍼처(aperture)를 그 내부에서 정의하는 적어도 하나의 그리드를 포함하고,
    상기 그리드와 상기 도전성 캡들은 동일한 두께를 갖는 것인, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 도전성 캡들과 상기 TV들 사이에 배치된 유전체층
    을 더 포함하는 반도체 디바이스.
  3. 제1항에 있어서, 상기 TV들 중 적어도 하나의 TV는 상기 도전성 캡들 중 적어도 하나의 도전성 캡에 전기적으로 연결된 것인, 반도체 디바이스.
  4. 제1항에 있어서, 상기 어퍼처는 적어도 부분적으로 상기 광검출기와 정렬된 것인, 반도체 디바이스.
  5. 제1항에 있어서, 상기 그리드와 상기 도전성 캡들은 동일한 물질로 형성된 것인, 반도체 디바이스.
  6. 삭제
  7. 제1항에 있어서, 상기 TV들 중 적어도 하나의 TV는,
    상기 제2 반도체 기판을 관통하여 연장하는 쓰루홀;
    상기 제1 반도체 기판의 상기 적어도 하나의 전기적 컴포넌트에 전기적으로 연결되며 상기 쓰루홀 내에 배치된 도전성 플러그; 및
    상기 제2 반도체 기판과 상기 도전성 플러그 사이에 배치된 유전체층
    을 포함한 것인, 반도체 디바이스.
  8. 반도체 디바이스에 있어서,
    적어도 하나의 전기적 컴포넌트가 그 위에 배치되어 있는 제1 반도체 기판;
    상기 제1 반도체 기판 상에 적층된 제2 반도체 기판;
    상기 제1 반도체 기판의 상기 적어도 하나의 전기적 컴포넌트에 전기적으로 연결되도록 상기 제2 반도체 기판을 관통하여 연장하는 제1 쓰루 비아(TV) - 이 제1 TV는 상부면을 가짐 - ;
    상기 제1 반도체 기판의 상기 적어도 하나의 전기적 컴포넌트에 전기적으로 연결되도록 상기 제2 반도체 기판을 관통하여 연장하는 제2 TV;
    상기 제1 TV를 덮는 제1 도전성 캡 - 이 제1 도전성 캡은 상기 제1 TV의 상부면을 향하는 하부면을 가짐 - ;
    적어도 상기 제1 TV의 상부면과 상기 제1 도전성 캡의 하부면 사이에 배치된 제1 유전체층; 및
    상기 제2 TV를 덮는 제2 도전성 캡을 포함하고,
    상기 제1 도전성 캡과 상기 제2 도전성 캡은 서로 공간적으로 분리된 것인, 반도체 디바이스.
  9. 제8항에 있어서,
    상기 제2 반도체 기판 내에 형성된 적어도 하나의 광검출기; 및
    상기 제2 반도체 기판 상에 형성되고, 적어도 하나의 어퍼처(aperture)를 그 내부에서 정의하는 적어도 하나의 그리드
    를 더 포함하며,
    상기 제1 반도체 기판에 대한 어퍼처의 수직적 투사는 상기 제1 반도체 기판에 대한 광검출기의 수직적 투사와 오버랩하는 것인, 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    제1 기판 내에 적어도 하나의 광검출기를 형성하는 단계;
    제2 기판 상에 상기 제1 기판을 적층하는 단계로서, 상기 제2 기판 상에는 적어도 하나의 전기적 컴포넌트가 배치되어 있는 것인, 상기 제1 기판을 적층하는 단계;
    상기 제2 기판의 상기 적어도 하나의 전기적 컴포넌트에 전기적으로 연결되도록 상기 제1 기판을 관통하여 연장하는 복수의 쓰루 비아(TV)들을 형성하는 단계;
    상기 제1 기판 상에 도전성 층을 형성하는 단계; 및
    상기 도전성 층을 패터닝하여 상기 제1 기판 상의 적어도 하나의 그리드와 상기 TV들을 각각 덮는 복수의 도전성 캡들을 형성하는 단계를 포함하고,
    상기 복수의 도전성 캡들은 서로 분리되고, 상기 그리드는 적어도 하나의 어퍼처(aperture)를 그 내부에서 정의하고, 상기 어퍼처는 적어도 부분적으로 상기 광검출기와 정렬된 것인, 반도체 디바이스를 제조하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210122049A (ko) * 2020-03-26 2021-10-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9786704B2 (en) * 2015-09-10 2017-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS image sensor structure with crosstalk improvement
JP2017204510A (ja) * 2016-05-09 2017-11-16 キヤノン株式会社 光電変換装置の製造方法
CN107578990A (zh) * 2017-09-06 2018-01-12 德淮半导体有限公司 图像传感器的形成方法
KR102499033B1 (ko) * 2018-01-31 2023-02-13 삼성전자주식회사 스택형 이미지 센서 및 스택형 이미지 센서를 포함하는 전자 장치
CN110660745B (zh) * 2018-06-29 2021-11-30 台湾积体电路制造股份有限公司 半导体结构及其形成方法
US11004733B2 (en) 2018-06-29 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Protection structures for bonded wafers
TWI712035B (zh) * 2018-08-03 2020-12-01 聯華電子股份有限公司 形成磁阻式隨機存取記憶體單元的方法
CN109524426B (zh) * 2018-10-17 2021-05-18 上海微阱电子科技有限公司 一种防止划片短路的cmos图像传感器结构和形成方法
TWI680557B (zh) * 2018-11-23 2019-12-21 南亞科技股份有限公司 半導體封裝結構及其製備方法
TWI712080B (zh) * 2019-10-31 2020-12-01 新唐科技股份有限公司 半導體結構與其製造方法
CN112103304B (zh) * 2020-09-22 2024-02-09 武汉新芯集成电路制造有限公司 背照式传感器及其制造方法、版图结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100729735B1 (ko) * 2005-12-22 2007-06-20 매그나칩 반도체 유한회사 이미지 센서의 제조방법
JP2013251391A (ja) 2012-05-31 2013-12-12 Canon Inc 半導体装置の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100699863B1 (ko) 2005-08-29 2007-03-27 삼성전자주식회사 크로스토크를 방지할 수 있는 ｃｍｏｓ 이미지 센서 및 그제조방법
JP2008227253A (ja) * 2007-03-14 2008-09-25 Fujifilm Corp 裏面照射型固体撮像素子
US8422837B2 (en) * 2008-02-28 2013-04-16 Nec Corporation Semiconductor device
JP5476745B2 (ja) 2009-03-05 2014-04-23 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
JP5985136B2 (ja) 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
JP5387212B2 (ja) * 2009-07-31 2014-01-15 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5442394B2 (ja) 2009-10-29 2014-03-12 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
CN102668081B (zh) * 2009-12-26 2016-02-03 佳能株式会社 固态图像拾取装置和图像拾取系统
US8587121B2 (en) * 2010-03-24 2013-11-19 International Business Machines Corporation Backside dummy plugs for 3D integration
US8466060B2 (en) * 2010-04-30 2013-06-18 Alpha & Omega Semiconductor, Inc. Stackable power MOSFET, power MOSFET stack, and process of manufacture
CN106449676A (zh) * 2011-07-19 2017-02-22 索尼公司 半导体装置和电子设备
TWI577001B (zh) 2011-10-04 2017-04-01 Sony Corp 固體攝像裝置、固體攝像裝置之製造方法及電子機器
US20130168791A1 (en) * 2012-01-04 2013-07-04 Vage Oganesian Quantum Efficiency Back Side Illuminated CMOS Image Sensor And Package, And Method Of Making Same
US8629524B2 (en) * 2012-04-27 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for vertically integrated backside illuminated image sensors
US8766387B2 (en) * 2012-05-18 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically integrated image sensor chips and methods for forming the same
US8921901B1 (en) * 2013-06-10 2014-12-30 United Microelectronics Corp. Stacked CMOS image sensor and signal processor wafer structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100729735B1 (ko) * 2005-12-22 2007-06-20 매그나칩 반도체 유한회사 이미지 센서의 제조방법
JP2013251391A (ja) 2012-05-31 2013-12-12 Canon Inc 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210122049A (ko) * 2020-03-26 2021-10-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 방법
KR102485701B1 (ko) 2020-03-26 2023-01-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 방법

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