JP5387212B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP5387212B2
JP5387212B2 JP2009178755A JP2009178755A JP5387212B2 JP 5387212 B2 JP5387212 B2 JP 5387212B2 JP 2009178755 A JP2009178755 A JP 2009178755A JP 2009178755 A JP2009178755 A JP 2009178755A JP 5387212 B2 JP5387212 B2 JP 5387212B2
Authority
JP
Japan
Prior art keywords
diffusion region
conductivity type
region
metal silicide
silicide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009178755A
Other languages
English (en)
Other versions
JP2011035095A (ja
Inventor
雅也 片山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2009178755A priority Critical patent/JP5387212B2/ja
Priority to US12/833,330 priority patent/US8410533B2/en
Priority to KR1020100073412A priority patent/KR101357314B1/ko
Priority to CN2010102432374A priority patent/CN101989612B/zh
Publication of JP2011035095A publication Critical patent/JP2011035095A/ja
Priority to KR1020120038306A priority patent/KR101228769B1/ko
Priority to KR1020120063273A priority patent/KR20120085220A/ko
Priority to US13/536,322 priority patent/US8409913B2/en
Application granted granted Critical
Publication of JP5387212B2 publication Critical patent/JP5387212B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
    • H01L31/103—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier being of the PN homojunction type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14623—Optical shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

本発明は、基板の表面にフォトダイオードが形成されている半導体装置、及びその製造方法に関する。
フォトダイオードの感度を向上させるために、フォトダイオードのｐｎ接合に逆バイアスを印加したときのリーク電流を抑制することが望まれる。このリーク電流は、光が入射していないときに流れる暗電流となり、感度の低下を招く。フォトダイオードに逆バイアスを印加したときに形成される空乏層が、シリコン等の半導体材料と、酸化シリコン等の絶縁材料との界面に接触すると、リーク電流が大きくなる。
フォトダイオードの表面側の拡散領域に導電プラグをオーミックコンタクトさせるために、コンタクト部分の不純物濃度が、周囲の濃度よりも高く設定される。不純物濃度の高い領域に空乏層が接触すると、不純物濃度の高い領域内の結晶欠陥に起因してリーク電流が増大する。
半導体材料と絶縁材料との界面と、空乏層とが接触する領域を、コンタクト部分の周囲に局在化させることにより、リーク電流を抑制することができる。また、空乏層が不純物濃度の高い領域まで広がらないようにすることにより、リーク電流を抑制することができる。
国際公開第２００７／０２６４０９号
ＭＯＳトランジスタのソース及びドレインの表面に、金属シリサイド膜が形成される場合が多い。これに対し、従来のフォトダイオードのコンタクト部分には、金属シリサイド膜が形成されない。金属シリサイド膜が形成されている部分と形成されていない部分とでは、層間絶縁膜にビアホールを形成する際のエッチング条件が異なる。このため、ビアホールを形成するためのエッチング工程を２回に分けなければならない。２回目のビアホール形成工程において、既に形成されているビアホール内がレジスト等のマスク材料で充填される。このマスク材料の残渣等が、歩留まり低下の要因になる。
フォトダイオードの表面側の拡散領域のコンタクト部分に配置される高濃度領域は、層間絶縁膜を貫通するビアホールを介してイオン注入することにより形成されていた。この方法では、層間絶縁膜形成工程の後に、不純物を活性化するための熱処理工程を行わなければならない。この熱処理時に、既に形成されている不純物拡散領域内の不純物が再拡散することにより、素子の特性が変動してしまう。素子特性が変動すると、既存の回路シミュレータ用の種々のパラメータや、回路マクロ等の回路設計資産が流用できなくなる。
本発明の一観点によると、第１の導電型の表層部を有する半導体基板と、前記第１の導電型とは反対の第２の導電型よりなり、前記表層部内に形成され、前記表層部の第１の導電型の領域との間に、受光領域となるｐｎ接合を形成する第１の拡散領域と、前記第１の拡散領域の表面の一部の領域に形成された第１の金属シリサイド膜と、前記第１の拡散領域の表面において、前記第１の金属シリサイド膜の縁から離れて、該第１の金属シリサイド膜を取り囲むように配置され、前記第１の導電型よりなり、前記第１の拡散領域との間にｐｎ接合を形成するシールド層と、前記第１の金属シリサイド膜と、前記シールド層との間の前記第１の拡散領域の表層部に形成され、前記第２の導電型よりなり、前記第２の導電型の不純物濃度が、前記第１の拡散領域の前記第２の導電型の不純物濃度よりも高い第２の拡散領域と、前記第１の金属シリサイド膜の下に、該第１の金属シリサイド膜に接するように形成され、前記第２の導電型よりなり、前記第２の導電型の不純物濃度が、前記第２の拡散領域の前記第２の導電型の不純物濃度よりも高い第３の拡散領域と、前記半導体基板の表層部に形成され、ソース、ドレイン、及びゲート電極を含むＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース、ドレイン、及びゲート電極の上面に形成され、前記第１の金属シリサイド膜と同一の材料からなる第２の金属シリサイド膜と、を有し、前記ＭＯＳトランジスタのソース及びドレインの各々は、前記第２の導電型の高濃度部とエクステンション部とを含み、該エクステンション部は、該高濃度部と該ＭＯＳトランジスタのチャネルとの間に配置され、該エクステンション部の前記第２の導電型の不純物濃度は、前記高濃度部の前記第２の導電型の不純物濃度よりも低く、前記第２の拡散領域の深さと、前記エクステンション部の深さとが等しく、前記第２の拡散領域の前記第２の導電型の不純物濃度と、前記エクステンション部の前記第２の導電型の不純物濃度とが等しく、前記第３の拡散領域の深さと、前記高濃度部の深さとが等しく、前記第３の拡散領域の前記第２の導電型の不純物濃度と、前記高濃度部の前記第２の導電型の不純物濃度とが等しい半導体装置が提供される。
本発明の他の観点によると、
第１の導電型の半導体基板の表層部に、フォトダイオード用活性領域及びＭＯＳ用活性領域を画定する素子分離絶縁膜を形成する工程と、
前記フォトダイオード用活性領域の表層部に、前記第２の導電型の第１の拡散領域を形成する工程と、
前記第１の拡散領域の表面の一部分である第１の領域よりも外側の前記フォトダイオード用活性領域の表層部に、前記第１の導電型のシールド層を、前記第１の活性領域よりも浅く形成する工程と、
前記ＭＯＳ用活性領域の一部の領域の上に、ゲート絶縁膜及びゲート電極が積層されたゲートパターンを形成する工程と、
前記ゲートパターン及び前記半導体基板の上に、絶縁膜を形成する工程と、
前記ＭＯＳ用活性領域上の前記絶縁膜を露出させ、かつ前記第１の領域の内側に開口を有する第１のマスクパターンを形成する工程と、
前記第１のマスクパターンをエッチングマスクとして、前記絶縁膜を異方性エッチングすることにより、前記絶縁膜に開口を形成すると共に、前記ゲートパターンの側面に、前記絶縁膜からなるサイドウォールスペーサを残す工程と、
前記第１のマスクパターンを除去する工程と、
前記第１のマスクパターンを除去した後、前記絶縁膜をマスクとして前記第２の導電型の不純物を注入することにより、前記フォトダイオード用活性領域に第３の拡散領域を形成する工程と、
前記第３の拡散領域の上面に、金属シリサイド膜を形成する工程と
を有する半導体装置の製造方法が提供される。
第１の拡散領域の表面の一部の領域に第１の金属シリサイド膜が形成されているため、表面がシリサイド化されたソース及びドレインに対応するビアホールと、第１の拡散領域に対応するビアホールとを、同一の条件で同時に形成することができる。また、第１の金属シリサイド膜とシールド層とが離れているため、シールド層の周囲に形成される空乏層が第１の金属シリサイド膜に接触し難い。このため、第１の金属シリサイド膜の近傍に分布している欠陥に起因するリーク電流の増大を抑制することができる。
（１Ａ）は、実施例１による半導体装置が適用される撮像装置の平面レイアウトであり、（１Ｂ）は、１画素の等価回路図である。 １画素の平面図である。 実施例１による半導体装置の断面図である。 （４Ａ）及び（４Ｂ）は、実施例１による半導体装置の製造方法の製造途中段階における装置の断面図（その１）である。 （４Ｃ）及び（４Ｄ）は、実施例１による半導体装置の製造方法の製造途中段階における装置の断面図（その２）である。 （４Ｅ）及び（４Ｆ）は、実施例１による半導体装置の製造方法の製造途中段階における装置の断面図（その３）である。 （４Ｇ）及び（４Ｈ）は、実施例１による半導体装置の製造方法の製造途中段階における装置の断面図（その４）である。 （４Ｉ）及び（４Ｊ）は、実施例１による半導体装置の製造方法の製造途中段階における装置の断面図（その５）である。 （４Ｋ）及び（４Ｌ）は、実施例１による半導体装置の製造方法の製造途中段階における装置の断面図（その６）である。 （４Ｍ）及び（４Ｎ）は、実施例１による半導体装置の製造方法の製造途中段階における装置の断面図（その７）である。 （４Ｏ）は、実施例１による半導体装置の製造方法の製造途中段階における装置の断面図（その８）である。 （５Ａ）は、シールド層と第２の拡散領域との界面の近傍の断面図であり、（５Ｂ）は、第２の拡散領域のドーズ量と、空乏層の侵入長との関係のシミュレーション結果を示すグラフである。 実施例１による半導体装置のフォトダイオードに発生する空乏層のシミュレーション結果を示す線図である。 （７Ａ）は、実施例２による半導体装置の製造方法の製造途中段階における装置の断面図（その１）である。 （７Ｂ）は、実施例２による半導体装置の断面図である。 実施例２による半導体装置のフォトダイオードに発生する空乏層のシミュレーション結果を示す線図である。
図１Ａに、実施例１による半導体装置が適用される撮像装置のレイアウトを示す。撮像領域１０内に、複数の画素１３が行列状に配置されている。画素１３の行の各々に対応して、リセット制御線ＲＳＴ及び選択制御線ＳＥＬが配置されている。画素１３の列の各々に対応して、リセット電圧線ＶＲ及び信号線ＳＩＧが配置されている。行選択回路１１が、リセット制御線ＲＳＴにリセット信号を送出し、選択制御線ＳＥＬに選択信号を送出する。信号読出回路（リセット電圧印加回路）１２が、リセット電圧線ＶＲにリセット電圧を印加すると共に、信号線ＳＩＧに現れた電気信号を読み出す。
図１Ｂに、１つの画素１３の等価回路図を示す。フォトダイオードＰＤのアノードが接地され、カソードが、リセットトランジスタＴ１を介してリセット電圧線ＶＲに接続されている。リセットトランジスタＴ１のゲート電極が、リセット制御線ＲＳＴに接続されている。リセットトランジスタＴ１を導通させると、フォトダイオードＰＤにリセット電圧が印加され、フォトダイオードＰＤがリセットされる。
読出トランジスタＴ２がリセット電圧線ＶＲに接続され、ソースフォロワ回路を構成している。フォトダイオードＰＤのカソードに蓄積された信号電荷が、読出トランジスタＴ２によって電圧に変換される。この電圧が、選択トランジスタＴ３を介して信号線ＳＩＧに出力される。選択トランジスタＴ３のゲート電極は、選択制御線ＳＥＬに接続されている。
図２に、１つの画素の平面図を示す。フォトダイオード用活性領域２０の脇に、ＭＯＳ用活性領域２１が配置されている。フォトダイオード用活性領域２０内にフォトダイオードＰＤが配置される。フォトダイオード用活性領域２０内に、ｎ型の第１の拡散領域４２が配置されている。第１の拡散領域４２の外周線は、フォトダイオード用活性領域２０の外周線よりも内側に配置される。第１の拡散領域４２は、半導体基板のｐ型領域内に配置される。半導体基板のｐ型領域と、第１の拡散領域４２との界面がｐｎ接合界面になる。
第１の拡散領域４２の内部に、ｎ型の第２の拡散領域５６が配置されている。第２の拡散領域５６の内部に、ｎ型の第３の拡散領域７０が配置されている。フォトダイオード用活性領域２０の表面のうち、第２の拡散領域５６の外周線よりも外側の領域に、ｐ型のシールド層４７が配置されている。シールド層４７は、第１の拡散領域４２に比べて十分浅い。フォトダイオード用活性領域２０の表面においては、第２の拡散領域５６の内側がｎ型であり、第２の拡散領域５６の外側がｐ型になる。すなわち、第２の拡散領域５６の外周線が、ｐｎ接合界面になる。
平面視において、第２の拡散領域５６の寸法は、フォトダイオード用活性領域２０の寸法に比べて小さい。このため、フォトダイオード用活性領域２０の表面に現れるｐｎ接合界面の長さは、フォトダイオード用活性領域２０の外周の長さに比べて十分短い。フォトダイオードＰＤに逆バイアスを印加すると、ｐｎ接合界面に沿って空乏層が形成される。フォトダイオード用活性領域２０の表面に現れる空乏層は、第２の拡散領域５６の外周線の近傍に局在化される。
ＭＯＳ用活性領域２１内に、リセットトランジスタＴ１、読出トランジスタＴ２、及び選択トランジスタＴ３が、この順番に並んで配置されている。配線２５が、第３の拡散領域７０、読出トランジスタＴ２のゲート電極、及びリセットトランジスタＴ１のソースを相互に接続している。
リセットトランジスタＴ１のドレインと、読出トランジスタＴ２のドレインとが、１つのｎ型拡散領域で形成されており、リセット電圧線ＶＲに接続されている。読出トランジスタＴ２のソースと、選択トランジスタＴ３のドレインとが、１つのｎ型拡散領域で形成されている。選択トランジスタＴ３のソースが、信号線ＳＩＧに接続されている。
図３に、実施例１による半導体装置の断面図を示す。図３は、フォトダイオードＰＤ、ＮＭＯＳトランジスタ、及びＰＭＯＳトランジスタの断面図を示す。フォトダイオードＰＤの断面図は、図２の一点鎖線３Ａ−３Ａにおける断面図に相当する。ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、図２の平面図には現れていない。
半導体基板３０の表層部に素子分離絶縁膜３１が形成されている。半導体基板３０には、例えばｐ型シリコンが用いられる。素子分離絶縁膜３１は、例えばシャロートレンチアイソレーション（ＳＴＩ）法により形成される。素子分離絶縁膜３１により、フォトダイオード用活性領域２０、ＮＭＯＳ用活性領域２２、及びＰＭＯＳ用活性領域２３が画定される。
フォトダイオード用活性領域２０内に、ｎ型の第１の拡散領域４２が形成されている。第１の拡散領域４２は、素子分離絶縁膜３１から離れて配置されている。第１の拡散領域４２の表層部の一部に、ｎ型の第２の拡散領域５６が形成されている。第２の拡散領域５６のｎ型不純物の濃度は、第１の拡散領域４２のｎ型不純物の濃度よりも高い。第２の拡散領域５６の外周線から、フォトダイオード用活性領域２０の縁までの基板表層部に、ｐ型のシールド層４７が形成されている。シールド層４７は第１の拡散領域４２よりも浅い。
第２の拡散領域５６の表層部の一部に、ｎ型の第３の拡散領域７０が形成されている。第３の拡散領域７０のｎ型不純物の濃度は、第２の拡散領域５６のｎ型不純物の濃度よりも高い。第３の拡散領域７０の表面に、金属シリサイド膜７９が形成されている。
第１の拡散領域４２がフォトダイオードＰＤのカソードとなり、その周囲の半導体基板３０のｐ型領域が、フォトダイオードＰＤのアノードとなる。フォトダイオードＰＤのｐｎ接合に逆バイアスを印加したときに形成される空乏層が、受光領域として作用する。半導体基板３０のｐ型領域は、図３に示した断面以外の領域において、図１Ｂに示したように接地されている。
ＮＭＯＳ用活性領域２２内に、ＮＭＯＳトランジスタ７２が形成されている。ＮＭＯＳトランジスタ７２は、ゲート絶縁膜５１、ゲート電極５３、ソース及びドレインの高濃度部７１、エクステンション部５５を含む。平面視において、ゲート絶縁膜５１とゲート電極５３との積層であるゲートパターンが、ＮＭＯＳ用活性領域２２と交差する。ＰＭＯＳ用活性領域２３内に、ＰＭＯＳトランジスタ７６が形成されている。ＰＭＯＳトランジスタ７６は、ゲート絶縁膜５２、ゲート電極５４、ソース及びドレインの高濃度部７５、エクステンション部６０を含む。平面視において、ゲート絶縁膜５２とゲート電極５４との積層であるゲートパターンが、ＰＭＯＳ用活性領域２３と交差する。
ゲート電極５３、５４の側面に、サイドウォールスペーサ６２Ｓが形成されている。ソース及びドレインの高濃度部７１、７５の上面、及びゲート電極５３、５４の上面に、金属シリサイド膜７９が形成されている。
ＮＭＯＳトランジスタ７２、ＰＭＯＳトランジスタ７６、及びフォトダイオードＰＤを覆うように、半導体基板３０の上に層間絶縁膜８０が形成されている。層間絶縁膜８０に、金属シリサイド膜７９を露出させる複数のビアホール８１が形成されている。ビアホール８１内に導電性プラグ８５が充填されている。
図４Ａ〜図４Ｏを参照して、実施例１による半導体装置の製造方法について説明する。
図４Ａに示すように、ｐ型シリコンからなる半導体基板３０の表層部に、素子分離絶縁領域３１を形成する。素子分離絶縁領域３１の形成には、例えばシャロートレンチアイソレーション（ＳＴＩ）法を適用することができる。素子分離絶縁領域３１の深さは、例えば２００ｎｍ〜４００ｎｍである。なお、ＳＴＩ法に代えて、シリコン局所酸化（ＬＯＣＯＳ）法を適用してもよい。
素子分離絶縁領域３１により複数の活性領域、例えばフォトダイオード用活性領域２０、ＮＭＯＳ用活性領域２２、及びＰＭＯＳ用活性領域２３が画定される。
図４Ｂに示すように、半導体基板３０の上に、ＮＭＯＳ用活性領域２２に対応する開口を有するレジストパターン（マスクパターン）３２を形成する。レジストパターン３２をマスクとして、ＮＭＯＳ用活性領域２２の表層部にボロン（Ｂ）を注入することにより、ｐ型ウェル３３を形成する。ボロンの注入は、例えば加速エネルギ１００ｋｅＶ〜３００ｋｅＶ、ドーズ量１×１０１３ｃｍ−２〜５×１０１３ｃｍ−２の条件で行う。ｐ型ウェル３３を形成した後、レジストパターン３２を除去する。
図４Ｃに示すように、半導体基板３０の上に、ＰＭＯＳ用活性領域２３に対応する開口を有するレジストパターン（マスクパターン）３５を形成する。レジストパターン３５をマスクとして、ＰＭＯＳ用活性領域２３の表層部にリン（Ｐ）を注入することにより、ｎ型ウェル３６を形成する。リンの注入は、例えば加速エネルギ２００ｋｅＶ〜５００ｋｅＶ、ドーズ量１×１０１３ｃｍ−２〜５×１０１３ｃｍ−２の条件で行う。ｎ型ウェル３６を形成した後、レジストパターン３５を除去する。
図４Ｄに示すように、半導体基板３０の上に、図２に示した第１の拡散領域４２に対応する開口を有するレジストパターン（マスクパターン）４０を形成する。この開口の外周は、フォトダイオード用活性領域２０の外周よりも内側に位置する。レジストパターン４０をマスクとして、フォトダイオード用活性領域２０の表層部にリン（Ｐ）を注入することにより、ｎ型の第１の拡散領域４２を形成する。リンの注入は、例えば加速エネルギ２００ｋｅＶ〜１０００ｋｅＶ、ドーズ量１×１０１２ｃｍ−２〜５×１０１３ｃｍ−２の条件で行う。第１の拡散領域４２を形成した後、レジストパターン４０を除去する。ｎ型ウェル３６と第１の拡散領域４２とを同一の注入条件で形成する場合には、１回のイオン注入工程で、両者を同時に形成してもよい。
図４Ｅに示すように、半導体基板３０の上に、レジストパターン（マスクパターン）４５を形成する。レジストパターン４５は、ＮＭＯＳ用活性領域２２及びＰＭＯＳ用活性領域２３を覆う。フォトダイオード用活性領域２０内においては、レジストパターン４５は、図２に示した第２の拡散領域５６に対応する第１の領域５６Ａを覆い、シールド層４７に対応する領域が露出している。
レジストパターン４５をマスクとして、フォトダイオード用活性領域２０の表層部にボロン（Ｂ）を注入することにより、ｐ型のシールド層４７を形成する。ボロンの注入は、例えば加速エネルギ１０ｋｅＶ〜４０ｋｅＶ、ドーズ量１×１０１２ｃｍ−２〜５×１０１３ｃｍ−２の条件で行う。シールド層４７は、第１の拡散領域４２よりも浅い。シールド層４７を形成した後、レジストパターン４５を除去する。
図４Ｆに示すように、ＮＭＯＳ用活性領域２２と交差するように、半導体基板３０の上に、ゲート絶縁膜５１及びゲート電極５３を形成する。同時に、ＰＭＯＳ用活性領域２３と交差するように、半導体基板３０の上に、ゲート絶縁膜５２及びゲート電極５４を形成する。ゲート絶縁膜５１、５２は、例えば酸化シリコンで形成され、その厚さは例えば２ｎｍ〜８ｎｍである。ゲート電極５３、５４は、例えば多結晶シリコンで形成され、その厚さは、例えば１００ｎｍである。ゲート絶縁膜５１、５２の形成には、例えば熱酸化が適用され、ゲート電極５３、５４の形成には、例えば化学気相成長（ＣＶＤ）が適用される。なお、求められる素子特性に応じて、１枚の半導体基板３０の上に、厚さの異なる複数種類のゲート絶縁膜を形成してもよい。
図４Ｇに示すように、半導体基板３０の上に、レジストパターン（マスクパターン）５７を形成する。レジストパターン５７は、ＰＭＯＳ用活性領域２３を覆い、ＮＭＯＳ用活性領域２２を露出させる。フォトダイオード用活性領域２０内においては、レジストパターン５７は、シールド層４７を覆い、第２の拡散領域５６に対応する開口を有する。
レジストパターン５７をマスクとして、半導体基板３０の表層部にリン（Ｐ）を注入する。リンの注入は、例えば加速エネルギ２０ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２の条件で行う。フォトダイオード用活性領域２０内においては、第１の拡散領域４２の表層部にｎ型の第２の拡散領域５６が形成される。ＮＭＯＳ用活性領域２２内においては、ゲート電極５３の両側のｐ型ウェル３３の表層部に、ｎ型のソース及びドレインのエクステンション部５５が形成される。リンの注入後、レジストパターン５７を除去する。
エクステンション部５５と第２の拡散領域５６とは、同一の不純物を、同一の濃度になるように含み、両者の深さは同一である。
第２の拡散領域５６は第１の拡散領域４２よりも浅い。図４Ｇでは、第２の拡散領域５６がシールド層４７よりも深い場合を示しているが、第２の拡散領域５６がシールド層４７よりも浅くなってもよい。第２の拡散領域５６の外側の縁と、シールド層４７の内側の縁とが、ほぼ接触する。なお、レジストパターン５７を形成する際に、許容範囲内の位置ずれが生じると、第２の拡散領域５６の外周線の一部分において、第２の拡散領域５６とシールド層４７とが相互に重なり、他の部分において、両者が相互に離れる。ただし、許容範囲内の位置ずれであれば、フォトダイオードＰＤの動作に支障は無い。
図４Ｈに示すように、半導体基板３０の上に、レジストパターン（マスクパターン）５８を形成する。レジストパターン５８は、フォトダイオード用活性領域２０及びＮＭＯＳ用活性領域２２を覆い、ＰＭＯＳ用活性領域２３を露出させる。レジストパターン５８をマスクとして、半導体基板３０の表層部にボロン（Ｂ）を注入する。ボロンの注入は、例えば加速エネルギ５ｋｅＶ〜２０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２の条件で行う。これにより、ゲート電極５４の両側のｎ型ウェル３６の表層部に、ｐ型のソース及びドレインのエクステンション部６０が形成される。エクステンション部６０の形成後、レジストパターン５８を除去する。
図４Ｉに示すように、半導体基板３０の上に、酸化シリコン、窒化シリコン、酸窒化シリコン等の絶縁材料からなる絶縁膜６２を形成する。絶縁膜６２の厚さは、例えば１００ｎｍとする。絶縁膜６２の形成には、例えばＣＶＤを適用することができる。ゲート電極５３、５４が絶縁膜６２で覆われる。
図４Ｊに示すように、絶縁膜６２の上に、レジストパターン（マスクパターン）６５を形成する。レジストパターン６５は、ＮＭＯＳ用活性領域２２及びＰＭＯＳ用活性領域２３を露出させる。フォトダイオード用活性領域２０内においては、レジストパターン６５は、図２に示した第３の拡散領域７０に対応する開口を有し、第３の拡散領域７０の外側の領域を覆う。
図４Ｋに示すように、レジストパターン６５をエッチングマスクとして、絶縁膜６２に異方性エッチングを施す。絶縁膜６２の異方性エッチングには、例えば反応性イオンエッチング（ＲＩＥ）を適用することができる。ゲート電極５３及び５４の側面に、サイドウォールスペーサ６２Ｓが残る。さらに、フォトダイオード用活性領域２０内においては、第３の拡散領域７０に対応する開口６２Ｈを有する絶縁パターン６２Ａが残る。異方性エッチング後、レジストパターン６５を除去する。
図４Ｌに示すように、ＰＭＯＳ用活性領域２３を覆うレジストパターン（マスクパターン）６７を形成する。フォトダイオード用活性領域２０及びＮＭＯＳ用活性領域２２は露出している。絶縁パターン６２Ａ、サイドウォールスペーサ６２Ｓ、ゲート電極５３、及びレジストパターン６７をマスクとして、半導体基板３０の表層部にリン（Ｐ）を注入する。リンの注入は、例えば加速エネルギ５ｋｅＶ〜２５ｋｅＶ、ドーズ量１×１０１４ｃｍ−２以上の条件で行う。この注入条件は、不純物イオンがフォトダイオード用活性領域２０の上の絶縁パターン６２Ａを透過できないように設定されている。リンの注入後、レジストパターン６７を除去する。なお、リンに代えて、砒素（Ａｓ）を注入してもよい。
このイオン注入により、フォトダイオード用活性領域２０の表層部に、ｎ型の第３の拡散領域７０が形成される。さらに、ＮＭＯＳ用活性領域２２の表層部に、ソース及びドレインの高濃度部７１が形成される。高濃度部７１と第３の拡散領域７０とは、同一の不純物を、同一の濃度になるように含み、両者の深さは同一である。ソース及びドレインの高濃度部７１、エクステンション部５５、ゲート絶縁膜５１、及びゲート電極５３を含むＮＭＯＳトランジスタ７２が得られる。
図４Ｍに示すように、半導体基板３０の上にレジストパターン（マスクパターン）７３を形成する。マスクパターン７３は、フォトダイオード用活性領域２０及びＮＭＯＳ用活性領域２２を覆い、ＰＭＯＳ用活性領域２３を露出させる。レジストパターン７３、ゲート電極５４、及びサイドウォールスペーサ６２Ｓをマスクとして、半導体基板３０の表層部にボロン（Ｂ）を注入する。ボロンの注入は、例えば加速エネルギ３ｋｅＶ〜２０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２以上の条件で行う。ボロンの注入後、レジストパターン７３を除去する。
ボロンの注入により、ＰＭＯＳ用活性領域２３の表層部に、ソース及びドレインの高濃度部７５が形成される。ソース及びドレインの高濃度部７５、エクステンション部６０、ゲート絶縁膜５２、及びゲート電極５４を含むＰＭＯＳトランジスタ７６が得られる。
レジストパターン７３を除去した後、注入された不純物を活性化するためのアニールを行う。このアニールは、例えば窒素雰囲気中で、１０００℃で１秒間の条件で行う。
図４Ｎに示すように、第３の拡散領域７０、ソース及びドレインの高濃度部７１、７５、及びゲート電極５３、５４の上面に、金属シリサイド膜７９を形成する。以下、金属シリサイド膜７９の形成方法について説明する。
半導体基板３０の上に、スパッタリングによりコバルト膜を形成する。コバルト膜の厚さは、例えば５ｎｍ〜１０ｎｍとする。温度５００℃〜７００℃程度の熱処理を行う。この熱処理により、コバルト膜とシリコン表面との界面に、コバルトシリサイド（ＣｏＳｉ）からなる金属シリサイド膜７９が形成される。金属シリサイド膜７９を形成した後、余分のコバルト膜を除去する。
図４Ｏに示すように、半導体基板３０の上に、酸化シリコンからなる厚さ５００ｎｍの層間絶縁膜８０を、ＣＶＤにより形成する。層間絶縁膜８０に化学機械研磨（ＣＭＰ）を施すことにより、その表面を平坦化する。平坦化後の層間絶縁膜８０の厚さは、例えば、半導体基板３０の表面を基準として、２００ｎｍとする。
層間絶縁膜８０に、ビアホール８１を形成する。ビアホール８１は、第３の拡散領域７０、ＮＭＯＳトランジスタ７２のソース及びドレインの高濃度部７１、及びＰＭＯＳトランジスタ７６のソース及びドレインの高濃度部７５に対応して配置される。なお、図４Ｏの断面内には現れていないが、ゲート電極５３及び５４のうち、素子分離絶縁領域３１の上に乗り上げた部分にも、ビアホールが配置される。
全てのビアホール８１の底面に、金属シリサイド膜７９が露出する。このため、同一のエッチング条件で、同時に、これらのビアホール８１を形成することができる。
図３に示すように、ビアホール８１内に、タングステン等の導電性プラグ８５を充填する。さらに、層間絶縁膜８０の上に、多層配線層（図示せず）を形成する。
図５Ａに、シールド層４７と第２の拡散領域５６との接触部分の近傍の断面図を示す。第２の拡散領域５６内に第３の拡散領域７０が形成されている。第３の拡散領域７０の上面に、金属シリサイド膜７９が形成されている。ｐ型のシールド層４７とｎ型の第１の拡散領域４２との界面、及びｐ型のシールド層４７と第２の拡散領域５６との界面に、ｐｎ接合が形成される。このｐｎ接合に逆バイアスを印加すると、ｐｎ接合界面から、ｐ型領域及びｎ型領域に向かって空乏層９０が広がる。
シールド層４７と第２の拡散領域５６との界面から、第２の拡散領域５６内に向かって横方向に延びる空乏層９０の先端までの距離をｄとする。シールド層４７と金属シリサイド膜７９との間隔をｗとする。
図５Ｂに、第２の拡散領域５６のドーズ量と、空乏層９０の侵入長ｄとの関係を示す。横軸は、第２の拡散領域５６のドーズ量を単位「ｃｍ−２」で表し、縦軸は、空乏層９０の進入長ｄを単位「μｍ」で表す。図５Ｂ中の黒菱形記号及び白四角記号は、それぞれ逆バイアスが９Ｖ及び５Ｖのときの進入長ｄを、二次元シミュレーショにより求めた結果示す。
シミュレーションの前提条件は以下の通りである。シールド層４７の不純物はボロンであり、加速エネルギ２０ｋｅＶ、ドーズ量６×１０１２ｃｍ−２の条件で注入される。第１の拡散領域４２の不純物はリンであり、加速エネルギ６５０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２の条件で注入される。第２の拡散領域５６の不純物はリンであり、加速エネルギ３５ｋｅＶの条件で注入される。第２の拡散領域５６のリンのドーズ量は、２×１０１２ｃｍ−２から５×１０１３ｃｍ−２の範囲内で変化させた。
図５Ａにおいて、金属シリサイド膜７９の近傍には、一般的に多くの欠陥が存在する。空乏層９０が、欠陥密度の高い金属シリサイド膜７９の近傍まで達すると、欠陥に起因するリーク電流が増大する。リーク電流を抑制するために、間隔ｗを、進入長ｄよりも長くすることが好ましい。
進入長ｄは、第２の拡散領域５６のｎ型不純物のドーズ量（不純物濃度）に依存する。ｎ型不純物のドーズ量が少なくなると、進入長ｄが長くなる。第２の拡散領域５６は、図４Ｇに示したように、ＮＭＯＳトランジスタのソース及びドレインのエクステンション部５５と同一のイオン注入工程で形成される。このため、第２の拡散領域５６を形成する時の加速エネルギ及びドーズ量は、ＮＭＯＳトランジスタに求められる素子特性によって決定される。一例として、第２の拡散領域５６のドーズ量を３×１０１３ｃｍ−２とし、逆バイアスを５Ｖとすると、図５Ｂから、進入長ｄは約０．０８μｍになる。シールド層４７や第３の拡散領域７０を形成するときの位置合わせマージン、金属シリサイド膜７９の周囲の欠陥の分布を考慮すると、間隔ｗを１μｍ以上にすることが好ましい。
より一般的には、フォトダイオードＰＤのｐｎ接合に、図１Ｂに示したリセット電圧ＶＲを印加したときに、空乏層９０の先端が、金属シリサイド膜７９まで到達しないように、間隔ｗ、及び第２の拡散領域５６の不純物濃度を設定することが好ましい。
間隔ｗを広く設定し過ぎると、図２に示した平面視において、シールド層４７と第２の拡散領域５６との境界線が長くなってしまう。境界線が長くなることは、リーク電流の増大に繋がる。従って、間隔ｗを必要以上に広く設定することは好ましくない。一例として、図２において、第２の拡散領域５６の外周線の全長が、フォトダイオード用活性領域２０の外周線の全長の１／５以下になるように設定することが好ましい。このように設定することにより、リーク電流抑制の有意な効果が得られる。
図６に、実施例１による半導体装置のフォトダイオードＰＤに発生する空乏層の二次元シミュレーション結果を示す。シミュレーションの前提条件として、半導体基板３０の比抵抗を１０Ωｃｍとした。第１の拡散領域４２の不純物はリンであり、加速エネルギ６５０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２の条件で注入される。第２の拡散領域５６の不純物はリンであり、加速エネルギ３５ｋｅＶ、ドーズ量３×１０１３ｃｍ−２の条件で注入される。第３の拡散領域７０の不純物はリンであり、加速エネルギ８ｋｅＶ、ドーズ量８×１０１５ｃｍ−２の条件で注入される。シールド層６の不純物はボロンであり、加速エネルギ２０ｋｅＶ、ドーズ量６×１０１２ｃｍ−２の条件で注入される。シールド層４７と第３の拡散領域７０との間隔ｗは、１．０μｍである。
第１の拡散領域４２、第２の拡散領域５６、及び第３の拡散領域７０を含むｎ型領域と、半導体基板３０及びシールド層４７を含むｐ型領域との境界に、ｐｎ接合界面９１が形成される。ｐｎ接合に５Ｖの逆バイアスを印加したときに、空乏層９０が発生する。空乏層９０が受光領域として作用する。
空乏層９０が半導体と絶縁体との界面に接する領域が、シールド層４７と第２の拡散領域５６との境界線近傍に局在化されていることがわかる。また、空乏層９０は、金属シリサイド膜７９まで達していない。このため、リーク電流が抑制される。
空乏層９０は、第１の拡散領域４２の外周線から横方向にも広がる。図３において、第１の拡散領域４２と素子分離絶縁領域３１との間隔は、横方向に広がった空乏層９０の先端が素子分離絶縁領域３１に接触しないように設定されている。一例として、第１の拡散領域４２の外周線から、空乏層９０の外側の先端までの距離は、１．５μｍ程度である。このため、第１の拡散領域４２と素子分離絶縁領域３１との間隔を、３μｍ以上確保することが好ましい。
図７Ａ〜図７Ｂを参照して、実施例２による半導体装置の製造方法について説明する。以下、実施例１との相違点に着目して説明する。
図７Ａは、実施例１の図４Ｇに示した工程における断面図に対応する。実施例１では、シールド層４７と第２の拡散領域５６とが相互に接していた。実施例２では、レジストパターン５７に形成される開口が、シールド層４７の内周側の縁から離れている。このため、第２の拡散領域５６がシールド層４７に接しない。両者の間の領域は、第１の拡散領域４２にドープされたｎ型不純物によりｎ型になる。その他の工程は、実施例１の対応する工程と同一である。
図７Ｂは、実施例１の図３に示した断面図に対応する。第２の拡散領域５６内に第３の拡散領域７０が形成されている。第３の拡散領域７０の上面に金属シリサイド膜７９が形成されている。導電性プラグ８５が金属シリサイド膜７９に接続される。
図８に、実施例２による半導体装置のフォトダイオードＰＤに発生する空乏層の二次元シミュレーション結果を示す。各領域の不純物の注入条件は、図６に示したシミュレーション結果の場合と同一である。このシミュレーションにおいては、第２の拡散領域５６とシールド層４７との間隔ｂを２μｍとし、第３の拡散領域７０の縁から、第２の拡散領域５６の縁までの間隔ａを１μｍとした。
ｐｎ接合界面９１に沿うように空乏層９０が発生している。シールド層４７の内周側の縁に対応するｐｎ接合界面に連続するｎ型領域の不純物濃度は、実施例１の場合よりも低い。このため、空乏層９０が、シールド層４７の内周側の縁からｎ型領域に向かって、より深く進入する。これは、図５Ｂにおいて、第２の拡散領域５６のドーズ量を少なくした場合に相当する。
実施例２では、第３の拡散領域７０（金属シリサイド膜７９）とシールド層４７との間隔ａ＋ｂを、実施例１の半導体装置の対応する部分の間隔ｗよりも広く設定している。このため、空乏層９０が、金属シリサイド膜７９まで達することが防止される。
実施例２においては、シールド層４７の内周側のｐｎ接合界面近傍の電界が、実施例１の場合に比べて弱くなる。このため、強電界に起因するリーク電流の増大を抑制することができる。
実施例２においては、第２の拡散領域５６は必須ではない。すなわち、第１の拡散領域４２内に、直接第３の拡散領域７０を形成してもよい。また、第３の拡散領域７０を省略し、第１の拡散領域４２内に、金属シリサイド膜７９を直接形成してもよい。
実施例１及び実施例２では、半導体基板３０の表層部及びシールド層４７をｐ型とし、第１の拡散領域４２、第２の拡散領域５６、及び第３の拡散領域７０をｎ型としたが、これらの導電型を逆にしてもよい。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
１０ 撮像領域
１１ 行選択回路
１２ 信号読出回路（リセット電圧印加回路）
１３ 画素
２０ フォトダイオード用活性領域
２１ ＭＯＳ用活性領域
２２ ＮＭＯＳ用活性領域
２３ ＰＭＯＳ用活性領域
２５ 配線
３０ 半導体基板
３２ レジストパターン（マスクパターン）
３３ ｐ型ウェル
３５ レジストパターン（マスクパターン）
３６ ｎ型ウェル
４０ レジストパターン（マスクパターン）
４２ 第１の拡散領域
４５ レジストパターン（マスクパターン）
４７ シールド層
５１、５２ ゲート絶縁膜
５３、５４ ゲート電極
５５ エクステンション部
５６ 第２の拡散領域
５６Ａ 第１の領域
５８ レジストパターン（ますクパターン）
６０ エクステンション部
６２ 絶縁膜
６２Ａ 絶縁パターン
６２Ｈ 開口
６２Ｓ サイドウォールスペーサ
６５、６７ レジストパターン（マスクパターン）
７０ 第３の拡散領域
７１ ソース及びドレインの高濃度部
７２ ＮＭＯＳトランジスタ
７３ レジストパターン（マスクパターン）
７５ ソース及びドレインの高濃度部
７６ ＰＭＯＳトランジスタ
７９ 金属シリサイド膜
８０ 層間絶縁膜
８１ ビアホール
８５ 導電性プラグ
９０ 空乏層

Claims (8)

  1. 第１の導電型の表層部を有する半導体基板と、
    前記第１の導電型とは反対の第２の導電型よりなり、前記表層部内に形成され、前記表層部の第１の導電型の領域との間に、受光領域となるｐｎ接合を形成する第１の拡散領域と、
    前記第１の拡散領域の表面の一部の領域に形成された第１の金属シリサイド膜と、
    前記第１の拡散領域の表面において、前記第１の金属シリサイド膜の縁から離れて、該第１の金属シリサイド膜を取り囲むように配置され、前記第１の導電型よりなり、前記第１の拡散領域との間にｐｎ接合を形成するシールド層と、
    前記第１の金属シリサイド膜と、前記シールド層との間の前記第１の拡散領域の表層部に形成され、前記第２の導電型よりなり、前記第２の導電型の不純物濃度が、前記第１の拡散領域の前記第２の導電型の不純物濃度よりも高い第２の拡散領域と、
    前記第１の金属シリサイド膜の下に、該第１の金属シリサイド膜に接するように形成され、前記第２の導電型よりなり、前記第２の導電型の不純物濃度が、前記第２の拡散領域の前記第２の導電型の不純物濃度よりも高い第３の拡散領域と、
    前記半導体基板の表層部に形成され、ソース、ドレイン、及びゲート電極を含むＭＯＳトランジスタと、
    前記ＭＯＳトランジスタのソース、ドレイン、及びゲート電極の上面に形成され、前記第１の金属シリサイド膜と同一の材料からなる第２の金属シリサイド膜と、
    を有し、
    前記ＭＯＳトランジスタのソース及びドレインの各々は、前記第２の導電型の高濃度部とエクステンション部とを含み、該エクステンション部は、該高濃度部と該ＭＯＳトランジスタのチャネルとの間に配置され、該エクステンション部の前記第２の導電型の不純物濃度は、前記高濃度部の前記第２の導電型の不純物濃度よりも低く、
    前記第２の拡散領域の深さと、前記エクステンション部の深さとが等しく、前記第２の拡散領域の前記第２の導電型の不純物濃度と、前記エクステンション部の前記第２の導電型の不純物濃度とが等しく、
    前記第３の拡散領域の深さと、前記高濃度部の深さとが等しく、前記第３の拡散領域の前記第２の導電型の不純物濃度と、前記高濃度部の前記第２の導電型の不純物濃度とが等しい半導体装置。
  2. さらに、前記半導体基板の表層部に、前記第１の拡散領域を取り囲むように形成された素子分離絶縁膜を有し、
    前記第１の拡散領域と、前記表層部の前記第１の導電型の領域との間のｐｎ接合界面は、前記素子分離絶縁膜に接触しない請求項１に記載の半導体装置。
  3. さらに、前記ｐｎ接合に逆バイアスを印加する電圧印加回路を含み、
    前記電圧印加回路から逆バイアスが印加されたときに、前記ｐｎ接合の領域に発生する空乏層が、前記第１の金属シリサイド膜まで達しないように、前記第１の金属シリサイド膜が前記シールド層から離れている請求項１または２に記載の半導体装置。
  4. 半導体基板の表層部に形成されたフォトダイオードであって、
    第１の導電型よりなる前記表層部内に形成され、前記第１の導電型とは反対の第２の導電型よりなる第１の拡散領域、
    前記第１の拡散領域に含まれる領域、かつ前記半導体基板の表面に形成され、前記第２の導電型よりなる第２の拡散領域、
    前記第２の拡散領域に含まれる領域、かつ前記半導体基板の表面に形成され、前記第２の導電型よりなる第３の拡散領域、
    前記第１の拡散領域よりも前記半導体基板の表面に近い領域、かつ前記第３の拡散領域の外側の領域に形成され、前記第１の導電型よりなるシールド層、および、
    前記第３の拡散領域の上に、前記シールド層と離間して形成される第１の金属シリサイド膜、
    を含む前記フォトダイオードと、
    前記フォトダイオードの第１の金属シリサイド膜と接触する導電性プラグと、
    前記半導体基板の表層部に形成され、ソース、ドレイン、及びゲート電極を含むＭＯＳトランジスタと、
    前記ＭＯＳトランジスタのソース、ドレイン、及びゲート電極の上面に形成され、前記第１の金属シリサイド膜と同一の材料からなる第２の金属シリサイド膜と、
    を有し、
    前記ＭＯＳトランジスタのソース及びドレインの各々は、前記第２の導電型の高濃度部とエクステンション部とを含み、該エクステンション部は、該高濃度部と該ＭＯＳトランジスタのチャネルとの間に配置され、該エクステンション部の前記第２の導電型の不純物濃度は、前記高濃度部の前記第２の導電型の不純物濃度よりも低く、
    前記第２の拡散領域の深さと、前記エクステンション部の深さとが等しく、前記第２の拡散領域の前記第２の導電型の不純物濃度と、前記エクステンション部の前記第２の導電型の不純物濃度とが等しく、
    前記第３の拡散領域の深さと、前記高濃度部の深さとが等しく、前記第３の拡散領域の前記第２の導電型の不純物濃度と、前記高濃度部の前記第２の導電型の不純物濃度とが等しい半導体装置。
  5. 第１の導電型の半導体基板の表層部に、フォトダイオード用活性領域及びＭＯＳ用活性領域を画定する素子分離絶縁膜を形成する工程と、
    前記フォトダイオード用活性領域の表層部に、前記第２の導電型の第１の拡散領域を形成する工程と、
    前記第１の拡散領域の表面の一部分である第１の領域よりも外側の前記フォトダイオード用活性領域の表層部に、前記第１の導電型のシールド層を、前記第１の活性領域よりも浅く形成する工程と、
    前記ＭＯＳ用活性領域の一部の領域の上に、ゲート絶縁膜及びゲート電極が積層されたゲートパターンを形成する工程と、
    前記ゲートパターン及び前記半導体基板の上に、絶縁膜を形成する工程と、
    前記ＭＯＳ用活性領域上の前記絶縁膜を露出させ、かつ前記第１の領域の内側に開口を有する第１のマスクパターンを形成する工程と、
    前記第１のマスクパターンをエッチングマスクとして、前記絶縁膜を異方性エッチングすることにより、前記絶縁膜に開口を形成すると共に、前記ゲートパターンの側面に、前記絶縁膜からなるサイドウォールスペーサを残す工程と、
    前記第１のマスクパターンを除去する工程と、
    前記第１のマスクパターンを除去した後、前記絶縁膜をマスクとして前記第２の導電型の不純物を注入することにより、前記フォトダイオード用活性領域に第３の拡散領域を形成する工程と、
    前記第３の拡散領域の上面に、金属シリサイド膜を形成する工程と
    を有する半導体装置の製造方法。
  6. 前記第３の拡散領域を形成する工程において、前記ゲートパターン及びサイドウォールスペーサをマスクとして、前記第２の導電型の不純物を注入することにより、ソース及びドレインを形成し、
    前記金属シリサイド膜を形成する工程において、前記ソース、ドレイン、及びゲート電極の上面にも金属シリサイド膜を形成する請求項５に記載の半導体装置の製造方法。
  7. 前記ゲートパターンを形成した後、前記絶縁膜を形成する前に、
    前記ＭＯＳ用活性領域を露出させ、かつ前記第１の領域に整合するか、あるいは前記第１の領域の内部に開口を有する第２のマスクパターンを形成する工程と、
    前記第２のマスクパターンをマスクとして前記第２の導電型の不純物を注入することにより、前記フォトダイオード用活性領域に第２の拡散領域を形成するとともに、前記ＭＯＳ用活性領域に、ＭＯＳトランジスタのエクステンション部を形成する工程と
    を含む請求項６に記載の半導体装置の製造方法。
  8. 前記金属シリサイド膜を形成した後、さらに、
    前記半導体基板の上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜に、前記第３の拡散領域上の前記金属シリサイド膜が露出する第１のビアホールと、前記ソース及びドレイン上の金属シリサイド膜が露出する第２のビアホールとを形成する工程と、
    前記第１のビアホール及び前記第２のビアホールを、導電性プラグで埋め込む工程と
    を含む請求項６または７に記載の半導体装置の製造方法。
JP2009178755A 2009-07-31 2009-07-31 半導体装置及びその製造方法 Expired - Fee Related JP5387212B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2009178755A JP5387212B2 (ja) 2009-07-31 2009-07-31 半導体装置及びその製造方法
US12/833,330 US8410533B2 (en) 2009-07-31 2010-07-09 Semiconductor device and method for producing same
KR1020100073412A KR101357314B1 (ko) 2009-07-31 2010-07-29 반도체 장치 및 그 제조 방법
CN2010102432374A CN101989612B (zh) 2009-07-31 2010-07-30 半导体器件及其制造方法
KR1020120038306A KR101228769B1 (ko) 2009-07-31 2012-04-13 반도체 장치 및 그 제조 방법
KR1020120063273A KR20120085220A (ko) 2009-07-31 2012-06-13 반도체 장치 및 그 제조 방법
US13/536,322 US8409913B2 (en) 2009-07-31 2012-06-28 Semiconductor device and method for producing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009178755A JP5387212B2 (ja) 2009-07-31 2009-07-31 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2011035095A JP2011035095A (ja) 2011-02-17
JP5387212B2 true JP5387212B2 (ja) 2014-01-15

Family

ID=43526166

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009178755A Expired - Fee Related JP5387212B2 (ja) 2009-07-31 2009-07-31 半導体装置及びその製造方法

Country Status (4)

Country Link
US (2) US8410533B2 (ja)
JP (1) JP5387212B2 (ja)
KR (3) KR101357314B1 (ja)
CN (1) CN101989612B (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6084922B2 (ja) * 2011-06-23 2017-02-22 パナソニック株式会社 固体撮像装置
JP6273571B2 (ja) 2011-11-22 2018-02-07 パナソニックＩｐマネジメント株式会社 固体撮像装置
FR2984607A1 (fr) * 2011-12-16 2013-06-21 St Microelectronics Crolles 2 Capteur d'image a photodiode durcie
JP5991739B2 (ja) * 2012-06-15 2016-09-14 キヤノン株式会社 固体撮像装置およびその製造方法、ならびにカメラ
JP6216448B2 (ja) * 2013-06-26 2017-10-18 林 大偉LIN, Dai Wei フォトダイオード
US20150084152A1 (en) * 2013-09-24 2015-03-26 Da Wei Lin Photodiode
CN107148388B (zh) * 2014-10-30 2019-08-16 印刷包装国际有限责任公司 具有手柄的纸箱
US9525001B2 (en) * 2014-12-30 2016-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN108206193B (zh) * 2016-12-20 2020-11-13 中芯国际集成电路制造(上海)有限公司 图像传感器及其制造方法
JP2019046864A (ja) * 2017-08-30 2019-03-22 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び電子機器

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0858111B1 (en) * 1997-02-10 2010-07-07 Cypress Semiconductor Corporation (Belgium) BVBA A detector for electromagnetic radiation, pixel structure with high sensitivity using such detector and method of manufacturing such detector
KR100278285B1 (ko) * 1998-02-28 2001-01-15 김영환 씨모스 이미지센서 및 그 제조방법
JP4178608B2 (ja) * 1998-04-16 2008-11-12 株式会社ニコン 固体撮像装置
EP2287917B1 (en) * 1999-02-25 2016-05-25 Canon Kabushiki Kaisha Light-receiving element and photoelectric conversion device
JP3782297B2 (ja) * 2000-03-28 2006-06-07 株式会社東芝 固体撮像装置及びその製造方法
ATE507585T1 (de) * 2000-10-19 2011-05-15 Quantum Semiconductor Llc Verfahren zur herstellung von mit cmos integrierten heteroübergang-photodioden
JP3974322B2 (ja) * 2000-12-07 2007-09-12 株式会社日立製作所 光半導体集積回路装置及び光記憶再生装置
US6995426B2 (en) * 2001-12-27 2006-02-07 Kabushiki Kaisha Toshiba Semiconductor device having vertical metal insulator semiconductor transistors having plural spatially overlapping regions of different conductivity type
JP2004055903A (ja) * 2002-07-22 2004-02-19 Nikon Corp 受光装置、計測装置、露光装置、およびデバイス製造方法
KR100479208B1 (ko) * 2002-10-23 2005-03-28 매그나칩 반도체 유한회사 살리사이드 공정을 이용한 이미지센서의 제조 방법
KR100572853B1 (ko) * 2003-12-26 2006-04-24 한국전자통신연구원 반도체 광센서
KR100695517B1 (ko) * 2005-07-26 2007-03-14 삼성전자주식회사 씨모스 이미지 센서 및 그 제조방법
JP4658732B2 (ja) * 2005-08-09 2011-03-23 ローム株式会社 フォトダイオードおよびフォトトランジスタ
CN100550437C (zh) 2005-08-31 2009-10-14 富士通微电子株式会社 光电二极管、固体拍摄装置及其制造方法
JP5175030B2 (ja) * 2005-12-19 2013-04-03 ルネサスエレクトロニクス株式会社 固体撮像装置
US7787303B2 (en) * 2007-09-20 2010-08-31 Cypress Semiconductor Corporation Programmable CSONOS logic element
US8410568B2 (en) * 2008-08-29 2013-04-02 Tau-Metrix, Inc. Integrated photodiode for semiconductor substrates

Also Published As

Publication number Publication date
US8409913B2 (en) 2013-04-02
CN101989612A (zh) 2011-03-23
KR101228769B1 (ko) 2013-01-31
KR20120085220A (ko) 2012-07-31
JP2011035095A (ja) 2011-02-17
CN101989612B (zh) 2012-08-08
KR101357314B1 (ko) 2014-02-03
KR20110013304A (ko) 2011-02-09
US20120270364A1 (en) 2012-10-25
KR20120056239A (ko) 2012-06-01
US8410533B2 (en) 2013-04-02
US20110024807A1 (en) 2011-02-03

Similar Documents

Publication Publication Date Title
JP5387212B2 (ja) 半導体装置及びその製造方法
JP5493382B2 (ja) 固体撮像装置、その製造方法および撮像装置
US20170365631A1 (en) Semiconductor device and method of manufacturing same
US8294231B2 (en) Optical sensing device including visible and UV sensors
US10141363B2 (en) Semiconductor device and method for manufacturing same
US6518115B2 (en) CMOS image sensor and method for fabricating the same
JP4751395B2 (ja) フォトダイオード、固体撮像装置、およびその製造方法
US9842871B2 (en) Method of manufacturing semiconductor device
US20160156817A1 (en) Manufacturing method of imaging apparatus, imaging apparatus, and imaging system
US6541329B1 (en) Method for making an active pixel sensor
US9490294B2 (en) Method of manufacturing semiconductor device
US10937822B2 (en) Photoelectric conversion device and manufacturing method of the photoelectric conversion device
JP6341796B2 (ja) 半導体装置の製造方法
JP4303246B2 (ja) 半導体受光装置
JP4725673B2 (ja) 固体撮像装置及びその製造方法
US20090166691A1 (en) Image Sensor and Method of Manufacturing the Same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120404

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130702

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130821

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130910

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130923

R150 Certificate of patent or registration of utility model

Ref document number: 5387212

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees