JP2016540391A - スルー基板ビアおよび前側構造を製造するためのデバイス、システムおよび方法 - Google Patents

スルー基板ビアおよび前側構造を製造するためのデバイス、システムおよび方法 Download PDF

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Abstract

半導体デバイスを製造する方法と、スルー基板ビア（ＴＳＶ）を有する半導体デバイス。半導体デバイスを製造する方法の一実施形態は、誘電構造および半導体基板の少なくとも一部を通る開口を形成することと、開口を裏打ちする第一部分と、開口の横方向に外部の誘電構造の外部表面の上の第二部分とを有する誘電ライナー材料を形成することと、を含む。方法は、誘電ライナー材料の第二部分が露出されるように導電性材料を除去することと、ＴＳＶに電気的に結合された誘電ライナー材料の第二部分内のダマシン導線を形成することと、をさらに含む。【選択図】図１４

Description

本技術は、半導体デバイスの製造に関し、より詳細には、幾つかの実施形態は、スルー基板ビア（ＴＳＶ）および関連する金属被覆構造に関する。
半導体デバイスの形成は、基板もしくは他のアセンブリ内および／またはその上に材料を追加、除去および／または変化させる一連のプロセスを実施することを典型的に含む。累積的に、これらのプロセスは、非常に高密度のトランジスタ、キャパシタ、ダイオード、導線、誘電構造および集積回路の他のコンポーネントを精密に形成することができる。電気部品間の電気接続は複雑であり、典型的には、誘電材料、導電性材料および半導電性材料の複数の層にわたって、それらを通って延びることができる。ある層から別の層への電気接続は、開口または穴の中に形成することができ、これらは、所望のパターンで選択的にエッチングすることができる。例えば、ＴＳＶが、ウェーハまたはパッケージの逆側にあるボンドパッドまたは他の接点に電気的に結合することができるように、スルー基板ビア（ＴＳＶ）は、基板またはパッケージング材料を通って延びるＴＳＶ穴内に形成される。このような開口およびＴＳＶ穴は、例えば、二酸化シリコンなどの誘電材料で典型的には裏打ちされて、半導体基板または他の近傍の構造から開口内の金属または他の導電性材料を電気的に絶縁する。開口内に排他的に誘電ライナーを堆積することは、技術的に困難であり得るため、誘電ライナーは、ウェーハの前側にわたって、開口内へと誘電ライナー材料の連続的層（即ち、コンフォーマルブランケット層）を堆積し、エッチバックプロセスを実施することによって一般的に形成され、ウェーハの裏側または前側外部表面から誘電ライナー材料の一部を完全に除去する。
従来、ウェーハの外部表面の上の誘電ライナー材料は、導電性材料でＴＳＶ穴を充填する前に、適切なスラリー（“スペーサＣＭＰ”）で化学機械平坦化プロセスを使用して除去される。スペーサＣＭＰプロセスは、誘電材料および金属を大幅に異なる速度で除去し、誘電ライナー材料の下に比較的厚く、低いｋを有する誘電材料を有することによって、下の材料に損傷を与えることなく、連続的誘電ライナー材料の上部を除去しようとする。さらに、ＴＳＶを形成した後、誘電ライナー材料から分離した永久誘電材料が堆積されてパターン化され、ＴＳＶと、ＴＳＶから横方向に離隔された他の接点と、にわたってトレンチを形成する。トレンチは、その後、導電性材料で充填され、対応する接点およびＴＳＶに電気的に結合された導線を形成する。従来のＴＳＶ製造は、製造プロセスの複雑性を増す幾つかのプロセスステップおよび材料を必要とする。したがって、本分野および半導体デバイス製造の関連分野においては、技術革新の必要がある。
本技術の多くの態様は、以下の図面を参照してより理解することができる。図面内の構成要素は、必ずしも同じ縮尺で描かれているわけではなく、むしろ、本技術の原理を明確に図示するような強調が行われている。
本技術の一実施形態により、導電性構造を形成するための方法における選択されたステップにおける半導体デバイスを図示する部分的な概略断面図である。 本技術の一実施形態により、導電性構造を形成するための方法における選択されたステップにおける半導体デバイスを図示する部分的な概略断面図である。 本技術の一実施形態により、導電性構造を形成するための方法における選択されたステップにおける半導体デバイスを図示する部分的な概略断面図である。 本技術の一実施形態により、導電性構造を形成するための方法における選択されたステップにおける半導体デバイスを図示する部分的な概略断面図である。 本技術の一実施形態により、導電性構造を形成するための方法における選択されたステップにおける半導体デバイスを図示する部分的な概略断面図である。 本技術の一実施形態により、導電性構造を形成するための方法における選択されたステップにおける半導体デバイスを図示する部分的な概略断面図である。 本技術の一実施形態により、導電性構造を形成するための方法における選択されたステップにおける半導体デバイスを図示する部分的な概略断面図である。 本技術の一実施形態により、導電性構造を形成するための方法における選択されたステップにおける半導体デバイスを図示する部分的な概略断面図である。 本技術の一実施形態により、導電性構造を形成するための方法における選択されたステップにおける半導体デバイスを図示する部分的な概略断面図である。 本技術の一実施形態により、導電性構造を形成するための方法における選択されたステップにおける半導体デバイスを図示する部分的な概略断面図である。 本技術の一実施形態により、導電性構造を形成するための方法における選択されたステップにおける半導体デバイスを図示する部分的な概略断面図である。 本技術の一実施形態により、導電性構造を形成するための方法における選択されたステップにおける半導体デバイスを図示する部分的な概略断面図である。 本技術の一実施形態により、導電性構造を形成するための方法における選択されたステップにおける半導体デバイスを図示する部分的な概略断面図である。 図１−図１３に示された方法によって形成された半導体デバイスを図示する部分的な概略断面図である。 本技術の別の実施形態により、導電性構造を形成するための方法における選択されたステップにおける半導体デバイスを図示する部分的な概略断面図である。より詳細には、図１５は、図１１に示された段階の別の実施形態に対応する。 本技術の別の実施形態により、導電性構造を形成するための方法における選択されたステップにおける半導体デバイスを図示する部分的な概略断面図である。より詳細には、図１６は、図１２に示された段階の別の実施形態に対応する。 本技術の別の実施形態により、導電性構造を形成するための方法における選択されたステップにおける半導体デバイスを図示する部分的な概略断面図である。より詳細には、図１７は、図１３に示された段階の別の実施形態に対応する。 本技術による方法の実施形態のフローチャートである。 本技術による方法の実施形態のフローチャートである。 本技術の一実施形態による半導体デバイスを組み込むシステムを示すブロック図である。
半導体デバイスを形成するための方法の幾つかの実施形態の具体的詳細事項が、関連デバイスおよびシステムと共に本明細書に記述される。“半導体デバイス（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ）”という語は、一般的に、一つ以上の半導体材料を含むソリッドステートデバイスを称する。半導体デバイスの例は、論理デバイス、メモリデバイス、およびダイオードを含む。さらに、“半導体デバイス”という語は、最終デバイスまたは最終デバイスになる前の様々な処理段階におけるアセンブリもしくは他の構造を称することがある。それが用いられる文脈によっては、“基板（ｓｕｂｓｔｒａｔｅ）”という語は、ウェーハレベル基板またはシンギュレートされたダイレベル基板を称することができる。当業者は、本明細書に記述される方法の適切なステップが、ウェーハレベルまたはダイレベルで実施することができることを理解するであろう。さらに、文脈がそうでないと示さない限りは、本明細書に開示される構造は、従来の半導体製造技術を利用して形成することができる。材料は、例えば、化学蒸着、物理蒸着、原子層堆積、スピンコーティングおよび／または他の適切な技術を利用して堆積することができる。同様に、材料は、例えば、プラズマエッチング、ウェットエッチング、化学機械平坦化または他の適切な技術を利用して除去することができる。
本技術の多くの実施形態は、完成したときに基板および／またはパッケージング材料を完全に通って延びる導電性プラグまたはコネクタなどのＴＳＶ（例えば、スルーシリコンビア）の文脈で以下に記述される。当業者は、本技術が、ウェーハ内の他の電気コネクタを含む実施形態などのさらなる実施形態を有することがあることと、本技術が、図１−図１７を参照して本明細書に記述された実施形態の詳細事項のうちの幾つかがなくても実践することができることを理解するであろう。参照の簡便性のために、同一の参照番号が本開示を通して、類似の要素または特徴を識別するために使用されるが、同一の参照番号の使用は、その特徴が同一であると解釈するべきであることを意味するものではない。実際には、本明細書に記述される多くの例において、同一の参照番号の特徴またはプロセスは、構造および／または機能が互いに別個である複数の実施形態を有する。さらに、同一の陰影は、構成が類似であり得る断面における材料を示すために使用されてもよいが、同一の陰影の使用は、本明細書に特に記載されない限りは、その材料が同一であると解釈するべきであることを意味するものではない。
充填されていない開口周囲のブランケットまたは連続的誘電材料の過多部分を除去するために半導体デバイスを平坦化することは、不利益であり得る。例えば、従来のプロセスにおいては、スペーサＣＭＰステップは、ＴＳＶ開口からブランケット誘電材料を凹面にすることなく、または、下の誘電材料を除去し過ぎて、導電性フィーチャ（例えば、タングステン接点）を損傷することなく、ウェーハの前側から誘電ライナー材料を除去しなければならない。このように、スペーサＣＭＰステップは、下にあるフィーチャを保護するために、比較的厚い基盤誘電材料（例えば、３５０Å）を必要とすることがある。さらに、誘電ライナー材料の上部を除去し、ＴＳＶ開口を導電性材料で充填した後、ダマシン導線用の永久誘電体として適切な追加の誘電ダマシン材料が、所望の金属被覆を形成するために堆積されてパターン化されなければならない。その結果として、誘電ライナーは、個別の除去ステップ（例えば、スペーサＣＭＰ）を必要とし、ＴＳＶを被覆する誘電ライナーおよび追加誘電ダマシン材料の双方が、ウェーハの上に堆積されなければならない。
本技術の実施形態による方法は、スペーサＣＭＰステップを排除し、ＴＳＶ開口の横方向に外側のウェーハの裏側または前側の上の誘電ライナー材料の外部が、ダマシン誘電材料の代わりに、またはダマシン誘電材料に加えてのいずれかで最終デバイスに組み込まれる。したがって、誘電ライナー材料の外部は、金属被覆構造の導線がウェーハの上に形成される誘電材料を提供することができる。ウェーハの上に誘電ライナー材料の外部を残すことによって、あらゆる基盤誘電材料は比較的薄く（例えば、１５０Å）することができる。なぜなら、誘電ライナー材料自体は、その後のＣＭＰプロセス中に下部の構造を保護するからである。また、ウェーハの上に誘電ライナー材料の外部を残すことは、前側金属被覆のための追加ダマシン誘電材料を堆積する必要性を排除することができる。さらに、バリア／シード材料を堆積して、導電性プラグ材料でＴＳＶ開口を充填する前に、上側誘電ライナー材料を除去するプロセスと比較すると、上側誘電ライナー材料は、凹面化を低減することができる。本技術の幾つかの実施形態は、このように、幾つかのプロセスステップ（例えば、スペーサＣＭＰおよびその後の前側ダマシン誘電材料の堆積）を排除することと、ＴＳＶを形成するための材料の体積および数（例えば、誘電ライナー材料および追加前側ダマシン誘電材料下の基盤誘電材料の厚さ）を減少させることによって、ＴＳＶの製造を簡略化する。これらの特徴は、図１−図１４を参照することでより明らかとなるであろう。
図１−図１３は、本技術の一実施形態によるスルー基板ビアまたは他のコネクタを形成するための方法の一連の段階における半導体デバイス１００の一部を示す部分的な概略断面図である。図１に示されるように、半導体デバイス１００は、基板１０２と、電気部品１０４（概略的に図示される）と、第一の誘電材料１０８を通って電気部品１０４から延びる接点１０６と、を含むことができる。電気部品１０４は、トランジスタ（例えば、バイポーラもしくは電界効果トランジスタ）、ダイオード、キャパシタ、または基板１０２の中および／もしくは基板１０２の上に形成される別の適切なソリッドステート部品とすることができる。幾つかの実施形態においては、接点１０６は、ゲート電極とすることができ、半導体デバイス１００は、ソース電極（図示せず）およびドレイン電極（図示せず）をさらに含むことができる。接点１０６に対して適切な材料は、とりわけタングステンを含む。図１に示されるように、第一の誘電材料１０８は、ほぼ平面の表面１０９を有することができる。
図２は、停止材料１１０が平面表面１０９の上に形成された後の半導体デバイス１００を示す。停止層１１０は、第一の誘電材料１０８とは異なる第二の誘電材料とすることができる。幾つかの実施形態においては、停止材料１１０は、低いｋを有する誘電材料、例えば、二酸化シリコンよりも低い誘電定数を有する誘電材料を含むことができる。さらに、停止材料１１０は、平坦化にわたる制御を向上させるために、低い除去速度を有するように選択することができる。幾つかの実施形態においては、停止材料１１０は、例えば、炭素をドープしたシリコン窒化物などのシリコン窒化物または別の適切な材料を含むことができる。第一の誘電材料１０８および停止材料１１０は、外部表面１１３を有する誘電構造１１１をともに画定することができる。
図３は、開口１１４の第一部分が第一の誘電材料１０８を通って形成された後の半導体デバイス１００を示す。開口１１４は、本技術分野で既知の方法、例えば、停止材料１１０の上にフォトレジスト１１２を堆積して、フォトリソグラフィーまたは他の適切な技術を利用してフォトレジスト１１２をパターン化することなどによって、形成することができる。停止材料１１０および第一の誘電材料１０８は、その後、第一のエッチングを使用してエッチングすることができ、基板１０２の深さに開口１１４の第一部分を形成する。図示の簡便のため図３には唯一つの開口１１４のみが示されているが、半導体デバイス１００は、複数の開口１１４を含むことができる。
図４は、基板１０２の少なくとも一部を通って開口１１４の深さに第二のエッチングが延びる後の半導体デバイス１００を示す。図３および図４に示された第一および第二のエッチングは、其々、プラズマエッチングまたは他の適切な技術を利用して実施することができ、第一および第二のエッチングは、第一の誘電材料１０８および基板１０２の少なくとも一部の異なる材料を除去するために選択された異なる処理パラメータを其々含むことができる。他の実施形態においては、開口１１４は、単一のエッチングを利用して第一の誘電材料１０８および基板１０２を通って形成することができる。
図５は、開口１１４が基板１０２の全体の深さまでエッチングされた後、かつ、残りのフォトレジスト１１２が例えば、プラズマアッシング、ウェット洗浄または他の適切な除去技術を利用して除去された後の、半導体デバイス１００を示す。開口１１４は、図５に示されるように、基板１０２内ではあるが基板１０２を完全に通り抜けることはない深さに延びる側壁（例えば、閉じられた底部を有する止まり穴）を有することができる。或いは、開口１１４は、プロセスのこの段階で、基板１０２を完全に通って延びる側壁を有することができる。
図６は、連続的コンフォーマル誘電ライナー材料１１６が開口１１４内の外部表面１１３の上に形成された後の半導体デバイス１００を示す。誘電ライナー材料１１６は、開口１１４内の側壁および底面を裏打ちする第一部分１１６ａと、開口１１４の横方向に外部の誘電構造１１１の外部表面１１３の上の第二部分１１６ｂと、を有する。誘電ライナー材料１１６の第一および第二部分１１６ａおよび１１６ｂは、互いに連続している。例えば、第一および第二部分１１６ａおよび１１６ｂは、単一のプロセスで同一材料から形成される。誘電ライナー材料１１６の組成および／または厚さは、第一部分１１６ａの特性を向上させるために選択することができる。例えば、誘電ライナー材料１１６は、十分に厚く（例えば、約０．０５ミクロンから約１．５ミクロン、または、約０．１ミクロンから約０．４ミクロン）することができ、以下に記述されるようなその後のプロセスで開口１１４内に形成される導電性構造（図６には図示せず）から基板１０２を電気的に絶縁する。誘電ライナー材料１１６の組成および厚さは、第二部分１１６ｂの特性を向上させるようにも選択することができる。例えば、誘電ライナー材料１１６は、他の材料の中でもとりわけ、ドープされていない酸化物膜から形成することができ、３０００−８０００Åの初期厚さを有することができる。
図７は、バリア／シード構造１１８が誘電ライナー材料１１６の上に形成された後の半導体デバイス１００を示す。バリア／シード構造１１８は、鍍金、例えば、電解鍍金または無電解鍍金プロセスによって、導電性構造の形成をシードするのとともに、その後のプロセスで開口１１４内に導電性構造（図７には図示せず）を形成するために使用される導電性材料の拡散を減少させるように構成することができる。幾つかの実施形態においては、バリア／シード構造１１８は、バリア材料の上の導電性構造およびシード材料の形成をシードしないバリア材料を有することができる。バリア材料は、例えば、タンタル、窒化タンタル、または別の適切な材料を含むことができ、シード材料は、銅、銅合金、または他の導電性材料とすることができる。他の実施形態においては、バリア／シード構造１１８は、拡散を制限し、バルク導電性材料の形成をシードする唯一つの材料のみを有することができる。幾つかの実施形態においては、バリア／シード構造１１８は、排除されてもよい。
図８は、バルク導電性材料１２０が、バリア／シード構造１１８にわたって形成された後の半導体デバイス１００を示す。バルク導電性材料１２０は、開口１１４内のプラグ部分１２０ａと、開口１１４の横方向の外部の誘電構造１１１の外部表面１１３にわたって（例えば、誘電ライナー材料１１６の第二部分１１６ｂにわたって）、プラグ部分１２０ａにわたる過多部分１２０ｂと、を含むことができる。例えば、過多部分１２０ｂは、概念的な高さ１２１（破線として図示される）の上のバルク導電性材料１２０の一部とすることができる。幾つかの実施形態においては、バルク導電性材料１２０は、銅または銅合金など、バリア／シード構造１１８のシード材料と同一の材料とすることができるか、または、バルク材料は、タングステンライナーもしくは他の適切な材料を有する多結晶シリコンとすることができる。
図９は、導電性材料１２０の過多部分１２０ｂが除去された後の半導体デバイス１００を示す。例えば、半導体デバイス１００は、化学機械除去プロセスを利用して処理することができる。幾つかの実施形態においては、バルク導電性材料１２０が銅を含むとき、スラリーは、他の材料と比較して、高速および／または高い選択性で銅を除去するように構成することができる。除去ステップは、図９に示されるように、導電性材料１２０の過多部分１２０ｂを完全に除去することができるか、またはその後の処理で除去するために過多部分１２０ｂのうちの幾らかを残すことができる。幾つかの場合においては、停止材料としてバリア／シード構造１１８を利用してバルク導電性材料１２０を高速で除去することによって、開口１１４内のプラグ部分１２０ａの上部に窪みを引き起こし得る。この窪みは、さらなる処理中に排除することができる。例えば、図１０は、導電性材料１２０の過多部分１２０ｂが除去された後にプラグ部分１２０ａがアニールされ得るオプションのステップを示し、これによって、プラグ部分１２０ａを拡大させ、プラグ部分１２０ａがバリア／シード構造１１８のレベルを超えて突出する。アニーリングは、プラグ部分１２０ａの粒子構造を拡大することもでき、および／またはプラグ部分１２０ａとバリア／シード構造１１８との間の界面において間隙もしくは他の不整部分を減少させるか、または排除することができる。これによって、半導体デバイス１００の動作中にプラグ部分１２０ａを通る電子流を増加させ、および／または半導体デバイス１００の信頼性を向上させることができる。導電性材料１２０の過多部分１２０ｂが除去されるとき、バリア／シード構造１１８も、完全または部分的に除去することができる。
図１１は、誘電ライナー材料１１６の第二部分１１６ｂにわたるバリア／シード構造１１８と、アニールされたプラグ部分１２０ａの突出部分が除去されるオプションを示す。幾つかの実施形態においては、これらの特徴は、化学機械除去プロセスを利用して除去することができる。化学機械除去プロセスのパラメータは、バリア／シード構造１１８の横方向部分およびプラグ部分１２０ａの突出部分を比較的高い除去速度で除去するように選択することができ、製造プロセス全体の効率を向上させる。幾つかの場合においては、誘電ライナー材料１１６の第二部分１１６ｂの一部も除去することができるが、本技術の一態様は、誘電ライナー材料１１６の第二部分１１６ｂの少なくとも十分な量が、そのままとなって、接点１０６およびプラグ部分１２０ａの上の導電性フィーチャを形成するために誘電材料を提供する永久的なフィーチャとなることである。幾つかの実施形態においては、誘電ライナー材料１１６の第二部分１１６ｂがダマシン型導線または接点１０６および／またはプラグ部分１２０ａの上の他の導線を形成するために十分な厚さを有するように、バリア／シード構造１１８の横方向部分およびプラグ部分１２０ａの突出体積の除去プロセスは、誘電ライナー材料１１６の第二部分１１６ｂを露出する。
図１２は、誘電ライナー材料１１６の第二部分１１６ｂがパターン化されてエッチングされ、第一および第二の開口１１９ａおよび１１９ｂを其々形成した後の半導体デバイス１００を示す。開口１１９ａが、接点１０６と整列し、第二の開口１１９ｂが、プラグ部分１２０ａと整列するように、開口１１９ａおよび１１９ｂは、其々第一および第二のトレンチとすることができる。停止材料１１０およびプラグ部分１２０ａの導電性材料よりも速く、誘電ライナー材料１１６の選択された部分を除去する適切なエッチングを利用して、開口１１９ａおよび１１９ｂは、誘電ライナー材料１１６の第二部分１１６ｂ内に形成することができる。その後、接点１０６の上の停止材料１１０の残りの部分は、第二のエッチングで除去することができる。しかしながら、他の実施形態においては、一度のエッチングが、誘電ライナー材料１１６の第二部分１１６ｂの領域と接点１０６の上の停止材料１１０との双方を除去することができる。
図１３は、第一および第二の開口１１９ａおよび１１９ｂが導電性材料１２８で充填され、その後、誘電ライナー材料１１６の第二部分１１６ｂのレベルへと平坦化された後の、本技術による方法の一実施形態のその後の段階を示す。幾つかの実施形態においては、導線１２８の組成は、プラグ部分１２０ａの組成と同一とすることができる。導線１２８は、例えば、銅または別の適切な導電性材料を含むことができる。
図１４は、パッケージング前の追加処理後の最終半導体デバイス１００の一実施形態を概略的に示す部分的断面図である。この段階において、追加の誘電および金属被覆構造１３０（概略的に図示される）は、半導体デバイス１００内の電気的接続の適切な回路を完成させるために、導線１２８にわたって形成することができる。図１４に示されるように、基板１０２の低部も、裏面研削または他の適切な除去プロセスによって除去することができ、プラグ部分１２０ａからＴＳＶ１３１を形成する。とりわけ、図１４における最終半導体デバイスは、誘電ライナー材料１１６の第二部分１１６ｂの残りの厚さを含む。
図１４に示される半導体デバイス１００は、その後、適切なパッケージ（図示せず）へと単独または他の半導体デバイスと共に組み込むことができる。例えば、ＴＳＶ１３１は、ワイヤボンド（図示せず）、はんだバンプ（図示せず）または他の適切な電気接続を利用してパッケージのリード線（図示せず）へと接続することができる。半導体デバイス１００は、積層されたダイデバイス内の類似のデバイスの上に積層することもできる。半導体デバイス１００または半導体デバイス１００の積層および関連構造は、保護のため、および動作中の熱放散を容易にするためにカプセル化することもできる。
図１５は、図１１における構造が形成された後で、追加ダマシン誘電材料１４０が誘電ライナー材料１１６およびプラグ部分１２０ａの上に形成された後の半導体デバイス１００の別の実施形態を示す。追加ダマシン材料１４０は、接点１０６および／またはプラグ部分１２０ａに結合することができるダマシン構造を形成するための追加誘電材料を提供することができる。例えば、図１６および図１７は、追加ダマシン誘電材料１４０および誘電ライナー材料１１６の第二部分１１６ｂの中に形成された異なるダマシン構造を示す。図１６は、ダマシン誘電材料１４０および接点１０６にわたる誘電ライナー材料１１６の第二部分１１６ｂを通って延びる第一の開口１４１ａ内に形成された第一のダマシン構造１４２ａをより詳細に示す。第一のダマシン構造１４２ａは、接点１０６の幅よりも広い幅を有することができる。第二のダマシン構造１４２ｂが、プラグ部分１２０ａに電気的に接続されるように、半導体デバイス１００は、第二の開口１４１ｂ内に形成された第二のダマシン構造１４２ｂを含むことができる。第二のダマシン構造１４２ｂは、プラグ部分１２０ａの幅よりも広い幅または他の断面寸法を有することができる。例えば、第二のダマシン構造１４２ｂの幅Ｗは、プラグ部分１２０ａの幅よりも約５−５０％大きくすることができる。図１７は、第二のダマシン構造１４２ｂが誘電フィーチャ１４３によって区分化される別の実施形態を示す。
図１８は、本技術の一実施形態による方法２００のフローチャートである。この実施形態においては、方法２００は、半導体デバイスを製造する方法に関連し、この方法は、半導体基板の少なくとも一部の内に誘電構造を通る開口を形成すること（ブロック２０２）を含む。開口は、例えば、図３−図５を参照して上述されたように形成することができる。方法２００は、開口を裏打ちする第一部分と、開口の横方向の外部の誘電構造の外部表面の上の第二部分と、を有する誘電ライナー材料を形成すること（ブロック２０４）をさらに含む。誘電ライナー材料は、例えば、図６を参照して上述されたように形成することができる。方法２００は、導電性材料の第一部分が開口内にあり、かつ、導電性材料の第二部分が開口の横方向の外部の誘電ライナー材料の第二部分の露出表面の上にあるように、導電性材料を堆積すること（ブロック２０６）をさらに含むことができる。導電性材料は、蒸着プロセス、鍍金プロセス、または他の適切なプロセスを利用して堆積することができる。例えば、導電性材料は、図７−図８を参照して上述されたように形成することができる。方法２００は、ライナー材料の第二部分が露出されるように導電性材料の第二部分を除去すること（ブロック２０８）をさらに含むことができ、ここで、誘電ライナー材料の第二部分の少なくとも一部は、誘電構造の上にあるままである。導電性材料の第二部分のこのような除去の一実施形態は、図９−図１１を参照して上述された。方法２００は、導線が開口内の導電性材料に電気的に結合されるように、誘電ライナー材料の第二部分の内にダマシン導線を形成すること（ブロック２１０）をさらに含むことができる。例えば、ダマシン導線は、開口内の導電性材料と整列したトレンチ内に形成することができる。方法２００のこの段階の一例は、図１２および図１３を参照して上述された。図１５−図１７に示された別の一実施形態においては、追加ダマシン誘電材料を誘電ライナー材料の第二部分の上に堆積することができ、ダマシン導線は、追加ダマシン誘電材料および誘電ライナー材料の第二部分を通るトレンチ内に形成することができる。
図１９は、本技術による方法２２０の別の実施形態を示す。方法２２０は、誘電構造を通り、半導体基板を少なくとも部分的に通って延びるＴＳＶ開口を形成すること（ブロック２２２）を含むことができる。ＴＳＶ開口は、基板上および／または基板内のソリッドステートフィーチャに電気的に結合される接点から横方向に離隔される。方法２２０は、誘電ライナー材料の一部が接点の上に重ね合わせられるように、ＴＳＶ開口内かつ誘電構造の外部表面の上に連続的誘電ライナー材料を形成すること（ブロック２２４）をさらに含むことができる。方法２２０は、ＴＳＶ材料がＴＳＶ開口を少なくとも部分的に充填し、接点の上に重ね合わせられた誘電ライナー材料の一部を被覆するように、誘電ライナー材料の上にＴＳＶ材料を堆積すること（ブロック２２６）をさらに含む。ＴＳＶ材料を堆積した後、方法２２０は、接点の上に重ね合わせられた誘電ライナー材料の一部が露出されるまで、ＴＳＶ材料の一部を除去すること（ブロック２２８）によって継続する。ＴＳＶ材料の残りの部分は、ＴＳＶ開口内に存在し、ＴＳＶを画定する。方法２２０は、第一のトレンチが接点を露出させ、第二のトレンチがＴＳＶと整列するように誘電ライナー材料内にトレンチを形成すること（ブロック２３０）をさらに含む。第一および第二のトレンチは、その後、導電性材料によって充填され、それによって、第一および第二の導線を形成する（ブロック２３２）。
図１−図１６を参照して上述された特徴を有する半導体デバイスのうちのいずれか一つは、より大きいおよび／または複雑な無数のシステムのうちのいずれかに組み込むことができ、その代表例が、図１７に概略的に示されたシステム３００である。システム３００は、プロセッサ３０２と、メモリ３０４（例えば、ＳＲＡＭ、ＤＲＡＭ、フラッシュおよび／または他のメモリデバイス）、入力／出力デバイス３０６および／または他のサブシステムもしくはコンポーネント３０８を含むことができる。図１−図１６を参照して上述された半導体デバイス１００は、図１７に示された要素のうちの任意の要素に含むことができる。その結果として生じるシステム３００は、適切なコンピューティング、プロセシング、ストレージ、センシング、イメージングおよび／または他の機能のうちの任意の広範囲の機能を実施するように構成することができる。したがって、システム３００の代表例は、デスクトップコンピュータ、ラップトップコンピュータ、インターネット装置、ハンドヘルドデバイス（例えば、パームトップコンピュータ、ウェアラブルコンピュータ、携帯電話、パーソナルデジタルアシスタント、音楽プレイヤーなど）、タブレット、マルチプロセッサシステム、プロセッサベースもしくはプログラマブル家電製品、ネットワークコンピュータおよびミニコンピュータなどのコンピュータおよび／または他のデータプロセッサを含むが、そのいずれにも限定はされない。システム３００のさらなる代表例は、照明、カメラ、自動車などを含む。これらの例および他の例に関して、システム３００は、単一のユニット内に収容することができるか、または、例えば、通信ネットワークを介して、複数の相互接続されたユニットにわたって分散することができる。したがって、システム３００のコンポーネントは、ローカルおよび／またはリモートメモリストレージデバイスを含むことができ、適切な広範囲のコンピュータ可読媒体のうちの任意の媒体を含むことができる。
本開示は、網羅的であることを意図するものではなく、本明細書に開示された詳細な形態に本技術を限定することを意図するものでもない。具体的実施形態は、例示の目的で本明細書に開示されているが、本技術から逸脱することなく、種々の等価な改変が可能であり、このことは、当業者に明らかであろう。幾つかの場合においては、本技術の実施形態の記述を不必要に不明瞭にすることを回避するために、既知の構造および機能は、詳細には図示されず、記述されない。方法のステップは、特定の順序で本明細書に提示されることがあるが、別の実施形態は異なる順序でステップを実施してもよい。同様に、特定の実施形態の文脈に開示された本技術のある態様は、他の実施形態で組み合わせることができるか、または排除することができる。さらに、本技術のある実施形態に関連する利点は、それらの実施形態の文脈で開示されてきたが、他の実施形態がこのような利点を示すこともでき、本技術の範囲内にあるために、全ての実施形態が必ずしもこのような利点または本明細書に開示された他の利点を示す必要はない。したがって、開示および関連技術は、本明細書に明確に図示されていないか、または記述されていない他の実施形態を包含することができる。
本開示を通して、“一つ（ａ）”“一つ（ａｎ）”および“その（ｔｈｅ）”という単数形は、文脈がそうではないと明確に示さない限りは、複数形を含む。同様に、“または（ｏｒ）”という語が二つ以上の項目のリストについて、他の項目に対して単一の項目のみを排他的に意味すると明確に限定されていない限りは、このようなリストにおける“または（ｏｒ）”の使用は、（ａ）そのリスト内のあらゆる単一の項目、（ｂ）そのリスト内の全ての項目または（ｃ）そのリスト内の項目のあらゆる組み合わせを含むものとして解釈されるべきである。さらに、“含む（ｃｏｍｐｒｉｓｉｎｇ）”という語は、いかなるより多数の同一の特徴および／またはさらなるタイプの他の特徴も排除されないように、少なくとも記載された（複数の）特徴をくまなく含むことを意味するように使用される。“上部（ｕｐｐｅｒ）”“低部（ｌｏｗｅｒ）”“前（ｆｒｏｎｔ）”“後（ｂａｃｋ）”“垂直（ｖｅｒｔｉｃａｌ）”および“水平（ｈｏｒｉｚｏｎｔａｌ）”などの方向を表す語は、種々の要素の間の関係を表し、はっきりと説明するために、本明細書で使用されることがある。このような語は、絶対的な方向を意味するものではないことを理解されたい。“一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）”“一実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）”または類似の記述に対する本明細書での言及は、その実施形態に関連して記述された特定の特徴、構造、動作または特性が、本技術の少なくとも一実施形態に含むことができることを意味する。したがって、本明細書でのこのような句または記述の出現は、必ずしも全て同一の実施形態に対する言及ではない。さらに、種々の特定の特徴、構造、動作または特性は、一つ以上の実施形態において、あらゆる適切な方式で組み合わせられてもよい。
図１−図１６を参照して上述された特徴を有する半導体デバイスのうちのいずれか一つは、より大きいおよび／または複雑な無数のシステムのうちのいずれかに組み込むことができ、その代表例が、図２０に概略的に示されたシステム３００である。システム３００は、プロセッサ３０２と、メモリ３０４（例えば、ＳＲＡＭ、ＤＲＡＭ、フラッシュおよび／または他のメモリデバイス）、入力／出力デバイス３０６および／または他のサブシステムもしくはコンポーネント３０８を含むことができる。図１−図１６を参照して上述された半導体デバイス１００は、図２０に示された要素のうちの任意の要素に含むことができる。その結果として生じるシステム３００は、適切なコンピューティング、プロセシング、ストレージ、センシング、イメージングおよび／または他の機能のうちの任意の広範囲の機能を実施するように構成することができる。したがって、システム３００の代表例は、デスクトップコンピュータ、ラップトップコンピュータ、インターネット装置、ハンドヘルドデバイス（例えば、パームトップコンピュータ、ウェアラブルコンピュータ、携帯電話、パーソナルデジタルアシスタント、音楽プレイヤーなど）、タブレット、マルチプロセッサシステム、プロセッサベースもしくはプログラマブル家電製品、ネットワークコンピュータおよびミニコンピュータなどのコンピュータおよび／または他のデータプロセッサを含むが、そのいずれにも限定はされない。システム３００のさらなる代表例は、照明、カメラ、自動車などを含む。これらの例および他の例に関して、システム３００は、単一のユニット内に収容することができるか、または、例えば、通信ネットワークを介して、複数の相互接続されたユニットにわたって分散することができる。したがって、システム３００のコンポーネントは、ローカルおよび／またはリモートメモリストレージデバイスを含むことができ、適切な広範囲のコンピュータ可読媒体のうちの任意の媒体を含むことができる。

Claims (24)

  1. 誘電構造を通り、前記誘電構造の下の半導体基板の少なくとも一部を通る開口を形成することであって、前記開口は、スルー基板ビア（ＴＳＶ）用の材料を受け入れるように構成される、ことと、
    誘電ライナー材料が前記開口を裏打ちする第一部分と、前記開口の横方向に外部の前記誘電構造の外部表面の上の第二部分とを有するように、前記誘電ライナー材料を形成することと、
    導電性材料の第一部分が前記開口内にあり、前記導電性材料の第二部分が、前記開口の横方向に外部の前記誘電ライナー材料の前記第二部部分の露出表面の上にあるように、前記導電性材料を堆積することと、
    前記誘電ライナー材料の前記第二部分が露出されるように前記導電性材料の前記第二部分を除去することであって、前記誘電ライナー材料の前記第二部分の少なくとも一部は、前記誘電構造の上にあるままであり、前記導電性材料の前記第一部分のほとんどの部分は、前記開口内にあるままであり、前記導電性材料の前記第一部分の前記残りの部分がＴＳＶを画定する、ことと、
    前記ＴＳＶに電気的に結合された前記誘電ライナー材料内のダマシン導線を形成することと、
    を含む、
    半導体デバイスを製造する方法。
  2. ダマシン線および誘電ライナー材料が等しい厚さを有するように、前記ダマシン導線は、前記誘電ライナー材料内に形成される、
    請求項１に記載の方法。
  3. 前記誘電ライナー材料を形成することは、前記誘電構造の上にドープされていない酸化物を堆積することを含む、
    請求項１に記載の方法。
  4. 前記導電性材料の前記第二部分を除去することは、前記誘電ライナー材料内の深さの上、または前記誘電ライナー材料の深さで停止するが、前記誘電ライナー材料を完全には通りぬけない化学機械除去手順を実施することを含む、
    請求項１に記載の方法。
  5. 前記誘電ライナー材料の前記第二部分は、前記半導体ダイ内の永久層である、
    請求項１に記載の方法。
  6. 前記導電性材料の前記第二部分を除去した後、前記方法は、前記導電性材料の前記第一部分をアニールすることと、前記誘電ライナー材料の前記第二部分が露出されるように、前記導電性材料の前記アニールされた第一部分およびバリア／シード構造の一部をその後除去することと、をさらに含む、
    請求項１に記載の方法。
  7. 前記ダマシン線を形成することは、前記ＴＳＶと少なくともほぼ整列した前記誘電ライナー材料内にトレンチを形成することと、前記トレンチへと導電性材料を堆積することと、前記トレンチ内に堆積された前記導電性材料の過重のかかった部分を除去することと、を含み、前記誘電ライナー材料の厚さは、前記トレンチ内へと堆積された前記導電性材料の前記過重のかかった部分を除去した後、前記誘電構造の前記外部表面の上にあるままである、
    請求項１に記載の方法。
  8. 前記ＴＳＶから横方向に離隔された接点にわたって第二のトレンチを形成することと、前記誘電ライナー材料を通って前記第二のトレンチ内に第二のダマシン線を形成することと、をさらに含む、
    請求項７に記載の方法。
  9. 前記誘電ライナー材料を形成することは、前記誘電構造の上にドープされていない酸化物を堆積することを含み、
    前記導電性材料の前記第二部分を除去することは、前記誘電ライナー材料内の深さの上、または前記誘電ライナー材料の深さで停止するが、前記誘電ライナー材料を完全には通りぬけない化学機械除去手順を実施することを含み、
    前記ダマシン線を形成することは、前記ＴＳＶと少なくともほぼ整列した前記誘電ライナー材料内のトレンチを形成することと、前記トレンチへと導電性材料を堆積することと、前記トレンチへと堆積された前記導電性材料の過重のかかった部分を除去することと、を含み、前記誘電ライナー材料の厚さは、前記トレンチへと堆積された前記導電性材料の前記過重のかかった部分を除去した後で前記誘電構造の前記外部表面の上にあるままである、
    請求項１に記載の方法。
  10. 前記ダマシン導線を形成する前に、
    前記方法は、
    前記誘電ライナーの前記第二部分の上に追加ダマシン誘電材料を堆積することと、
    前記ダマシン誘電材料および前記誘電ライナーの前記第二部分を通る開口を形成することであって、前記開口は前記ＴＳＶと整列する、ことと、
    前記ダマシン誘電材料および前記誘電ライナーの前記第二部分を通る前記開口内に導電性材料を堆積することと、
    をさらに含む、
    請求項１に記載の方法。
  11. 半導体基板と、前記基板上に形成されたソリッドステートフィーチャと、前記半導体基板および前記ソリッドステートフィーチャの上の誘電構造と、前記誘電構造を通って延び、前記接点に電気的に結合された接点と、を有する半導体デバイスを製造する方法であって、
    前記誘電構造を通り、前記半導体基板を少なくとも部分的に通って延びる、スルー基板ビア（ＴＳＶ）開口を形成することであって、前記ＴＳＶ開口は、前記接点から横方向に離隔されている、ことと、
    誘電ライナー材料が前記接点の上に重ね合わせられた部分を有するように、前記ＴＳＶ開口内で前記誘電構造の外部表面の上に前記連続的誘電ライナー材料を形成することと、
    前記ＴＳＶ材料が、前記ＴＳＶ開口を少なくとも部分的に充填し、前記接点の上に重ね合わせられた前記誘電ライナー材料の前記部分を被覆するように、前記誘電ライナー材料の上に前記ＴＳＶ材料を堆積することと、
    前記接点の上に重ね合わせられた前記誘電ライナー材料の前記部分が露出され、前記ＴＳＶ材料の残りの部分が前記ＴＳＶ開口内に存在するまで、前記ＴＳＶ材料の一部を除去することであって、前記ＴＳＶ材料の前記残りの部分はＴＳＶを画定する、ことと、
    前記接点を露出する第一のトレンチと、前記ＴＳＶと整列した第二のトレンチとを含む前記誘電ライナー材料内にトレンチをパターン化することと、
    前記第一および第二のトレンチを導電性材料で充填し、それによって、第一および第二の導線を其々形成することと、
    を含む、
    方法。
  12. 前記連続的誘電ライナー材料を形成することは、前記誘電ライナーの第一部分が前記ＴＳＶ開口を裏打ちし、前記誘電ライナー材料の第二部分が前記誘電構造を被覆するように、永久誘電材料を堆積することを含む、
    請求項１１に記載の方法。
  13. 前記ＴＳＶ材料を堆積することは、前記ＴＳＶ開口内で、前記誘電ライナー材料の前記第二部分の上にバルク銅を堆積することを含み、前記ＴＳＶ材料の一部を除去することは、前記誘電ライナー材料内の深さの上、または前記誘電ライナー材料の深さにおいて停止するが、前記誘電ライナー材料を完全には通りぬけない化学機械除去プロセスを含む、
    請求項１２に記載の方法。
  14. 前記誘電ライナー材料はドープされていない酸化物を含む、
    請求項１３に記載の方法。
  15. ソリッドステートフィーチャを有する半導体基板と、
    前記半導体基板の上の誘電構造と、
    前記誘電構造を通って延び、前記ソリッドステートフィーチャに電気的に結合された導電性接点と、
    前記誘電構造を通り、前記半導体基板を少なくとも部分的に通って延びるスルー基板ビア（ＴＳＶ）開口であって、前記接点は前記ＴＳＶ開口から横方向に離隔されている、スルー基板ビア開口と、
    前記ＴＳＶ開口を裏打ちする第一部分と、前記ＴＳＶ開口の横方向に外部の前記誘電構造の外部表面の上の第二部分と、を有する誘電ライナー材料と、
    前記接点から横方向に離隔されたＴＳＶを画定する、前記ＴＳＶ開口内の導電性材料と、
    前記ＴＳＶと整列した少なくとも第一の導線と、前記接点と整列した第二の導線とを含む、前記誘電ライナー材料内の複数の導線であって、前記誘電ライナー材料の前記第一および第二部分は、前記最終デバイスの最終コンポーネントである、複数の導線と、
    を含む、
    半導体デバイス。
  16. 前記誘電ライナー材料は、ドープされていない酸化物を含む、
    請求項１５に記載の半導体デバイス。
  17. 前記誘電ライナー材料はドープされていない酸化物を含み、
    前記ＴＳＶ開口内の前記導電性材料は銅を含み、
    前記誘電ライナー材料の前記第二部分は、前記誘電ライナー材料内の前記導線と少なくともほぼ等しい厚さを有する、
    請求項１５に記載の半導体デバイス。
  18. 前記誘電ライナー材料の前記第一および第二部分は連続的である、
    請求項１５に記載の半導体デバイス。
  19. 前記誘電ライナー材料の前記第一および第二部分は、互いに一体化されている、
    請求項１８に記載の半導体デバイス。
  20. 前記誘電ライナー材料内の前記導線は、銅ダマシン線を含む、
    請求項１５に記載の半導体デバイス。
  21. ソリッドステートフィーチャを有する半導体基板と、
    前記半導体基板の上の誘電構造と、
    前記誘電構造を通り、前記ソリッドステートフィーチャに電気的に結合された導電性接点と、
    前記誘電構造を通り、前記半導体基板を少なくとも部分的に通って延びる側壁を有するスルー基板ビア（ＴＳＶ）開口であって、前記接点は、前記ＴＳＶ開口から横方向に離隔されている、スルー基板ビア開口と、
    前記ＴＳＶ開口の横方向の外部の前記誘電構造の表面にわたって、前記ＴＳＶ開口の前記側壁に沿って延びる連続的ライナー誘電材料であって、前記連続的ライナー誘電材料は、前記ＴＳＶ開口から横方向に離隔された少なくとも一つの開口を有し、前記導電性接点と整列する、連続的ライナー誘電材料と、
    ＴＳＶを画定する前記ＴＳＶ開口内の導電性材料と、
    前記導電性接点に電気的に結合された導線を画定する前記連続的ライナーを通る前記開口内の導電性材料と、
    を含む、
    半導体デバイス。
  22. 前記誘電ライナー材料は、前記ＴＳＶ開口を裏打ちする第一部分と、前記誘電構造を被覆する第二部分とを有する、
    請求項２１に記載の半導体デバイス。
  23. 前記誘電ライナー材料の前記第一および第二部分は、ドープされていない酸化物のコンフォーマル層を含む、
    請求項２２に記載の半導体デバイス。
  24. 前記誘電ライナー材料はドープされていない酸化物を含み、
    前記ＴＳＶ開口内の前記導電性材料は銅を含み、
    前記誘電構造の前記表面にわたって延びる前記誘電ライナー材料は、前記誘電ライナー材料内の前記導線と少なくともほぼ等しい厚さを有する、
    請求項２１に記載の半導体デバイス。
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