TW201639035A - 去耦合的貫孔填充 - Google Patents

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Abstract

本發明揭露了用於提供去耦合的貫孔填充之技術。在有一貫孔溝槽之情況下，將一第一阻障層以保形方式沈積到該溝槽的底部及側壁之上。將一第一填充金屬以毯覆方式沈積到該溝槽中。然後使該非選擇性沈積凹進，因而該第一金屬只填充了該溝槽的一部分。去除該先前被沈積的第一阻障層以及該第一金屬，因而重新露出該溝槽的上側壁。將一第二阻障層以保形方式沈積到該第一金屬的頂部以及該溝槽的現在重新露出的側壁之上。將一第二金屬填充以毯覆方式沈積到其餘的溝槽中。可視需要視而執行平坦化及/或蝕刻製程，以便執行後續的處理。因此，提供了一種使用雙金屬製程填充高寬深比貫孔之方法。然而，請注意，該第一及第二金屬可以是相同的。

Description

去耦合的貫孔填充
本發明係關於去耦合的貫孔填充的領域。
於製造積體電路時，通常使用銅雙鑲嵌(dual damascene)製程在一半導體基材上形成互連。此種製程開始時通常將溝槽及貫孔蝕刻到一介電層，然後使用物理氣相沈積(Physical Vapor Deposition；簡稱PVD)濺鍍(sputtering)製程而以一阻障/黏著層(barrier/adhesion layer)及一晶種層(seed layer)填充該溝槽及貫孔。然後使用一電鍍製程而以銅金屬填充該貫孔及溝槽，以便形成該互連。例如，當裝置尺寸微縮且該等特徵變得較窄時，該等特徵之寬深比(aspect ratio)變得更激進。該視線(line-of-sight)PVD製程產生諸如阻障/黏著層及晶種層的溝槽懸突(overhang)等的問題，因而導致電鍍期間的夾斷溝槽及貫孔、以及不適當的間隙填充。
本發明揭露了用於提供去耦合的貫孔填充之技術。在有一貫孔溝槽之情況下，將一第一阻障層以保形方式沈積到該溝槽的底部及側壁之上。然後，將一第一填充金屬以毯覆方式沈積到該溝槽。然後使該非選擇性沈積凹進，因而該第一金屬只填充了該溝槽的一部分。去除該先前被沈積的第一阻障層以及該第一金屬，因而重新露出該溝槽的上側壁。然後，將一第二阻障層以保形方式沈積到該第一金屬的頂部以及該溝槽的現在露出的側壁之上。將一第二填充金屬以毯覆方式沈積到其餘的溝槽。正如同該第一金屬的非選擇性沈積，該第二金屬的非選擇性沈積可能提供了多餘的金屬，且可視需要而利用平坦化(planarization)及/或蝕刻去除該多餘的金屬。然後可執行後續的處理(例如，形成次一層間介質(ILD)層、一鈍化層(passivation layer)、一電子裝置層、或一接觸層)。如我們將可了解的，該第一保形阻障層防止下方金屬與該第一填充金屬間之混合。此外，該第一金屬的非選擇性沈積防止以傳統無電方法形成的缺陷。同樣地，由於以該第二薄保形阻障層披覆該第一填充金屬的頂部，因而防止該第一填充金屬與該第二填充金屬間之混合，且進一步將孔洞(void)最小化，且提供較高的電遷移(EM)性能。因此，提供了一種使用雙金屬製程填充高寬深比貫孔之方法。然而，請注意，根據某些實施例，該第一及第二金屬也可以是相同的。
101、201、301、401‧‧‧下方金屬
103、303、403‧‧‧蝕刻終止層
105、205、305、405‧‧‧層間介質層
107、207‧‧‧阻障層
109‧‧‧晶種層
211‧‧‧填充金屬
311a、411a‧‧‧第一填充金屬
307a、407a‧‧‧第一阻障層
307b、407b‧‧‧第二阻障層
311b、411b‧‧‧第二填充金屬
700‧‧‧計算系統
702‧‧‧主機板
704‧‧‧處理器
706‧‧‧通訊晶片
第1a-b圖共同地示出產生諸如阻障/黏著層及晶種層的溝槽懸突等的問題且因而導致電鍍期間的夾斷溝槽及貫孔以及不適當的間隙填充之一視線沈積製程。
第2a-b圖共同地示出產生諸如不完美選擇性之本質缺陷等的問題之一選擇性沈積製程。
第3a-b圖根據本發明揭露之一實施例而共同地示出一去耦合的貫孔填充方法形成之例示結構。
第4a-b圖根據本發明揭露之一實施例而示出一去耦合的貫孔方法形成的結構之穿透式電子顯微鏡(TEM)影像。
第5圖根據本發明揭露之一實施例而示出一去耦合的貫孔填充方法。
第6圖根據本發明揭露之一實施例而示出係為一傳統雙鑲嵌製程形成的貫孔的貫孔幾何形狀的一函數、以及一去耦合的貫孔填充製程形成的貫孔的貫孔幾何形狀的一函數之貫孔電阻之一圖形。
第7圖示出以包含根據本發明揭露之一實施例而配置的互連結構之一或多個積體電路實施之一計算系統。
總體概述
如前文所述，有與傳統雙鑲嵌互連製程相關聯的一些限制。最緊湊的金屬層上的雙鑲嵌互連之傳統寬深比通常 在1：3至1：6的範圍。常見的基於PVD鉭/銅(Ta/Cu)之製程被用於雙鑲嵌互連中之溝槽及貫孔之金屬化。超出22奈米技術節點時，可將諸如間距倍減及間距四倍減小等的圖案產生技術用於克服傳統193奈米浸潤式微影(immersion lithographic)方案的限制。雖然已有這些進展，但仍存在與高寬深比貫孔中之間隙填充能力以及電遷移(ElectroMigration；簡稱EM)失效時間(time-to-fail)有關的非保形沈積技術之限制。例如，第1a-b圖示出一典型的雙鑲嵌結構，其中一貫孔被用於通過一蝕刻終止層103而導電連接到一下方金屬101。如圖所示，非保形沈積技術在層間介質(Interlayer Dielectric；簡稱ILD)105中形成的高寬深比貫孔的側壁上給予充分的阻障層及晶種層(分別為107及109)是不適當的。第1a圖尤其示出接近右方貫孔的底部之側壁厚度太薄了，因而又導致間隙填充及EM劣化，且第1b圖尤其示出將較厚的非保形薄膜用於克服該側壁弱點時將如何導致夾斷及陷入的孔洞。避免此類不良結果的一種方式是無電方法，在此種無電方法中，基於下層中之模板金屬(template metal)而選擇性地生長一金屬，以便填充該貫孔。一旦完成了貫孔填充之後，可延伸PVD金屬化，且/或使用其他的化學氣相沈積(Chemical Vapor Deposition；簡稱CVD)及原子層沈積(Atomic Layer Deposition；簡稱ALD)選項填充上方的溝槽。然而，與此種選擇性方法相關聯之一不小的問題是為該溝槽及貫孔選擇的兩種冶金之 混合。此外，無電方法的不完美選擇性之本質缺陷可能會造成問題。例如，第2a圖示出如何使用填充金屬211的選擇性沈積在ILD 205中提供耦合到下方金屬201的一貫孔以便改善只用於溝槽的填充之邊限。然而，進一步注意到該不完美的選擇性，其中也在阻障層207的區域上發生了金屬211的假性成核(spurious nucleation)。第2b圖是進一步示出此種不完美的選擇性之一由上向下拍攝的影像。
因此，根據本發明揭露之一實施例，提供了使貫孔填充與上方及下方溝槽金屬去耦合之互連結構。尤其提供了一較薄的保形物理阻障層，用以隔離下方溝槽及貫孔冶金而防止混合。並不使用選擇性無電方法，而是可將一毯覆沈積或其他的非選擇性沈積用於提供互連的貫孔部分(第一金屬)之金屬填充。視需要而使該第一金屬凹進，而使該金屬只填充該貫孔，因而使該上方溝槽不被填充。然後以一保形薄膜披覆該貫孔之露出的上表面，以便防止該貫孔填充金屬與上方金屬線間之混合，且提高EM性能。該保形薄膜進一步在該上方溝槽的側壁上提供了一阻障層。然後利用非選擇性沈積提供一第二填充金屬，用以填充該上方溝槽。然後可將該第二填充金屬平坦化，以便可進行後續的處理。可將任何適當的毯覆沈積技術用於提供該非選擇性金屬填充。根據某些實施例，且在參照本發明揭露之後可了解，貫孔金屬與溝槽填充金屬之去耦合可改善間隙填充邊限，且可進一步將微縮的薄保形阻障層用於溝槽 及貫孔，因而實現了線及貫孔電阻的改善，且因而實現了RC性能的改善。
請注意，將非選擇性沈積用於填充金屬時，進一步可消除傳統無電方法中由於假性成核而形成的缺陷。此外，由於能夠使用非選擇性沈積，因而進一步消除了與無電化學法相關聯之諸如鎢(W)、硼(B)、及磷(P)等的典型雜質，該等雜質可能對金屬電阻有不利的影響。進一步請注意，該第一保形阻障層的使用也防止貫孔金屬與下層溝槽金屬間之混合，因而防止孔洞成核，且降低線電阻。此外，由於使用一第二薄保形襯墊披覆該貫孔，因而防止該貫孔與上方金屬間之混合，且可實現最小的貫孔成核，而且有可能由於短線效應而實現較佳的EM性能。若參照本發明之揭露，將可易於了解許多其他的此類效益以及其他的組態及實施例。例如，當金屬與ILD材料間之結合能(binding energy)不是特別有利時，該第一及第二保形阻障層可進一步操作而減少脫層(delamination)的風險。
系統架構
第3a-b圖根據本發明揭露之一實施例而共同示出自一去耦合的貫孔填充製程形成之例示結構。第3a圖尤其示出在沈積了一第一填充金屬311a之後形成的中間結構。如圖所示，該結構包含一下方金屬301，該下方金屬301上沈積了一蝕刻終止層303。然後在蝕刻終止層303 上提供了一層間介質(ILD)層305。一溝槽接著被蝕刻入該ILD層305，並向下蝕刻到該蝕刻終止層，以便可作出自某一上方金屬層與該下方金屬301的導電互連。如第3a圖進一步詳細示出的，將第一阻障層307a以保形方式沈積到該溝槽的底部及側壁之上。然後將該第一金屬311a以毯覆方式沈積到該溝槽。
如圖所示，該非選擇性沈積也在該溝槽之外的區域上提供了多餘的金屬311a。因此，接著使該第一金屬311a凹進，因而只以該第一金屬311a填充了該溝槽的一部分。請注意，該先前被沈積的第一阻障層307a以及第一金屬311a被去除，因而重新露出該溝槽的上側壁。然後，如第3b圖所示，將第二阻障層307b以保形方式沈積到第一金屬311a的頂部以及該溝槽的現在露出的側壁之上。然後，將第二填充金屬311b以毯覆方式沈積到其餘的溝槽。正如同第一金屬311a的非選擇性沈積，第二金屬311b的非選擇性沈積可能在該溝槽之外的區域上提供了多餘的金屬311a，且可於適當時利用平坦化及/或蝕刻製程去除該多餘的金屬。然後可執行後續的處理(該處理可包括諸如沈積另一蝕刻終止層及ILD層、或一鈍化層、或一電子裝置層、或一接觸層，以上只舉出一些例子)。如我們將可了解的，可實施許多組態，且本發明之揭露將不限於任何特定的組態。
該薄保形阻障層307a防止下方金屬301與第一金屬311a間之混合。此外，第一金屬311a的非選擇性沈積防 止以傳統無電方法形成的缺陷。同樣地，由於以薄保形阻障層307b披覆金屬311a的頂部，因而防止第一金屬311a與第二金屬311b間之混合，且進一步將孔洞最小化，且提供較高的電遷移(EM)性能。因此，提供了一種使用雙金屬製程填充高寬深比貫孔(例如，1：5或更高的寬深比貫孔)之方法。然而，請注意，在某些實施例中，第一及第二金屬311a及311b也可以是相同的。
可被用於薄阻障層307a及307b之例示材料包括諸如氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鉬(MoN)、鉭鈷合金(TaCo)、鈷鎢合金(CoW)、鉭(Ta)、釕鉭合金(Ru/Ta)、及/或其他適當的導電阻障及襯墊材料。請注意，阻障層307a及307b無須是相同的材料。各實施例中之阻障層307a及307b的厚度可以是不同的，但是在某些例示組態中，阻障層307a及307b有範圍在0.5奈米至8奈米之較一致的厚度，然而其他的組態根據所需的電氣性能可能是較厚或較薄的。此外，該厚度無須是完全一致的，且可根據所使用的沈積製程而改變。根據一實施例，均勻的沈積在該保形阻障層的長度方向上之厚度可以有較小的變化，例如，該層的最薄部分與該層的最厚部分間之差異是在10%內。其他實施例在阻障層厚度上可以有較嚴格的公差，例如，最薄部分與最厚部分間之5%或2%公差。可被用於提供薄阻障層307a之例示沈積技術包括諸如原子層沈積(ALD)、化學氣相沈積(CVD)、自組性單層薄膜(Self-Assembled Monolayer；簡稱SAM)、及無電沈積。可被用於提供薄阻障層307b之例示沈積技術包括諸如原子層沈積(ALD)、化學氣相沈積(CVD)、以及在考慮到寬深比時可採用之物理氣相沈積(PVD)。如前文所述，在使第一金屬311a凹進之後且在提供阻障層307b之前，去除上溝槽壁上之薄阻障層307a。阻障層307b有效地提供該互連的擴散阻障層。
可被用於第一填充金屬311a及第二金屬311b之例示材料包括諸如銀(Ag)、鋁(Al)、金(Au)、鈷(Co)、鎳(Ni)、鎢(W)、銅(Cu)、鉑(Pt)、鈀(Pd)、及/或其他適當的導電金屬。如前文所述，在一實施例中，金屬311a可以與金屬311b是相同的。然而，本發明提供的技術尤其非常適用於提供用於下方貫孔填充的第一金屬311a的良好特性或其他有利的填充特性以及用於上方線的第二金屬311b的良好電阻及可靠性之綜合效果。如在參閱本發明揭露之後將可了解的，兩種不同金屬相互擴散的相對擴散係數(relative diffusion coefficient)間之差異可能導致混合及孔洞形成(柯肯達爾多孔性(Kirkendall porosity))。因此，使用了第一及第二保形阻障層307a及307b。可被用於提供第一填充金屬311a之例示沈積技術包括諸如CVD、以及在考慮到貫孔的寬深比時可採用之電鍍。可被用於提供第二填充金屬311b之例示沈積技術包括諸如CVD、PVD、及電鍍。可被用於使第一填充金屬311a凹進包括諸如濕式及乾式蝕 刻(dry etch)技術。例示之濕式蝕刻(wet etch)技術包括諸如過氧化氫(hydrogen peroxide)、過硫酸銨(ammonium persulfate)、硝酸鈰銨(ammonium cerium nitrate)、及/或其他適當的濕式蝕刻技術。例示之濕式蝕刻技術包括諸如四氟甲烷(tetrafluoromethane)、四氯化矽(silicon tetrachloride)、氯氣、及/或其他適當的乾式蝕刻技術。類似的濕式及乾式蝕刻技術可被用於蝕刻第二填充金屬311b。或者，可使用一化學機械平坦化(Chemical-Mechanical Planarization；簡稱CMP)製程。
第4a-4b圖根據本發明揭露之一實施例而示出自一去耦合的貫孔製程形成的結構之穿透式電子顯微鏡(Transmission Electron Microscope；簡稱TEM)影像。如圖所示，第4a圖大致對應於第3a圖所示的該中間結構之一實際實施例，且第4b圖大致對應於第3b圖所示的該中間結構之一實際實施例。如我們將可了解的，為了達到此一目的，與材料及形成技術有關的前文中之相關討論同樣適用於此處。
如第4a圖所示，該結構包含一下方金屬401，該下方金屬401上沈積了一蝕刻終止層403。在蝕刻終止層403上提供了一ILD層405。一溝槽接著被蝕刻入該ILD層405，並向下蝕刻到該蝕刻終止層，以便可作出自某一上方金屬層與該下方金屬401的導電互連。如第4a圖進一步詳細示出的，將第一阻障層407a以保形方式沈積到該溝槽的底部及側壁之上。然後將該第一金屬411a以毯 覆方式沈積到該溝槽。
如圖進一步所示，該非選擇性沈積也在該溝槽之外的區域上提供了多餘的金屬411a。因此，如第4b圖所示，然後使該第一金屬411a凹進，因而只以該第一金屬411a填充了該溝槽的一部分。請注意，該先前被沈積的第一阻障層407a以及第一金屬411a被去除，因而重新露出該溝槽的上側壁。然後，如第4b圖進一步所示，將第二阻障層407b以保形方式沈積到第一金屬411a的頂部以及該溝槽的現在露出的側壁之上。然後，將第二填充金屬411b以毯覆方式沈積到其餘的溝槽。正如同第一金屬411a的非選擇性沈積，第二金屬411b的非選擇性沈積可能在該溝槽之外的區域上提供了多餘的金屬411a，且可以前文所述之方式利用平坦化及/或蝕刻製程去除該多餘的金屬。然後可執行後續的處理。
該薄保形阻障層407a防止下方金屬401與第一金屬411a間之混合。此外，第一金屬411a的非選擇性沈積防止以傳統無電方法形成的缺陷。同樣地，由於以薄保形阻障層407b披覆金屬411a的頂部，因而防止第一金屬411a與第二金屬411b間之混合，且進一步將孔洞最小化，且提供較高的電遷移(EM)性能。因此，提供了一種使用雙金屬製程填充高寬深比貫孔之方法。然而，請注意，在某些實施例中，第一及第二金屬411a及411b也可以是相同的。
因此，可以看出，可將橫斷面TEM或諸如能量分散 式(energy-dispersive)X射線光譜學(X-ray spectroscopy)等的其他適當的成像技術用於識別貫孔部分(第一填充金屬411a)附近的材料及阻障層。該TEM資料示出無縫的良好間隙填充。此外，貫孔電阻可與傳統的鉭銅堆疊媲美。
方法
第5圖根據本發明揭露之一實施例而示出一去耦合的貫孔填充方法。可諸如使用以與第3a-b圖有關之方式提及的各種技術執行該方法。該方法假定一ILD結構，該ILD結構中有在某一下方金屬特徵之上形成的一溝槽。因此，該方法包含下列步驟：在溝槽側壁及底部上沈積501一第一保形阻障層(例如，第一阻障層307a或407a)。該方法繼續執行下列步驟：將一第一金屬以毯覆方式沈積503到該溝槽的該第一保形阻障層之上，然後使該第一金屬凹進505，因而只填充了該溝槽的下方貫孔部分(例如，第一填充金屬311a或411a)。如前文所述，該凹進製程在蝕刻掉該第一金屬時，也自該溝槽的上側壁去除了該第一保形阻障層。該方法繼續執行下列步驟：在現在露出的溝槽側壁及該第一填充金屬形成的該貫孔之頂部上沈積507一第二保形阻障層(例如，第二阻障層307b或407b)。該方法繼續執行下列步驟：將一第二填充金屬以毯覆方式沈積509到該溝槽的該貫孔填充之上(例如，第二填充金屬311b或411b)；以及平坦化該第二金屬。該 方法然後可繼續執行後續的處理，例如，提供具有一或多個金屬特徵之另一ILD層、或一裝置層。
第6圖根據本發明揭露之一實施例而示出係為一傳統雙鑲嵌製程形成的貫孔的貫孔幾何形狀的一函數、以及一去耦合的貫孔填充製程形成的貫孔的貫孔幾何形狀的一函數之貫孔電阻之一圖形。如圖所示，雙金屬及貫孔阻障層方法之貫孔電阻在各種貫孔尺寸下比傳統雙鑲嵌雖然稍高，但仍是尚可媲美的。然而，傳統的組態將不具有以下兩者間之綜合效果：下方貫孔填充的該第一金屬的良好特性或其他有利的填充特性；以及用於上方溝槽或線的該第二金屬的良好電阻及可靠性。因此，可諸如以稍高的貫孔電阻換取較佳的貫孔填充。
如在參閱本發明的揭露之後將可了解的，將非保形沈積法延伸到28奈米的技術節點之外時，將有可能產生諸如夾斷及不適當的阻障層厚度等的問題。本發明所述的技術提供了一種減少此類缺陷且可使用高純度金屬填充高寬深比特徵之解決方案。如將可進一步了解的，該等技術能夠以金屬的非選擇性沈積填充被設置在不同的金屬上之高寬深比貫孔，且仍然能夠維持較少的缺陷。因此，藉由使用金屬的非選擇性沈積以及金屬與其上的貫孔間之保形阻障層沈積，而減少夾斷及貫孔開口之風險。該方法提供了高寬深比間隙填充且同時維持低電阻係數以及改善EM能力之解決方案。可利用本發明所述的技術填充之高寬深比包括諸如1：4、1：5、1：6、1：7、1：8、1：9、1： 10、1：11、1：12、以及更高的寬深比。該溝槽被有效地分為兩(或更多)部分，因而可將一非選擇性填充及蝕刻製程用於覆蓋該深溝槽的底部，且不會引起與選擇性沈積技術相關聯的問題。
例示系統
第7圖示出以包含根據本發明揭露之一實施例而配置及/或製造的互連結構之一或多個積體電路實施之一計算系統700。如圖所示，計算系統700中安裝了一主機板702。主機板702可包含其中包括但不限於一處理器704以及至少一通訊晶片706的一些組件，該等組件中之每一組件可在實體上及電氣上被耦合到主機板702，或以其他方式被整合到主機板702中。如將可了解的，主機板702可以是諸如主板或被安裝在主板上的子板或系統700的唯一電路板等的任何印刷電路板。計算系統700根據其應用，可包含可在或可不在實體上及電氣上被耦合到主機板702之一或多個其他組件。這些其他的組件包括但不限於揮發性記憶體(例如，動態隨機存取記憶體(DRAM))、非揮發性記憶體(例如，唯讀記憶體(ROM))、圖形處理器、數位信號處理器、密碼處理器(crypto processor)、晶片組、天線、顯示器、觸控式螢幕顯示器、觸控式螢幕控制器、電池、音訊編碼解碼器、視訊編碼解碼器、功率放大器、全球衛星定位系統(Global Positioning System；簡稱GPS)裝置、羅盤、加 速度計(accelerometer)、陀螺儀(gyroscope)、喇叭、相機、以及大量儲存裝置(諸如硬碟機、光碟(Compact Disk；簡稱CD)、及數位多功能光碟(Digital Versatile Disk；簡稱DVD)等的大量儲存裝置)。計算系統700中包含的該等組件中之任何組件可包括以本發明前文中所述的一或多個導電互連特徵(例如，具有雙金屬及貫孔阻障層組態之互連)配置之一或多個積體電路結構。這些積體電路結構可被用於諸如實施板載處理器快取記憶體或記憶體陣列或包含互連之其他電路特徵。在某些實施例中，可將多種功能整合到一或多個晶片中(例如，請注意，通訊晶片706可以是處理器704的一部分，或可被以其他方式整合到處理器704中)。
通訊晶片706能夠執行無線通訊，而將資料傳輸進出計算系統700。術語"無線"及其派生詞可被用來描述可利用通過非固體介質之調變電磁輻射而傳送資料之電路、裝置、系統、方法、技術、通訊通道等的術語。該術語並不意味著相關聯的裝置不包含任何導線，但是在某些實施例中，該等相關聯的裝置可能不包含任何導線。通訊晶片706可實施其中包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演進計畫(Long Term Evolution；簡稱LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、以上各項的衍生標準或協定、以及被稱為3G、4G、5G、及更新的 世代之任何其他無線協定的一些無線標準或協定中之任何標準或協定。計算系統700可包含複數個通訊晶片706。例如，一第一通訊晶片706可被專用於諸如Wi-Fi及藍牙等的較短距離之無線通訊，且一第二通訊晶片706可被專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他無線通訊標準等的較長距離之無線通訊。
計算系統700之處理器704包含被封裝在該處理器704內之一積體電路晶粒。在本發明揭露之某些實施例中，該處理器之積體電路晶粒包含以本發明前文中所述的一或多個導電互連特徵配置的一或多個積體電路結構實施之板載記憶體電路。術語"處理器"可意指用來諸如處理來自暫存器及/或記憶體的電子資料而將該電子資料轉換為可被儲存在暫存器及/或記憶體的其他電子資料之任何裝置或裝置的一部分。
通訊晶片706亦可包含被封裝在通訊晶片706內之一積體電路晶粒。根據某些此類實施例，該通訊晶片的該積體電路晶粒包含以本發明前文中所述之方式形成的一或多個積體電路結構(例如，具有雙金屬及貫孔阻障層組態的互連)實施之一或多個裝置。如在參閱本發明揭露之後將可了解的，請注意，可將多標準無線能力直接整合到處理器704中(例如，並非設有個別的通訊晶片，而是將任何晶片706之功能整合到處理器704中)。進一步請注意，處理器704可以是具有此種無線能力之一晶片組。總之，可使用任何數目的處理器704及/或通訊晶片706。同樣 地，任一晶片或晶片組可具有被整合於其中之多種功能。
在各實施例中，計算系統700可以是膝上型電腦、簡易筆記型電腦、筆記型電腦、智慧型手機、平板電腦、個人數位助理(Personal Digital Assistant；簡稱PDA)、超級行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步的實施例中，系統700可以是用來處理資料或採用以本發明前文中所述的一或多個導電互連特徵配置的積體電路特徵之任何其他電子裝置。
進一步的實施例
下文中之例子係有關將可易於用來了解許多置換及組態之進一步的實施例。
例子1是一種積體電路裝置。該裝置包含一層間介質(ILD)層，該ILD層中形成了一溝槽，該溝槽具有側壁、以及至少部分地靠在一下方金屬上之一底部。該裝置進一步包含：在該底部以及該溝槽的該等側壁的至少一部分上之一第一保形阻障層；以及部分地填充該溝槽且與在該溝槽的該底部的該第一阻障層直接接觸之一第一金屬，該第一金屬有一上表面。該裝置進一步包含在該第一金屬的該上表面以及該溝槽的該等側壁的至少一部分上之一第二保形阻障層，因而界定了該溝槽的一上方部分。該裝置進一步包含填充了該溝槽的該上方部分之一第二金屬。
例子2包含例子1之標的，進一步包含下列各元件中之至少一元件：該第二金屬填充之上的另一ILD層；該第二金屬填充之上的一鈍化層；該第二金屬填充之上的一電子裝置層；以及該第二金屬填充之上的一接觸層。
例子3包含例子1或2之標的，其中以相同的導電材料實施該第一及第二保形阻障層。
例子4包含例子1或2之標的，其中以不同的導電材料實施該第一及第二保形阻障層。
例子5包含任一上述例子之標的，其中以氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鉬(MoN)、鉭鈷合金(TaCo)、鈷鎢合金(CoW)、鉭(Ta)、及釕鉭合金(Ru/Ta)中之至少一者實施該第一及第二保形阻障層。請注意，該第一及第二阻障層無須是相同的，但是可以是相同的。
例子6包含任一上述例子之標的，其中該第一及第二保形阻障層各具有範圍在0.5奈米至8奈米之厚度。
例子7包含任一上述例子之標的，其中該第一及第二保形阻障層之厚度是一致的，因而每一層的最薄部分是在該層的最厚部分之5%內。
例子8包含任一上述例子之標的，其中該第二保形阻障層提供了防止該第二金屬擴散到該ILD層之一擴散阻障。
例子9包含任一上述例子之標的，其中以相同的導電材料實施該第一及第二金屬。
例子10包含例子1-8中之任一例子之標的，其中以不同的導電材料實施該第一及第二金屬。
例子11包含任一上述例子之標的，其中以銀(Ag)、鋁(Al)、金(Au)、鈷(Co)、鎳(Ni)、鎢(W)、銅(Cu)、鉑(Pt)、及鈀(Pd)中之至少一者實施該第一及第二金屬。請注意，該第一及第二金屬無須是相同的，但是可以是相同的。
例子12包含任一上述例子之標的，其中該溝槽是一個雙鑲嵌溝槽，該雙鑲嵌溝槽有包含該第一金屬之一下方貫孔部分以及包含該第二金屬之一上方溝槽部分。
例子13是一種行動計算系統，該行動計算系統包含例子1-12中之任一例子之裝置。
例子14包含例子13之標的，其中該系統是一智慧型手機或平板電腦。其他的行動計算裝置將是顯而易見的，例如，穿戴式計算系統(例如，眼鏡、手環、手錶、織品)。在其他實施例中，該計算系統無須是行動的，且可以是諸如工作站、機上盒、桌上型電腦、或遊戲機。更一般性而言，本發明提供的該等互連結構可被用於任何種類的任何電子裝置。
例子15是一種記憶體，該記憶體包含例子1-12中之任一例子之裝置。該記憶體可以是揮發性或非揮發性記憶體，且可以是獨立的記憶體裝置或整合式記憶體裝置(例如，板載快取記憶體或嵌入式記憶體)。
例子16是一種處理器，該處理器包含例子1-12中之 任一例子之裝置。該處理器可以是諸如中央處理單元、圖形處理器、共處理器、視訊處理器、或微控制器。任何此類處理環境可採用本發明提供的各種互連結構。
例子17是一種通訊晶片，該通訊晶片包含例子1-12中之任一例子之裝置。該通訊晶片可以是諸如Wi-Fi晶片或晶片組、或用於有線或無線通訊鏈路之網路介面晶片。任何此類有線或無線通訊裝置可採用本發明提供的各種互連結構。
例子18是一種積體電路裝置。該裝置包含一層間介質(ILD)層，該ILD層中形成了一溝槽，該溝槽具有側壁、以及至少部分地靠在一下方金屬上之一底部。該裝置進一步包含：在該底部以及該溝槽的該等側壁的至少一部分上之一第一保形導電阻障層；以及部分地填充該溝槽且與在該溝槽的該底部的該第一阻障層直接接觸之一第一金屬，該第一金屬有一上表面。該裝置進一步包含在該第一金屬的該上表面以及該溝槽的該等側壁的至少一部分上之一第二保形導電阻障層，因而界定了該溝槽的一上方部分。該裝置進一步包含填充了該溝槽的該上方部分之一第二金屬，其中該第一金屬不同於該第二金屬。因此，提供了一種雙金屬結構，該雙金屬結構在某些實施例中被配置成利用該第一金屬之填充特性以及該第二金屬之良好電阻及可靠性。在參閱本發明揭露之後將可易於了解許多此類組態。
例子19包含例子18之標的，其中以不同的導電材料 實施該第一及第二保形阻障層。
例子20包含例子18或19之標的，其中該第一及第二保形阻障層各具有範圍在0.5奈米至8奈米之厚度。
例子21是一種形成積體電路裝置之方法。該方法包含下列步驟：形成一層間介質(ILD)層，該ILD層中形成了一溝槽，該溝槽具有側壁、以及至少部分地靠在一下方金屬上之一底部。該方法進一步包含下列步驟：在該底部以及在該溝槽的該等側壁的至少一部分上沈積一第一保形阻障層；以及非選擇性地沈積一第一金屬，以便填充該溝槽，因而該第一金屬與在該溝槽的該底部之該第一阻障層直接接觸。該方法繼續執行下列步驟：使該第一金屬凹進該溝槽，因而在該溝槽內留下了具有一上表面的該第一金屬，且重新露出該溝槽的上側壁。該方法進一步包含下列步驟：在該第一金屬的該上表面以及該溝槽的該等上側壁上沈積一第二保形阻障層，因而界定了該溝槽的一上方部分。該方法繼續執行下列步驟：非選擇性地沈積一第二金屬，以便填充該溝槽的該上方部分。
例子22包含例子21之標的，且進一步包含下列各步驟中之至少一步驟：平坦化該第二金屬；在該第二金屬填充之上形成另一ILD層；在該第二金屬填充之上沈積一鈍化層；在該第二金屬填充之上形成一電子裝置層；以及在該第二金屬填充之上形成一接觸層。
例子23包含例子21或22之標的，其中以相同的導電材料實施該第一及第二保形阻障層。
例子24包含例子21或22之標的，其中以不同的導電材料實施該第一及第二保形阻障層。
例子25包含例子21-24中之任一例子之標的，其中以氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鉬(MoN)、鉭鈷合金(TaCo)、鈷鎢合金(CoW)、鉭(Ta)、及釕鉭合金(Ru/Ta)中之至少一者實施該第一及第二保形阻障層。
例子26包含例子21-25中之任一例子之標的，其中該第一及第二保形阻障層各具有範圍在0.5奈米至8奈米之厚度。
例子27包含例子21-26中之任一例子之標的，其中該第一及第二保形阻障層之厚度是一致的，因而每一層的最薄部分是在該層的最厚部分之5%內。
例子28包含例子21-27中之任一例子之標的，其中該第二保形阻障層提供了防止該第二金屬擴散到該ILD層之一擴散阻障。
例子29包含例子21-28中之任一例子之標的，其中以相同的導電材料實施該第一及第二金屬。
例子30包含例子21-28中之任一例子之標的，其中以不同的導電材料實施該第一及第二金屬。
例子31包含例子21-30中之任一例子之標的，其中以銀(Ag)、鋁(Al)、金(Au)、鈷(Co)、鎳(Ni)、鎢(W)、銅(Cu)、鉑(Pt)、及鈀(Pd)中之至少一者實施該第一及第二金屬。
例子32包含例子21-31中之任一例子之標的，其中該溝槽是一個雙鑲嵌溝槽，該雙鑲嵌溝槽有包含該第一金屬之一下方貫孔部分以及包含該第二金屬之一上方溝槽部分。
例子33包含例子21-32中之任一例子之標的，其中沈積該第一保形阻障層之該步驟包含原子層沈積(ALD)、化學氣相沈積(CVD)、自組性單層薄膜(SAM)、以及無電沈積中之至少一者。
例子34包含例子21-33中之任一例子之標的，其中沈積該第二保形阻障層之該步驟包含原子層沈積(ALD)、化學氣相沈積(CVD)、以及物理氣相沈積(PVD)中之至少一者。
例子35包含例子21-34中之任一例子之標的，其中非選擇性地沈積該第一金屬之該步驟包含化學氣相沈積(CVD)以及電鍍中之至少一者。
例子36包含例子21-35中之任一例子之標的，其中非選擇性地沈積該第二金屬之該步驟包含化學氣相沈積(CVD)、物理氣相沈積(PVD)、以及電鍍中之至少一者。
例子37包含例子21-36中之任一例子之標的，其中使該第一金屬凹進該溝槽之該步驟包含濕式以及乾式蝕刻技術中之至少一者。
例子38包含例子21-37中之任一例子之標的，其中使該第一金屬凹進該溝槽之該步驟包含使用過氧化氫、過 硫酸銨、以及硝酸鈰銨中之至少一者的至少一濕式蝕刻技術。
例子39包含例子21-38中之任一例子之標的，其中使該第一金屬凹進該溝槽之該步驟包含使用四氟甲烷、四氯化矽、以及氯氣中之至少一者的至少一乾式蝕刻技術。
例子40包含例子21-39中之任一例子之標的，且進一步包含下列步驟：使用一化學機械平坦化(CMP)製程平坦化該第二金屬。
前文中為了例示及說明而提供了對一些實施例之說明。該說明不意圖是全面的，也不是將本發明之揭露限於所揭露的確切形式。可根據前文之揭露而作出各種修改及變化。本發明揭露之範圍將不受該詳細說明的限制，而是由本說明書最後的申請專利範圍限制本發明揭露之範圍。聲明擁有本申請案的優先權之未來提出的申請案可能以不同的方式要求本申請案揭露之標的之專利範圍，且通常可能包括以各種方式揭露的或在本說明書中以其他方式示出的任何組之一或多個限制。
301‧‧‧下方金屬
303‧‧‧蝕刻終止層
305‧‧‧層間介質層
311a‧‧‧第一填充金屬
307a‧‧‧第一阻障層
307b‧‧‧第二阻障層
311b‧‧‧第二填充金屬

Claims (20)

  1. 一種積體電路裝置，包含：一層間介質(ILD)層，具有形成於其中的一溝槽，該溝槽具有側壁、以及至少部分地靠在一下方金屬上之一底部；在該底部以及該溝槽的該等側壁的至少一部分上之一第一保形阻障層；部分地填充該溝槽且與在該溝槽的該底部的該第一阻障層直接接觸之一第一金屬，該第一金屬有一上表面；在該第一金屬的該上表面以及該溝槽的該等側壁的至少一部分上之一第二保形阻障層，藉以界定該溝槽的一上方部分；以及填充該溝槽的該上方部分之一第二金屬。
  2. 如申請專利範圍第1項之裝置，進一步包含以下至少一者：在該第二金屬填充之上的另一ILD層；在該第二金屬填充之上的一鈍化層；在該第二金屬填充之上的一電子裝置層；以及在該第二金屬填充之上的一接觸層。
  3. 如申請專利範圍第1項之裝置，其中以不同的導電材料實施該第一及第二保形阻障層。
  4. 如申請專利範圍第1項之裝置，其中該第一及第二保形阻障層各具有範圍在0.5奈米至8奈米之厚度。
  5. 如申請專利範圍第1項之裝置，其中該第一及第 二保形阻障層之厚度是一致的，使得每一層的最薄部分是在該層的最厚部分之5%內。
  6. 如申請專利範圍第1項之裝置，其中以不同的導電材料實施該第一及第二金屬。
  7. 如申請專利範圍第1項之裝置，其中該溝槽是一雙鑲嵌溝槽，其具有包含該第一金屬之一下方貫孔部分以及包含該第二金屬之一上方溝槽部分。
  8. 一種行動計算系統，包含申請專利範圍第1項之裝置。
  9. 如申請專利範圍第8項之系統，其中該系統是一智慧型手機或平板電腦。
  10. 一種記憶體，包含申請專利範圍第1項之裝置。
  11. 一種處理器，包含申請專利範圍第1項之裝置。
  12. 一種通訊晶片，包含申請專利範圍第1項之裝置。
  13. 一種積體電路裝置，包含：一層間介質(ILD)層，其具有形成於其中的一溝槽，該溝槽具有側壁、以及至少部分地靠在一下方金屬上之一底部；在該底部以及該溝槽的該等側壁的至少一部分上之一第一保形導電阻障層；部分地填充該溝槽且與在該溝槽的該底部的該第一阻障層直接接觸之一第一金屬，該第一金屬有一上表面；在該第一金屬的該上表面以及該溝槽的該等側壁的至 少一部分上之一第二保形導電阻障層，藉以界定該溝槽的一上方部分；以及填充該溝槽的該上方部分之一第二金屬，其中該第一金屬不同於該第二金屬。
  14. 如申請專利範圍第13項之裝置，其中以不同的導電材料實施該第一及第二保形阻障層。
  15. 如申請專利範圍第13項之裝置，其中該第一及第二保形阻障層各具有範圍在0.5奈米至8奈米之厚度。
  16. 一種形成積體電路裝置之方法，包含：形成一層間介質(ILD)層，其具有形成於其中的一溝槽，該溝槽具有側壁、以及至少部分地靠在一下方金屬上之一底部；在該底部以及該溝槽的該等側壁的至少一部分上沈積一第一保形阻障層；非選擇性地沈積一第一金屬以填充該溝槽，使得該第一金屬與在該溝槽的該底部之該第一阻障層直接接觸；使該第一金屬凹進該溝槽，藉以在該溝槽內留下具有一上表面的該第一金屬，且重新露出該溝槽的上側壁；在該第一金屬的該上表面以及該溝槽的該等上側壁上沈積一第二保形阻障層，藉以界定該溝槽的一上方部分；以及非選擇性地沈積一第二金屬以填充該溝槽的該上方部分。
  17. 如申請專利範圍第16項之方法，進一步包含以 下至少一者：平坦化該第二金屬；在該第二金屬填充之上形成另一ILD層；在該第二金屬填充之上沈積一鈍化層；在該第二金屬填充之上形成一電子裝置層；以及在該第二金屬填充之上形成一接觸層。
  18. 如申請專利範圍第16項之方法，其中以不同的導電材料實施該第一及第二金屬。
  19. 如申請專利範圍第16項之方法，其中使該第一金屬凹進該溝槽包含濕式以及乾式蝕刻技術中之至少一者。
  20. 如申請專利範圍第16項之方法，其中以不同的導電材料實施該第一及第二保形阻障層。
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