JP2601020B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2601020B2 JP2601020B2 JP32834790A JP32834790A JP2601020B2 JP 2601020 B2 JP2601020 B2 JP 2601020B2 JP 32834790 A JP32834790 A JP 32834790A JP 32834790 A JP32834790 A JP 32834790A JP 2601020 B2 JP2601020 B2 JP 2601020B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置及びその製造方法に関し、詳し
くは半導体装置のコンタクトホール及びその製造方法に
関するものである。
くは半導体装置のコンタクトホール及びその製造方法に
関するものである。
従来、半導体装置を製造する際、配線形成は、コンタ
クトホールをあけたあとAl−SiまたはAl−Si−Cuの合金
をスパッタ法で成膜し、パターニングを行ない、水素ア
ロイを行なっていた。しかし、この方法では、アスペク
ト比の大きいホールを埋め込めず、断線を起こすため
に、ポリシリコンまたはタングステンのような他材料で
ホールを埋め込み、そののちAl−Si系合金をスパッタ
し、アロイする方法を用いるか、または、スパッタの際
に基板温度をあげて、Al合金を溶融状態にして、ホール
に流し込み埋め込む方法を使用してきた。
クトホールをあけたあとAl−SiまたはAl−Si−Cuの合金
をスパッタ法で成膜し、パターニングを行ない、水素ア
ロイを行なっていた。しかし、この方法では、アスペク
ト比の大きいホールを埋め込めず、断線を起こすため
に、ポリシリコンまたはタングステンのような他材料で
ホールを埋め込み、そののちAl−Si系合金をスパッタ
し、アロイする方法を用いるか、または、スパッタの際
に基板温度をあげて、Al合金を溶融状態にして、ホール
に流し込み埋め込む方法を使用してきた。
アスペクト比の大きいコンタクトホールを埋め込むた
めにポリシリコンを用いると、ポリシリコンは半導体で
あるので、たとえ不純物を高濃度に拡散させても金属の
場合に比べてコンタクト抵抗が高くなるという問題があ
った。タングステンは、高アスペクト比のホールに埋め
込むことができ、材料自身の抵抗も低いが、Siとのコン
タクト抵抗が、特にp+−Siに対して高い。しかもタング
ステンがSi基板へ食い込み、それによってリーク電流が
生じるため、デバイスの電気特性が劣化するという問題
があった。また、Al−Si系合金を溶融状態にしてホール
を埋め込む方法では、Al−Si系合金の共晶温度が577℃
と高いため、十分に溶融させて埋め込みを行なうと、場
所によってAlがpn接合をつきぬけてしまい、ジャンクシ
ョンリーク電流が増加するなど半導体装置の電気的特性
への影響が出る。また、微細なコンタクトではコンタク
ト入口で合金が閉じてしまい、コンタクトホールを完全
に埋め込めないという問題があった。
めにポリシリコンを用いると、ポリシリコンは半導体で
あるので、たとえ不純物を高濃度に拡散させても金属の
場合に比べてコンタクト抵抗が高くなるという問題があ
った。タングステンは、高アスペクト比のホールに埋め
込むことができ、材料自身の抵抗も低いが、Siとのコン
タクト抵抗が、特にp+−Siに対して高い。しかもタング
ステンがSi基板へ食い込み、それによってリーク電流が
生じるため、デバイスの電気特性が劣化するという問題
があった。また、Al−Si系合金を溶融状態にしてホール
を埋め込む方法では、Al−Si系合金の共晶温度が577℃
と高いため、十分に溶融させて埋め込みを行なうと、場
所によってAlがpn接合をつきぬけてしまい、ジャンクシ
ョンリーク電流が増加するなど半導体装置の電気的特性
への影響が出る。また、微細なコンタクトではコンタク
ト入口で合金が閉じてしまい、コンタクトホールを完全
に埋め込めないという問題があった。
本発明の目的は、電気特性が劣化せず、しかも微細な
コンタクトを十分に埋め込むことができるようにした半
導体装置及びその製造方法を提供することにある。
コンタクトを十分に埋め込むことができるようにした半
導体装置及びその製造方法を提供することにある。
前記目的を達成するため、本発明に係る半導体装置
は、ホールを形成した半導体装置において、 ホール内の少なくとも基板半導体と接する部分にバリ
アメタルを有し、 前記バリアメタル上にAl−Ti合金を有し、さらに前記
Al−Ti合金上にAl−Ge−Si合金を有するものである。
は、ホールを形成した半導体装置において、 ホール内の少なくとも基板半導体と接する部分にバリ
アメタルを有し、 前記バリアメタル上にAl−Ti合金を有し、さらに前記
Al−Ti合金上にAl−Ge−Si合金を有するものである。
また、その製造方法は、ホールを形成した半導体装置
の製造方法において、 ホール内及び基板上にバリアメタル膜を形成する工程
と、 バリアメタル膜上にチタン膜を形成したのち、基板温
度を室温より高くAl−Ge−Si合金の共晶温度以下に設定
し、Al−Ge−Si合金を、前記チタン膜上に半溶融状態で
スパッタ成膜して、ホールを埋め込む工程とを有するも
のである。
の製造方法において、 ホール内及び基板上にバリアメタル膜を形成する工程
と、 バリアメタル膜上にチタン膜を形成したのち、基板温
度を室温より高くAl−Ge−Si合金の共晶温度以下に設定
し、Al−Ge−Si合金を、前記チタン膜上に半溶融状態で
スパッタ成膜して、ホールを埋め込む工程とを有するも
のである。
また、本発明に係る半導体装置は、ホールを形成した
半導体装置において、 ホール内の少なくとも基板半導体と接する部分にバリ
アメタルを有し、 前記バリアメタル上にAl−Ti合金を有し、さらに前記
Al−Ti合金上にAl−Ge−Cu−Si合金を有するものであ
る。
半導体装置において、 ホール内の少なくとも基板半導体と接する部分にバリ
アメタルを有し、 前記バリアメタル上にAl−Ti合金を有し、さらに前記
Al−Ti合金上にAl−Ge−Cu−Si合金を有するものであ
る。
また、その製造方法は、ホールを形成した半導体装置
の製造方法において、 ホール内及び基板上にバリアメタル膜を形成する工程
と、 バリアメタル膜上にチタン膜を形成したのち、基板温
度を室温より高くAl−Ge−Cu−Si合金の共晶温度以下に
設定し、Al−Ge−Cu−Si合金を、前記チタン膜上に半溶
融状態でスパッタ成膜して、ホールを埋め込む工程とを
有するものである。
の製造方法において、 ホール内及び基板上にバリアメタル膜を形成する工程
と、 バリアメタル膜上にチタン膜を形成したのち、基板温
度を室温より高くAl−Ge−Cu−Si合金の共晶温度以下に
設定し、Al−Ge−Cu−Si合金を、前記チタン膜上に半溶
融状態でスパッタ成膜して、ホールを埋め込む工程とを
有するものである。
第２図はAl−Ge合金の相図である。Al−Ge合金は共晶
点が424℃とAl−Siに比べ低く、溶融し易い。したがっ
て、Al−Si系合金の場合よりも低い温度、すなわち、室
温より高く、Al−Ge系合金の共晶温度以下の基板温度で
スパッタすると、成膜中にAl−Ge系合金は表面マイグレ
ートを起こし、穴に流れ込みやすい。さらに、Al−Ge系
合金のスパッタ前にTi膜を形成しておくことにより、溶
融したAl−Ge系合金がTi膜と接触し表面反応を起こすた
め、Al−Ge系合金の塗れ性が向上して、Al−Ge系合金を
穴の中に引き込む作用がある。また、SiをAl−Ge系合金
中に含むことにより、基板からのSiの吸い出しを防ぐた
め、Alの基板へのスパイクを妨げ、さらにTi膜の下にバ
リアメタルを敷くことにより、Siの吸い出し防止は強化
される作用がある。また、Al−Ge合金にCuを添加するこ
とにより、エレクトロマイグレーション耐性が向上する
作用がある。
点が424℃とAl−Siに比べ低く、溶融し易い。したがっ
て、Al−Si系合金の場合よりも低い温度、すなわち、室
温より高く、Al−Ge系合金の共晶温度以下の基板温度で
スパッタすると、成膜中にAl−Ge系合金は表面マイグレ
ートを起こし、穴に流れ込みやすい。さらに、Al−Ge系
合金のスパッタ前にTi膜を形成しておくことにより、溶
融したAl−Ge系合金がTi膜と接触し表面反応を起こすた
め、Al−Ge系合金の塗れ性が向上して、Al−Ge系合金を
穴の中に引き込む作用がある。また、SiをAl−Ge系合金
中に含むことにより、基板からのSiの吸い出しを防ぐた
め、Alの基板へのスパイクを妨げ、さらにTi膜の下にバ
リアメタルを敷くことにより、Siの吸い出し防止は強化
される作用がある。また、Al−Ge合金にCuを添加するこ
とにより、エレクトロマイグレーション耐性が向上する
作用がある。
本発明の実施例について図面を参照して説明する。
第１図（ａ）〜（ｃ）は、本発明に係る半導体装置の
製造工程の一実施例を示す断面図である。
製造工程の一実施例を示す断面図である。
第１図（ａ）に示すように、トランジスタなどの素子
の一部となるp+拡散層15を表面に形成したSi基板上に、
酸化膜２をCVD法などで形成し、酸化膜２をエッチング
して径0.25μｍ、アスペクト比４のコンタクトホール10
を形成する。
の一部となるp+拡散層15を表面に形成したSi基板上に、
酸化膜２をCVD法などで形成し、酸化膜２をエッチング
して径0.25μｍ、アスペクト比４のコンタクトホール10
を形成する。
次に、第１図（ｂ）に示すように、Ti膜20を室温で20
0Å、引続きTiN膜25を基板温度200℃で1000Åスパッタ
で成膜し、その後窒素雰囲気中でランプアニールを620
℃で30秒間行なった。
0Å、引続きTiN膜25を基板温度200℃で1000Åスパッタ
で成膜し、その後窒素雰囲気中でランプアニールを620
℃で30秒間行なった。
さらに第１図（ｃ）に示すように、Tiを室温で1000Å
スパッタしたのち、続いてその上にGeを５重量％、Siを
１重量％含有するAl−Ge−Si合金膜、またはGe及びSiを
それぞれ１重量％、Cuを0.5重量％含有するAl−Ge−Cu
−Si合金膜４を基板温度100〜300℃で酸化膜２上で厚さ
１μｍとなるようにスパッタ成膜する。このとき、TiN
上のTiは、Al−Ge−Si合金またはAl−Ge−Cu−Si合金と
反応し、Al−Ti合金層３を形成する。スパッタパワーは
0.9〜7.0kwであった。この方法により、アスペクト比１
以上のコンタクトホールを埋め込むことができた。ま
た、ジャンクションリーク電流は観測されなかった。
スパッタしたのち、続いてその上にGeを５重量％、Siを
１重量％含有するAl−Ge−Si合金膜、またはGe及びSiを
それぞれ１重量％、Cuを0.5重量％含有するAl−Ge−Cu
−Si合金膜４を基板温度100〜300℃で酸化膜２上で厚さ
１μｍとなるようにスパッタ成膜する。このとき、TiN
上のTiは、Al−Ge−Si合金またはAl−Ge−Cu−Si合金と
反応し、Al−Ti合金層３を形成する。スパッタパワーは
0.9〜7.0kwであった。この方法により、アスペクト比１
以上のコンタクトホールを埋め込むことができた。ま
た、ジャンクションリーク電流は観測されなかった。
本発明によれば、電気特性が劣化せず、しかも微細な
コンタクトも十分に埋め込むことができる。また、本発
明を用いれば、埋め込み用の高融点金属などの材料を使
用せず、従来のスパッタ法で微細コンタクトが埋め込め
るため、従来の微細デバイス作製で従来の製造プロセス
をそのまま使用できる効果がある。
コンタクトも十分に埋め込むことができる。また、本発
明を用いれば、埋め込み用の高融点金属などの材料を使
用せず、従来のスパッタ法で微細コンタクトが埋め込め
るため、従来の微細デバイス作製で従来の製造プロセス
をそのまま使用できる効果がある。
第１図（ａ），（ｂ），（ｃ）は、本発明に係る半導体
装置の製造方法の一実施例を示す断面図、第２図は、本
発明の作用を説明するAl−Geの相図である。 １……Si基板、２……酸化膜 ３……Al−Ti合金層 ４……Al−５％Ge−１％Si膜またはAl−１％Ge−１％Si
−0.5％Cu膜 10……コンタクトホール 15……p+拡散層 20……Ti膜、25……TiN膜
装置の製造方法の一実施例を示す断面図、第２図は、本
発明の作用を説明するAl−Geの相図である。 １……Si基板、２……酸化膜 ３……Al−Ti合金層 ４……Al−５％Ge−１％Si膜またはAl−１％Ge−１％Si
−0.5％Cu膜 10……コンタクトホール 15……p+拡散層 20……Ti膜、25……TiN膜
Claims (4)
- 【請求項１】ホールを形成した半導体装置において、 ホール内の少なくとも基板半導体と接する部分にバリア
メタルを有し、 前記バリアメタル上にAl−Ti合金を有し、さらに前記Al
−Ti合金上にAl−Ge−Si合金を有することを特徴とする
半導体装置。 - 【請求項２】ホールを形成した半導体装置の製造方法に
おいて、 ホール内及び基板上にバリアメタル膜を形成する工程
と、 バリアメタル膜上にチタン膜を形成したのち、基板温度
を室温より高くAl−Ge−Si合金の共晶温度以下に設定
し、Al−Ge−Si合金を、前記チタン膜上に半溶融状態で
スパッタ成膜して、ホールを埋め込む工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項３】ホールを形成した半導体装置において、 ホール内の少なくとも基板半導体と接する部分にバリア
メタルを有し、 前記バリアメタル上にAl−Ti合金を有し、さらに前記Al
−Ti合金上にAl−Ge−Cu−Si合金を有することを特徴と
する半導体装置。 - 【請求項４】ホールを形成した半導体装置の製造方法に
おいて、 ホール内及び基板上にバリアメタル膜を形成する工程
と、 バリアメタル膜上にチタン膜を形成したのち、基板温度
を室温より高くAl−Ge−Cu−Si合金の共晶温度以下に設
定し、Al−Ge−Cu−Si合金を、前記チタン膜上に半溶融
状態でスパッタ成膜して、ホールを埋め込む工程とを有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32834790A JP2601020B2 (ja) | 1990-11-28 | 1990-11-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32834790A JP2601020B2 (ja) | 1990-11-28 | 1990-11-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04196526A JPH04196526A (ja) | 1992-07-16 |
| JP2601020B2 true JP2601020B2 (ja) | 1997-04-16 |
Family
ID=18209227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32834790A Expired - Fee Related JP2601020B2 (ja) | 1990-11-28 | 1990-11-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2601020B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5358616A (en) * | 1993-02-17 | 1994-10-25 | Ward Michael G | Filling of vias and contacts employing an aluminum-germanium alloy |
| EP0793271A3 (en) * | 1996-02-22 | 1998-12-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having a metal silicide film and method of fabricating the same |
| CN109216267A (zh) | 2014-12-23 | 2019-01-15 | 英特尔公司 | 解耦过孔填充 |
-
1990
- 1990-11-28 JP JP32834790A patent/JP2601020B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04196526A (ja) | 1992-07-16 |
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