JP3029395B2 - 半導体素子の配線形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 27
- 239000004065 semiconductor Substances 0.000 title claims description 27
- 229910000838 Al alloy Inorganic materials 0.000 claims description 45
- 229910052782 aluminium Inorganic materials 0.000 claims description 32
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 18
- 230000004888 barrier function Effects 0.000 claims description 16
- 229910052763 palladium Inorganic materials 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- 229910052720 vanadium Inorganic materials 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 229910018459 Al—Ge Inorganic materials 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910018182 Al—Cu Inorganic materials 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910017821 Cu—Ge Inorganic materials 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910008484 TiSi Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- 229910018594 Si-Cu Inorganic materials 0.000 description 1
- 229910008465 Si—Cu Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910052706 scandium Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の配線
形成方法に係り、特に、コンタクトホールの横縦比（as
pect ratio）が大きいためアルミニウムフローイング
（flowing ）工程を適用すべきであるＵＬＳＩ級半導体
素子の配線形成方法に関するものである。
形成方法に係り、特に、コンタクトホールの横縦比（as
pect ratio）が大きいためアルミニウムフローイング
（flowing ）工程を適用すべきであるＵＬＳＩ級半導体
素子の配線形成方法に関するものである。
【０００２】
【従来の技術】従来半導体素子の配線形成方法において
は、先ず、図３（Ａ）に示すように、半導体基板として
例えば、シリコン基板１上に絶縁膜の酸化膜３を蒸着し
た後、信号伝達用の配線金属（例えばアルミニウム）を
形成するため該絶縁膜を食刻してコンタクトホールを形
成する。
は、先ず、図３（Ａ）に示すように、半導体基板として
例えば、シリコン基板１上に絶縁膜の酸化膜３を蒸着し
た後、信号伝達用の配線金属（例えばアルミニウム）を
形成するため該絶縁膜を食刻してコンタクトホールを形
成する。
【０００３】次いで、シリコン基板１と配線金属用アル
ミニウム間の接合（junction）の破壊現象を防止するた
め、図３（Ｂ）に示すように、前記絶縁膜３及びシリコ
ン基板１上にＷ、ＴｉＷ、ＴｉＮ、及びＴｉＳｉ2 のよ
うな金属からなる障壁層５を形成する。このとき、該障
壁層５の特性強化またはコンタクトホールの抵抗減少の
ため熱処理（anneal）を施すこともできる。次いで、図
３（Ｃ）に示すように、熱処理された前記障壁層５上に
配線用アルミニウム膜７を蒸着し、該アルミニウムによ
りコンタクトホール内が埋められるようにアルミニウム
フローイング工程を実施する。
ミニウム間の接合（junction）の破壊現象を防止するた
め、図３（Ｂ）に示すように、前記絶縁膜３及びシリコ
ン基板１上にＷ、ＴｉＷ、ＴｉＮ、及びＴｉＳｉ2 のよ
うな金属からなる障壁層５を形成する。このとき、該障
壁層５の特性強化またはコンタクトホールの抵抗減少の
ため熱処理（anneal）を施すこともできる。次いで、図
３（Ｃ）に示すように、熱処理された前記障壁層５上に
配線用アルミニウム膜７を蒸着し、該アルミニウムによ
りコンタクトホール内が埋められるようにアルミニウム
フローイング工程を実施する。
【０００４】該アルミニウムフローイング工程は大別し
て二つの方法に実施され、その一つは、１５０℃以下の
低温にアルミニウムを蒸着し高温のチャンバー内で熱処
理を施した、前記アルミニウム膜７がコンタクトホール
に流れ込むようにする方法であり、他の一つは、１５０
℃以下の低温で配線として蒸着すべきアルミニウムの総
厚さの１／３を先ず蒸着し、高温の状態で残りの２／３
のアルミニウムを蒸着する方法である。
て二つの方法に実施され、その一つは、１５０℃以下の
低温にアルミニウムを蒸着し高温のチャンバー内で熱処
理を施した、前記アルミニウム膜７がコンタクトホール
に流れ込むようにする方法であり、他の一つは、１５０
℃以下の低温で配線として蒸着すべきアルミニウムの総
厚さの１／３を先ず蒸着し、高温の状態で残りの２／３
のアルミニウムを蒸着する方法である。
【０００５】その結果、図３（Ｄ）に示すように、アル
ミニウム７’がコンタクトホールを埋めた形態の配線が
完成される。
ミニウム７’がコンタクトホールを埋めた形態の配線が
完成される。
【０００６】この場合、前記アルミニウムフローイング
工程において、アルミニウム配線の材料として常用のＡ
ｌ−ＣｕまたはＡｌ−Ｓｉ−Ｃｕを使用する場合は、高
温の条件としてウェーハの温度を４５０℃以上の温度に
維持すべきであるが、アルミニウムに１−７ａｔ％のゲ
ルマニウムの包含されたＡｌ−Ｇｅ合金を使用する場合
は、前記高温の条件の温度が３００℃まで低くなって、
アルミニウム配線とシリコン間の拡散防止用の障壁層５
の厚さを薄く形成することができる。
工程において、アルミニウム配線の材料として常用のＡ
ｌ−ＣｕまたはＡｌ−Ｓｉ−Ｃｕを使用する場合は、高
温の条件としてウェーハの温度を４５０℃以上の温度に
維持すべきであるが、アルミニウムに１−７ａｔ％のゲ
ルマニウムの包含されたＡｌ−Ｇｅ合金を使用する場合
は、前記高温の条件の温度が３００℃まで低くなって、
アルミニウム配線とシリコン間の拡散防止用の障壁層５
の厚さを薄く形成することができる。
【０００７】
【発明が解決しようとする課題】然るに、このような従
来半導体素子の配線形成方法においては、前記Ａｌ−Ｇ
ｅ合金を使用する場合、配線のエレクトロマイグレーシ
ョン（electromigration）耐性が大いに低下され、純粋
アルミニウムの配線を使用する程度に素子の信頼度が低
下するという問題点があった。かつ、最近、このような
問題点を補完するためＡｌ−Ｇｅ合金にＣｕの添加され
たＡｌ−Ｃｕ−Ｇｅを配線材料として使用する傾向があ
るが、この場合にも、アルミニウムフローイング工程中
必要なウェーハの温度が余り高くなって、Ａｌ−Ｇｅ合
金の頂点である低温工程特性を生かし得ないという問題
点があった。
来半導体素子の配線形成方法においては、前記Ａｌ−Ｇ
ｅ合金を使用する場合、配線のエレクトロマイグレーシ
ョン（electromigration）耐性が大いに低下され、純粋
アルミニウムの配線を使用する程度に素子の信頼度が低
下するという問題点があった。かつ、最近、このような
問題点を補完するためＡｌ−Ｇｅ合金にＣｕの添加され
たＡｌ−Ｃｕ−Ｇｅを配線材料として使用する傾向があ
るが、この場合にも、アルミニウムフローイング工程中
必要なウェーハの温度が余り高くなって、Ａｌ−Ｇｅ合
金の頂点である低温工程特性を生かし得ないという問題
点があった。
【０００８】そこで、本発明の目的は、低温工程特性を
生かしながら、配線のエレクトロマイグレーション耐性
を向上させる半導体素子の配線形成方法を提供しようと
するものである。
生かしながら、配線のエレクトロマイグレーション耐性
を向上させる半導体素子の配線形成方法を提供しようと
するものである。
【０００９】
【課題を解決するための手段】請求項１の発明による半
導体素子の配線形成方法は、半導体基板上に絶縁膜を蒸
着し該絶縁膜を選択的食刻してコンタクトホールを形成
する工程と、コンタクトホールと絶縁膜上に障壁層を形
成する工程と、障壁層上に１５０℃以下の温度条件下
で、アルミニウムに、Ｖ、Ｐｄ、Ｓｃ、ＣｕおよびＴｉ
からなる群から選ばれるいずれか１つ以上の元素を包含
して形成される第１アルミニウム合金層を形成する工程
と、第１アルミニウム合金層上に１５０℃以下の温度条
件下でＧｅの含有された第２アルミニウム合金層を形成
する工程と、第１および第２アルミニウム合金層の形成
された基板を３００℃以上４５０℃以下の温度条件下で
熱処理し、アルミニウムと、Ｖ、Ｐｄ、Ｓｃ、Ｃｕおよ
びＴｉからなる群から選ばれるいずれか１つ以上の元素
と、Ｇｅとを含有するアルミニウム合金配線を形成する
工程とを順次行なうものである。
導体素子の配線形成方法は、半導体基板上に絶縁膜を蒸
着し該絶縁膜を選択的食刻してコンタクトホールを形成
する工程と、コンタクトホールと絶縁膜上に障壁層を形
成する工程と、障壁層上に１５０℃以下の温度条件下
で、アルミニウムに、Ｖ、Ｐｄ、Ｓｃ、ＣｕおよびＴｉ
からなる群から選ばれるいずれか１つ以上の元素を包含
して形成される第１アルミニウム合金層を形成する工程
と、第１アルミニウム合金層上に１５０℃以下の温度条
件下でＧｅの含有された第２アルミニウム合金層を形成
する工程と、第１および第２アルミニウム合金層の形成
された基板を３００℃以上４５０℃以下の温度条件下で
熱処理し、アルミニウムと、Ｖ、Ｐｄ、Ｓｃ、Ｃｕおよ
びＴｉからなる群から選ばれるいずれか１つ以上の元素
と、Ｇｅとを含有するアルミニウム合金配線を形成する
工程とを順次行なうものである。
【００１０】好ましくは、第２アルミニウム合金層に含
有されたＧｅの量は、アルミニウム合金配線の１−１０
ａｔ％になるように形成するとよい。
有されたＧｅの量は、アルミニウム合金配線の１−１０
ａｔ％になるように形成するとよい。
【００１１】請求項３の発明による半導体素子の配線形
成方法は、半導体基板上に絶縁膜を蒸着し該絶縁膜を選
択的食刻してコンタクトホールを形成する工程と、コン
タクトホールと絶縁膜上に障壁層を形成する工程と、障
壁層上に１５０℃以下の温度条件下で、アルミニウム
に、Ｖ、Ｐｄ、Ｓｃ、ＣｕおよびＴｉからなる群から選
ばれるいずれか１つ以上の元素を包含して形成される第
１アルミニウム合金層を形成する工程と、第１アルミニ
ウム合金層の形成された基板を加熱して、３００℃以上
４５０℃以下の温度を維持させ、Ｇｅの含有された第２
アルミニウム合金層を形成してアルミニウム合金配線を
形成する工程とを順次行なうものである。
成方法は、半導体基板上に絶縁膜を蒸着し該絶縁膜を選
択的食刻してコンタクトホールを形成する工程と、コン
タクトホールと絶縁膜上に障壁層を形成する工程と、障
壁層上に１５０℃以下の温度条件下で、アルミニウム
に、Ｖ、Ｐｄ、Ｓｃ、ＣｕおよびＴｉからなる群から選
ばれるいずれか１つ以上の元素を包含して形成される第
１アルミニウム合金層を形成する工程と、第１アルミニ
ウム合金層の形成された基板を加熱して、３００℃以上
４５０℃以下の温度を維持させ、Ｇｅの含有された第２
アルミニウム合金層を形成してアルミニウム合金配線を
形成する工程とを順次行なうものである。
【００１２】好ましくは、第２アルミニウム合金層に含
有されたＧｅの量は、アルミニウム合金配線の１−１０
ａｔ％になるように形成するとよい。
有されたＧｅの量は、アルミニウム合金配線の１−１０
ａｔ％になるように形成するとよい。
【００１３】
【発明の実施の形態】以下本発明に係る半導体素子の配
線形成方法の実施形態に対し図面を用いて説明する。
線形成方法の実施形態に対し図面を用いて説明する。
【００１４】先ず、第１実施形態の半導体素子の配線形
成方法においては、図１（Ａ）に示すように、半導体基
板としてのシリコン基板１００に絶縁膜１０２を蒸着し
た後、信号伝達用の配線金属線を形成するため該絶縁膜
の所定部位を食刻してコンタクトホールを形成する。次
いで、該コンタクトホールに配線用アルミニウムを蒸着
し、該アルミニウム配線物質とシリコン基板１００間の
接合部位の破壊現象を防止するため、図１（Ｂ）に示す
ように、前記絶縁膜１０２及び基板１００上にＴｉＮ、
ＴｉＷ、Ｗ、ＴｉＳｉ2 のような耐火性金属またはそれ
らの窒化物若しくはそれらのシリサイドからなる障壁層
１０４を形成する。このとき、必要に応じて該障壁層１
０４を急速熱処理装置（ＲＴＰ）または反応炉（ｆｕｒ
ｎａｎｃｅ）で熱処理することもできる。
成方法においては、図１（Ａ）に示すように、半導体基
板としてのシリコン基板１００に絶縁膜１０２を蒸着し
た後、信号伝達用の配線金属線を形成するため該絶縁膜
の所定部位を食刻してコンタクトホールを形成する。次
いで、該コンタクトホールに配線用アルミニウムを蒸着
し、該アルミニウム配線物質とシリコン基板１００間の
接合部位の破壊現象を防止するため、図１（Ｂ）に示す
ように、前記絶縁膜１０２及び基板１００上にＴｉＮ、
ＴｉＷ、Ｗ、ＴｉＳｉ2 のような耐火性金属またはそれ
らの窒化物若しくはそれらのシリサイドからなる障壁層
１０４を形成する。このとき、必要に応じて該障壁層１
０４を急速熱処理装置（ＲＴＰ）または反応炉（ｆｕｒ
ｎａｎｃｅ）で熱処理することもできる。
【００１５】次いで、図１（Ｃ）−（Ｅ）に示すよう
に、アルミニウムフローイング工程を実施するが、該工
程中、先ずアルミニウム配線として次の二つの物質が使
用される。その一つは第１アルミニウム合金層１０６形
成用材としてアルミニウムにＳｃ、Ｖ、Ｐｄ、Ｃｕ、Ｔ
ｉ、Ｓｃのような元素を一つ以上含有した物質であり、
他の一つは低温流動特性の優秀な第２アルミニウム合金
層１０８形成用材としてアルミニウムにゲルマニウムの
含有された物質である。ここでは、その一例として第１
アルミニウム合金層１０６としてエレクトロマイグレー
ション特性の優秀なＡｌ−Ｃｕの物質を蒸着した場合に
対して説明する。
に、アルミニウムフローイング工程を実施するが、該工
程中、先ずアルミニウム配線として次の二つの物質が使
用される。その一つは第１アルミニウム合金層１０６形
成用材としてアルミニウムにＳｃ、Ｖ、Ｐｄ、Ｃｕ、Ｔ
ｉ、Ｓｃのような元素を一つ以上含有した物質であり、
他の一つは低温流動特性の優秀な第２アルミニウム合金
層１０８形成用材としてアルミニウムにゲルマニウムの
含有された物質である。ここでは、その一例として第１
アルミニウム合金層１０６としてエレクトロマイグレー
ション特性の優秀なＡｌ−Ｃｕの物質を蒸着した場合に
対して説明する。
【００１６】即ち、図１（Ｃ）に示すように、前記障壁
層１０４上に第１アルミニウム合金層１０６のＡｌ−Ｃ
ｕを１５０℃以下の温度で全てのアルミニウム配線の厚
さの１／４−２／３を蒸着し、その後、１５０℃以下の
温度で残りの３／４−１／３厚さに第２アルミニウム配
線層１０８のＡｌ−Ｇｅを蒸着して、図１（Ｄ）に示し
たようなパターンを形成する。
層１０４上に第１アルミニウム合金層１０６のＡｌ−Ｃ
ｕを１５０℃以下の温度で全てのアルミニウム配線の厚
さの１／４−２／３を蒸着し、その後、１５０℃以下の
温度で残りの３／４−１／３厚さに第２アルミニウム配
線層１０８のＡｌ−Ｇｅを蒸着して、図１（Ｄ）に示し
たようなパターンを形成する。
【００１７】次いで、第１、第２アルミニウム合金層の
Ａｌ−Ｃｕ及びＡｌ−Ｇｅの蒸着された基板１００を３
００℃以上の温度に熱処理し前記Ａｌ−Ｇｅをコンタク
トホールに充填させ、前記基板が高温を維持する間、下
部層のＡｌ−ＣｕからＣｕが拡散してそれら第１、第２
アルミニウム合金層内にＣｕが均一に分布され、図１
（Ｅ）に示すように、最終的に配線のエレクトロマイグ
レーションの特性の向上されたＡｌ−Ｃｕ−Ｇｅのアル
ミニウム合金配線１１０が形成される。このとき、前記
Ａｌ−Ｇｅに包含されたＧｅの量は前記アルミニウム合
金配線の１−１０ａｔ％になるようにする。
Ａｌ−Ｃｕ及びＡｌ−Ｇｅの蒸着された基板１００を３
００℃以上の温度に熱処理し前記Ａｌ−Ｇｅをコンタク
トホールに充填させ、前記基板が高温を維持する間、下
部層のＡｌ−ＣｕからＣｕが拡散してそれら第１、第２
アルミニウム合金層内にＣｕが均一に分布され、図１
（Ｅ）に示すように、最終的に配線のエレクトロマイグ
レーションの特性の向上されたＡｌ−Ｃｕ−Ｇｅのアル
ミニウム合金配線１１０が形成される。このとき、前記
Ａｌ−Ｇｅに包含されたＧｅの量は前記アルミニウム合
金配線の１−１０ａｔ％になるようにする。
【００１８】一方、本発明の半導体素子の配線形成方法
の第２実施形態においては、前記アルミニウムフローイ
ング工程によりコンタクトホールを充填する方法だけ異
なり、その他は第１実施形態と同様であるため、該コン
タクトホールのフィーリング工程に対して説明する。
の第２実施形態においては、前記アルミニウムフローイ
ング工程によりコンタクトホールを充填する方法だけ異
なり、その他は第１実施形態と同様であるため、該コン
タクトホールのフィーリング工程に対して説明する。
【００１９】即ち、第１実施形態と同様な方法にて絶縁
膜１０２上に障壁層１０４を形成し、該障壁層１０４上
に第１アルミニウム合金層１０６のＡｌ−Ｃｕを形成し
た後、前記基板１００を３００℃以上の温度に加熱し、
該高温の状態で第２アルミニウム合金層１０８のＡｌ−
Ｇｅを蒸着する。すると、第１実施形態と同様に高温に
維持される間、下部層から拡散されたＣｕがアルミニウ
ム合金配線内に均一に分布され、最終的に図２（Ｄ）に
示すようなＡｌ−Ｃｕ−Ｇｅからなる配線のエレクトロ
マイグレーション特性の向上されたアルミニウム合金配
線１１０が形成される。このとき、第２アルミニウム合
金層１０８のＡｌ−Ｇｅに包含されたＧｅの量は前記ア
ルミニウム合金配線の１−１０ａｔ％になるようにす
る。
膜１０２上に障壁層１０４を形成し、該障壁層１０４上
に第１アルミニウム合金層１０６のＡｌ−Ｃｕを形成し
た後、前記基板１００を３００℃以上の温度に加熱し、
該高温の状態で第２アルミニウム合金層１０８のＡｌ−
Ｇｅを蒸着する。すると、第１実施形態と同様に高温に
維持される間、下部層から拡散されたＣｕがアルミニウ
ム合金配線内に均一に分布され、最終的に図２（Ｄ）に
示すようなＡｌ−Ｃｕ−Ｇｅからなる配線のエレクトロ
マイグレーション特性の向上されたアルミニウム合金配
線１１０が形成される。このとき、第２アルミニウム合
金層１０８のＡｌ−Ｇｅに包含されたＧｅの量は前記ア
ルミニウム合金配線の１−１０ａｔ％になるようにす
る。
【００２０】
【発明の効果】以上説明した本発明に係る半導体素子の
配線形成方法においては、第１アルミニウム合金層のＡ
ｌ−Ｃｕ及び第２アルミニウム合金層のＡｌ−Ｇｅを用
いてアルミニウムフローイング工程を実施し、最終的に
アルミニウム合金のＡｌ−Ｃｕ−Ｇｅ配線を形成するよ
うになっているため、Ａｌ−Ｇｅの特性である低温流動
性を生かしながら配線のエレクトロマイグレーション特
性を改善させた半導体素子の配線を形成し得るという効
果がある。
配線形成方法においては、第１アルミニウム合金層のＡ
ｌ−Ｃｕ及び第２アルミニウム合金層のＡｌ−Ｇｅを用
いてアルミニウムフローイング工程を実施し、最終的に
アルミニウム合金のＡｌ−Ｃｕ−Ｇｅ配線を形成するよ
うになっているため、Ａｌ−Ｇｅの特性である低温流動
性を生かしながら配線のエレクトロマイグレーション特
性を改善させた半導体素子の配線を形成し得るという効
果がある。
【図１】 （Ａ）−（Ｅ）；本発明の第１実施形態に係
る半導体素子の配線形成方法を示した工程図である。
る半導体素子の配線形成方法を示した工程図である。
【図２】 （Ａ）−（Ｄ）：本発明の第２実施形態に係
る半導体素子の配線形成方法を示した工程図である。
る半導体素子の配線形成方法を示した工程図である。
【図３】 （Ａ）−（Ｄ）：従来半導体素子の配線形成
方法を示した工程図である。
方法を示した工程図である。
１００：半導体基板 １０２：絶縁膜 １０４：障壁層 １０６：第１アルミニウム合金層 １０８：第２アルミニウム合金層 １１０：アルミニウム合金配線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−304149（ＪＰ，Ａ) 特開 平４−162569（ＪＰ，Ａ) 特開 昭62−104165（ＪＰ，Ａ) 特開 平４−209572（ＪＰ，Ａ) 特開 平６−29405（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768
Claims (4)
- 【請求項１】 半導体素子の配線形成方法であって、 半導体基板上に絶縁膜を蒸着し該絶縁膜を選択的食刻し
てコンタクトホールを形成する工程と、 前記コンタクトホールと前記絶縁膜上に障壁層を形成す
る工程と、 前記障壁層上に１５０℃以下の温度条件下で、アルミニ
ウムに、Ｖ、Ｐｄ、Ｓｃ、ＣｕおよびＴｉからなる群か
ら選ばれるいずれか１つ以上の元素を包含して形成され
る第１アルミニウム合金層を形成する工程と、 前記第１アルミニウム合金層上に１５０℃以下の温度条
件下でＧｅの含有された第２アルミニウム合金層を形成
する工程と、 前記第１および第２アルミニウム合金層の形成された基
板を３００℃以上４５０℃以下の温度条件下で熱処理
し、アルミニウムと、Ｖ、Ｐｄ、Ｓｃ、ＣｕおよびＴｉ
からなる群から選ばれるいずれか１つ以上の元素と、Ｇ
ｅとを含有するアルミニウム合金配線を形成する工程
と、 を順次行なう、半導体素子の配線形成方法。 - 【請求項２】 前記第２アルミニウム合金層に含有され
たＧｅの量は、前記アルミニウム合金配線の１−１０ａ
ｔ％になるように形成する、請求項１記載の半導体素子
の配線形成方法。 - 【請求項３】 半導体素子の配線形成方法であって、 半導体基板上に絶縁膜を蒸着し該絶縁膜を選択的食刻し
てコンタクトホールを形成する工程と、 前記コンタクトホールと前記絶縁膜上に障壁層を形成す
る工程と、 前記障壁層上に１５０℃以下の温度条件下でアルミニウ
ムに、Ｖ、Ｐｄ、Ｓｃ、ＣｕおよびＴｉからなる群から
選ばれるいずれか１つ以上の元素を包含して形成される
第１アルミニウム合金層を形成する工程と、 前記第１アルミニウム合金層の形成された基板を加熱し
て、３００℃以上４５０℃以下の温度を維持させ、Ｇｅ
の含有された第２アルミニウム合金層を形成してアルミ
ニウム合金配線を形成する工程と、 を順次行なう、半導体素子の配線形成方法。 - 【請求項４】 前記第２アルミニウム合金層に含有され
たＧｅの量は、前記アルミニウム合金配線の１−１０ａ
ｔ％になるように形成する、請求項３記載の半導体素子
の配線形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950013556A KR0179827B1 (ko) | 1995-05-27 | 1995-05-27 | 반도체 소자의 배선 형성방법 |
| KR95P13556 | 1995-05-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330427A JPH08330427A (ja) | 1996-12-13 |
| JP3029395B2 true JP3029395B2 (ja) | 2000-04-04 |
Family
ID=19415637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7338368A Expired - Fee Related JP3029395B2 (ja) | 1995-05-27 | 1995-12-26 | 半導体素子の配線形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5846877A (ja) |
| JP (1) | JP3029395B2 (ja) |
| KR (1) | KR0179827B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225218B1 (en) * | 1995-12-20 | 2001-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and its manufacturing method |
| US5789317A (en) | 1996-04-12 | 1998-08-04 | Micron Technology, Inc. | Low temperature reflow method for filling high aspect ratio contacts |
| KR100223332B1 (ko) * | 1996-06-17 | 1999-10-15 | 김영환 | 반도체 소자의 금속배선 및 그 형성방법 |
| JP3725266B2 (ja) * | 1996-11-07 | 2005-12-07 | 株式会社半導体エネルギー研究所 | 配線形成方法 |
| KR100269878B1 (ko) * | 1997-08-22 | 2000-12-01 | 윤종용 | 반도체소자의금속배선형성방법 |
| US6365514B1 (en) * | 1997-12-23 | 2002-04-02 | Intel Corporation | Two chamber metal reflow process |
| US6812766B2 (en) | 2001-05-22 | 2004-11-02 | Matsushita Electric Industrial Co., Ltd. | Input/output circuit of semiconductor integrated circuit |
| KR100455382B1 (ko) * | 2002-03-12 | 2004-11-06 | 삼성전자주식회사 | 듀얼 다마신 구조를 가지는 반도체 소자의 금속 배선 형성방법 |
| US7211502B2 (en) * | 2003-03-26 | 2007-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| KR100710192B1 (ko) * | 2005-12-28 | 2007-04-20 | 동부일렉트로닉스 주식회사 | 반도체 소자의 배선 형성방법 |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51142988A (en) * | 1975-06-04 | 1976-12-08 | Hitachi Ltd | Semiconductor devices |
| JPS6132444A (ja) * | 1984-07-24 | 1986-02-15 | Hitachi Ltd | 集積回路装置 |
| JPS61144847A (ja) * | 1984-12-19 | 1986-07-02 | Hitachi Ltd | 半導体装置およびその製造法 |
| JPH0719885B2 (ja) * | 1985-10-31 | 1995-03-06 | 株式会社東芝 | 半導体装置の製造方法 |
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-
1995
- 1995-05-27 KR KR1019950013556A patent/KR0179827B1/ko not_active IP Right Cessation
- 1995-12-08 US US08/569,884 patent/US5846877A/en not_active Expired - Lifetime
- 1995-12-26 JP JP7338368A patent/JP3029395B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR0179827B1 (ko) | 1999-04-15 |
| US5846877A (en) | 1998-12-08 |
| JPH08330427A (ja) | 1996-12-13 |
| KR960043035A (ko) | 1996-12-21 |
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Legal Events
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|---|---|---|---|
| A02 | Decision of refusal |
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