JP3113800B2 - 半導体装置の配線形成方法 - Google Patents
半導体装置の配線形成方法Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
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- H01—ELECTRIC ELEMENTS
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の配線
形成方法に関し、特に高集積化に適合した配線の微細化
が可能な、半導体装置の配線形成方法に関する。
形成方法に関し、特に高集積化に適合した配線の微細化
が可能な、半導体装置の配線形成方法に関する。
【０００２】
【従来の技術】一般に、半導体集積回路には、チップ内
に形成された複数の回路素子を電気的に接続するため
の、導電材料からなる電気配線が必要である。
に形成された複数の回路素子を電気的に接続するため
の、導電材料からなる電気配線が必要である。
【０００３】このような半導体集積回路の配線材料とし
ては、アルミニウム（Ａｌ）が多く用いられる。アルミ
ニウムは、電気抵抗が低く、低価格で、加工が容易であ
る等の特性を有するので、配線材料として最も広く用い
られている導電材料であり、ＳｉやＣｕなどの不純物を
約１０ｗｔ％含むアルミニウム合金を、スパッタリング
方式で蒸着して、配線のための導電層を形成する方法が
広く用いられている。
ては、アルミニウム（Ａｌ）が多く用いられる。アルミ
ニウムは、電気抵抗が低く、低価格で、加工が容易であ
る等の特性を有するので、配線材料として最も広く用い
られている導電材料であり、ＳｉやＣｕなどの不純物を
約１０ｗｔ％含むアルミニウム合金を、スパッタリング
方式で蒸着して、配線のための導電層を形成する方法が
広く用いられている。
【０００４】しかしながら、半導体の高集積化および高
密度化が進行するに従って、配線の基底層（underlaye
r）の段差が増加し、コンタクト孔の縦横比（アスペク
ト比）が増加する傾向にある。従って、スパッタリング
方式固有の特性によって、コンタクト孔の内側に到達す
るスパッタリングされたＡｌ原子の入射角度が減少する
ので、Ａｌ蒸着膜の段差被覆性（step coverage）が悪
化し、その結果、配線抵抗が増加し、エレクトロマイグ
レーション（electro-migration）が増加し、配線の信
頼性に悪影響を及ぼすようになる。
密度化が進行するに従って、配線の基底層（underlaye
r）の段差が増加し、コンタクト孔の縦横比（アスペク
ト比）が増加する傾向にある。従って、スパッタリング
方式固有の特性によって、コンタクト孔の内側に到達す
るスパッタリングされたＡｌ原子の入射角度が減少する
ので、Ａｌ蒸着膜の段差被覆性（step coverage）が悪
化し、その結果、配線抵抗が増加し、エレクトロマイグ
レーション（electro-migration）が増加し、配線の信
頼性に悪影響を及ぼすようになる。
【０００５】Ａｌ合金膜の蒸着特性、特に段差被覆性を
改善する方法としては、レーザーを用いてＡｌ合金を溶
融する方法、ウェーハを加熱しながらＡｌ合金を蒸着す
る方法、スパッタリングされたＡｌ原子の直進性および
方向性を確保するための、コリメータを用いたスパッタ
リングと高温スパッタリングとの、２段階で平坦化を実
施する方法、等がある。
改善する方法としては、レーザーを用いてＡｌ合金を溶
融する方法、ウェーハを加熱しながらＡｌ合金を蒸着す
る方法、スパッタリングされたＡｌ原子の直進性および
方向性を確保するための、コリメータを用いたスパッタ
リングと高温スパッタリングとの、２段階で平坦化を実
施する方法、等がある。
【０００６】これらの方法は、既存のスパッタリング方
式を改善するためのものであり、未だ研究段階にある。
式を改善するためのものであり、未だ研究段階にある。
【０００７】スパッタリング方式以外にも、蒸着膜の整
合性がすぐれた低圧化学気相蒸着法を適用して、コンタ
クトホールと段差上とにおける被覆性を改善する研究が
活発に行われている。
合性がすぐれた低圧化学気相蒸着法を適用して、コンタ
クトホールと段差上とにおける被覆性を改善する研究が
活発に行われている。
【０００８】特に、ＣＶＤ（Chemical Vapour Depositi
on（化学気相蒸着））法は、コンタクトホールの充填と
形成するラインの整合性とを同時に満足し、選択的蒸着
が可能である。従って、将来の集積回路の配線形成方式
として期待されている。ＡｌＣＶＤ方法の一例は、米国
特許第5,179,042号（1993年1月12日付け）に公開されて
いる。
on（化学気相蒸着））法は、コンタクトホールの充填と
形成するラインの整合性とを同時に満足し、選択的蒸着
が可能である。従って、将来の集積回路の配線形成方式
として期待されている。ＡｌＣＶＤ方法の一例は、米国
特許第5,179,042号（1993年1月12日付け）に公開されて
いる。
【０００９】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＣＶＤ方法で導電層（アルミニウム層）を形
成すると、ＣＶＤアルミニウム膜は群島状成長特性（多
数の島状に成長する性質）を示すという問題がある。
うな従来のＣＶＤ方法で導電層（アルミニウム層）を形
成すると、ＣＶＤアルミニウム膜は群島状成長特性（多
数の島状に成長する性質）を示すという問題がある。
【００１０】また、ＣＶＤ方法は、スパッタリング方式
よりも高温で実施されるという問題がある。
よりも高温で実施されるという問題がある。
【００１１】更に、配線が微細化すると、粒子間の接触
面積が減少するので、電気抵抗が増加し、ストレスマイ
グレーション（STRESS MIGRATION）やエレクトロマイグ
レーション（ELECTRO MIGRATION）などの問題が生じる
という問題がある。
面積が減少するので、電気抵抗が増加し、ストレスマイ
グレーション（STRESS MIGRATION）やエレクトロマイグ
レーション（ELECTRO MIGRATION）などの問題が生じる
という問題がある。
【００１２】更に、コンタクトホール内においては、中
心部の近傍に空隙が発生し易いという問題がある。
心部の近傍に空隙が発生し易いという問題がある。
【００１３】実際、冷水壁型（COLD WALL TYPE）のＬＰ
ＣＶＤ（Low Pressure CVD（低圧化学気相蒸着））装置
を用い、ＡｌソースとしてＴＩＢＡ『（Ｃ4Ｈ9）3Ａ
ｌ』ガスの熱分解を用いて、Ｓｉ基板上に成長させたＡ
ｌ薄膜の断面を、走査電子顕微鏡で観察すると、表面粗
さが蒸着厚さのほぼ半分を占めることが確認できる。
ＣＶＤ（Low Pressure CVD（低圧化学気相蒸着））装置
を用い、ＡｌソースとしてＴＩＢＡ『（Ｃ4Ｈ9）3Ａ
ｌ』ガスの熱分解を用いて、Ｓｉ基板上に成長させたＡ
ｌ薄膜の断面を、走査電子顕微鏡で観察すると、表面粗
さが蒸着厚さのほぼ半分を占めることが確認できる。
【００１４】また、ＣＶＤ方法で形成したアルミニウム
層を従来の方法によってリフロー（reflow）させると、
アルミニウム層の厚さが下部層の段差によって変化さ
れ、これを配線パターンにパターニングした場合には、
断線、エレクトロマイグレーションまたはストレスマイ
グレーション等が生じ、信頼性を低下させるという問題
がある。
層を従来の方法によってリフロー（reflow）させると、
アルミニウム層の厚さが下部層の段差によって変化さ
れ、これを配線パターンにパターニングした場合には、
断線、エレクトロマイグレーションまたはストレスマイ
グレーション等が生じ、信頼性を低下させるという問題
がある。
【００１５】本発明の目的は、上記従来技術における問
題点を解決して、ＣＶＤ Ａｌ膜のような導電層を平坦
化して、微細パターンニングにおいても抵抗特性と信頼
性とを改善することが可能で、リフロー工程において
も、導電層の全厚さを変えることなく平坦化を実施し、
整合性と再現性とを改善することが可能な、半導体装置
の配線形成方法を提供することにある。
題点を解決して、ＣＶＤ Ａｌ膜のような導電層を平坦
化して、微細パターンニングにおいても抵抗特性と信頼
性とを改善することが可能で、リフロー工程において
も、導電層の全厚さを変えることなく平坦化を実施し、
整合性と再現性とを改善することが可能な、半導体装置
の配線形成方法を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の配線形成方法は、基板上に第
１導電性膜を化学気相蒸着法により形成する工程と、上
記第１導電性膜の表面に不純物イオンを注入して上記第
１導電性膜より低融点の第２導電性膜を上記第１導電性
膜上に形成する工程と、上記第２導電性膜のみを流動化
する工程と、を含んでなり、上記第２導電性膜で上記第
１導電性膜の全表面を覆う、ことを特徴とする。
に、本発明の半導体装置の配線形成方法は、基板上に第
１導電性膜を化学気相蒸着法により形成する工程と、上
記第１導電性膜の表面に不純物イオンを注入して上記第
１導電性膜より低融点の第２導電性膜を上記第１導電性
膜上に形成する工程と、上記第２導電性膜のみを流動化
する工程と、を含んでなり、上記第２導電性膜で上記第
１導電性膜の全表面を覆う、ことを特徴とする。
【００１７】
【００１８】またこの場合、上記第１導電性膜はＡｌあ
るいはＡｌ合金で形成することを特徴とする。
るいはＡｌ合金で形成することを特徴とする。
【００１９】
【００２０】またこの場合、上記第１導電性膜はＡｌあ
るいはＡｌ合金で形成し、上記不純物イオンはＳｉ、Ｃ
ｕ、Ｇａ、Ｇｅ、Ｐｄ、Ｓｎ、Ｖから選択した１以上の
元素のイオンからなることを特徴とする。
るいはＡｌ合金で形成し、上記不純物イオンはＳｉ、Ｃ
ｕ、Ｇａ、Ｇｅ、Ｐｄ、Ｓｎ、Ｖから選択した１以上の
元素のイオンからなることを特徴とする。
【００２１】またこの場合、上記不純物イオンの濃度
は、上記第２導電性膜の融点が上記第１導電性膜の融点
より１０℃以上低くなるように設定することを特徴とす
る。
は、上記第２導電性膜の融点が上記第１導電性膜の融点
より１０℃以上低くなるように設定することを特徴とす
る。
【００２２】上記目的を達成するために、本発明の半導
体装置の配線形成方法は、基板上に第１導電性膜を化学
気相蒸着法により形成する工程と、上記第１導電性膜よ
り低融点の第２導電性膜を上記第１導電性膜上に化学気
相蒸着法により形成する工程と、上記第２導電性膜のみ
を流動化する工程と、を含んでなり、上記第２導電性膜
で上記第１導電性膜の全表面を覆う、ことを特徴とす
る。
体装置の配線形成方法は、基板上に第１導電性膜を化学
気相蒸着法により形成する工程と、上記第１導電性膜よ
り低融点の第２導電性膜を上記第１導電性膜上に化学気
相蒸着法により形成する工程と、上記第２導電性膜のみ
を流動化する工程と、を含んでなり、上記第２導電性膜
で上記第１導電性膜の全表面を覆う、ことを特徴とす
る。
【００２３】この場合、上記第１導電性膜はＡｌあるい
はＡｌ合金で形成し、上記第２導電性膜は第１導電性膜
より不純物を多く含むことを特徴とする。
はＡｌ合金で形成し、上記第２導電性膜は第１導電性膜
より不純物を多く含むことを特徴とする。
【００２４】またこの場合、上記不純物はＳｉ、Ｃｕ、
Ｇａ、Ｇｅ、Ｐｄ、Ｓｎ、Ｖから選択した１以上の元素
からなることを特徴とする。
Ｇａ、Ｇｅ、Ｐｄ、Ｓｎ、Ｖから選択した１以上の元素
からなることを特徴とする。
【００２５】またこの場合、上記不純物の含有量は、上
記第２導電性膜の融点が上記第１導電性膜の融点より１
０℃以上低くなるように設定することを特徴とする。
記第２導電性膜の融点が上記第１導電性膜の融点より１
０℃以上低くなるように設定することを特徴とする。
【００２６】
【００２７】
【発明の実施の形態】以下、本発明の実施例を添付図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２８】始めに、本発明に適用する原理について説
明する。
明する。
【００２９】図１は、Ａｌ合金の不純物含有率と温度に
関する状態図である。ここに、縦軸は温度を示し、横軸
はＡｌ中に溶融されている物質Ｘの重量比（ｗｔ％）を
示す。
関する状態図である。ここに、縦軸は温度を示し、横軸
はＡｌ中に溶融されている物質Ｘの重量比（ｗｔ％）を
示す。
【００３０】図において、横軸上のＡ及びＢは、アルミ
ニウム合金中に含まれる物質Ｘの含有率を示し、ＡはＢ
よりも大であるとする。Ａｌ＋Ａｗｔ％Ｘ（Ａｗｔ％の
物質Ｘを含有するアルミニウム合金）は、Ａｌ＋Ｂｗｔ
％Ｘ（Ｂｗｔ％の物質Ｘを含有するアルミニウム合金）
よりも低い融点を有している。このような２つの合金
を、図の温度Ｔ0に加熱した場合には、合金Ａｌ＋Ｂｗ
ｔ％Ｘは固体のままであるが、合金Ａｌ＋Ａｗｔ％Ｘ
は、溶融状態になる。このように、アルミニウム合金中
に含まれる物質Ｘの含有率が高いと、融点は低くなる。
すなわち、物質Ｘの含有率がＡであるアルミニウム合金
の融点をＴＡ、物質Ｘの含有率がＢであるアルミニウム
合金の融点をＴＢとした場合、Ａ＞ＢならＴＡ＜ＴＢで
ある。
ニウム合金中に含まれる物質Ｘの含有率を示し、ＡはＢ
よりも大であるとする。Ａｌ＋Ａｗｔ％Ｘ（Ａｗｔ％の
物質Ｘを含有するアルミニウム合金）は、Ａｌ＋Ｂｗｔ
％Ｘ（Ｂｗｔ％の物質Ｘを含有するアルミニウム合金）
よりも低い融点を有している。このような２つの合金
を、図の温度Ｔ0に加熱した場合には、合金Ａｌ＋Ｂｗ
ｔ％Ｘは固体のままであるが、合金Ａｌ＋Ａｗｔ％Ｘ
は、溶融状態になる。このように、アルミニウム合金中
に含まれる物質Ｘの含有率が高いと、融点は低くなる。
すなわち、物質Ｘの含有率がＡであるアルミニウム合金
の融点をＴＡ、物質Ｘの含有率がＢであるアルミニウム
合金の融点をＴＢとした場合、Ａ＞ＢならＴＡ＜ＴＢで
ある。
【００３１】アルミニウム中に溶融される物質Ｘとして
は、Ｓｉ、Ｃｕ、Ｇａ、Ｇｅ、Ｐｄ、Ｓｎ、Ｖ等があ
る。
は、Ｓｉ、Ｃｕ、Ｇａ、Ｇｅ、Ｐｄ、Ｓｎ、Ｖ等があ
る。
【００３２】本発明は上記原理を応用したものである。
すなわち、ＣＶＤ基層の上に該ＣＶＤ基層よりも不純物
含有率の高い上部層を設け、所定の温度で熱処理を施す
と、該上部層が最初に溶融し、粘性流（viscous flow）
が生じ、表面が平坦化される。上記の例で説明すると、
基層をＡｌ＋Ｂｗｔ％Ｘで形成し、上部層をＡｌ＋Ａｗ
ｔ％Ｘで形成した後、温度Ｔ0で熱処理した場合には、
上部層は融解して粘性流体となるが、基層は固体状態の
ままに留まる。
すなわち、ＣＶＤ基層の上に該ＣＶＤ基層よりも不純物
含有率の高い上部層を設け、所定の温度で熱処理を施す
と、該上部層が最初に溶融し、粘性流（viscous flow）
が生じ、表面が平坦化される。上記の例で説明すると、
基層をＡｌ＋Ｂｗｔ％Ｘで形成し、上部層をＡｌ＋Ａｗ
ｔ％Ｘで形成した後、温度Ｔ0で熱処理した場合には、
上部層は融解して粘性流体となるが、基層は固体状態の
ままに留まる。
【００３３】図２は本発明の半導体装置の配線形成方法
の第１実施例を示す製造工程部分断面図である。本実施
例においては、基礎導電性膜の表面に、Ｓｉ、Ｃｕ、Ｇ
ａ、Ｇｅ、Ｐｄ、Ｓｎ、Ｖ等から選定した１または複数
の元素のイオンを注入し、下層の導電性膜よりも低融点
の上部の導電性膜を形成する。
の第１実施例を示す製造工程部分断面図である。本実施
例においては、基礎導電性膜の表面に、Ｓｉ、Ｃｕ、Ｇ
ａ、Ｇｅ、Ｐｄ、Ｓｎ、Ｖ等から選定した１または複数
の元素のイオンを注入し、下層の導電性膜よりも低融点
の上部の導電性膜を形成する。
【００３４】まず、図２（Ａ）に示すように、半導体基
板１の上に不純物がドーピングされた導電性領域５を形
成し、その上に絶縁膜として酸化膜６を形成する。
板１の上に不純物がドーピングされた導電性領域５を形
成し、その上に絶縁膜として酸化膜６を形成する。
【００３５】次に、酸化膜６にホトエッチングを施して
コンタクトホールを形成した後、第１導電性膜８として
アルミニウムをデポジション（deposition）する。この
ようにして、第１導電性膜８と導電性領域５とを接続す
るコンタクト７が形成される。
コンタクトホールを形成した後、第１導電性膜８として
アルミニウムをデポジション（deposition）する。この
ようにして、第１導電性膜８と導電性領域５とを接続す
るコンタクト７が形成される。
【００３６】ここに、第１導電性膜８としてアルミニウ
ム層を形成する場合には、ＡｌソースとしてＡｌＨ（Ｃ
Ｈ3）2 （ＤＭＡＨ、ヂメチル水酸化アルミニウム(dime
thylaluminum hydride)）のような金属有機体ソース、
または、ＡｌＣｌ3のような無機体ソースを用いて、Ｌ
ＰＣＶＤ法で、約２５０〜４５０℃の温度で、厚さ約６
０００Åの厚さに、ＣＶＤ Ａｌ層を形成する。
ム層を形成する場合には、ＡｌソースとしてＡｌＨ（Ｃ
Ｈ3）2 （ＤＭＡＨ、ヂメチル水酸化アルミニウム(dime
thylaluminum hydride)）のような金属有機体ソース、
または、ＡｌＣｌ3のような無機体ソースを用いて、Ｌ
ＰＣＶＤ法で、約２５０〜４５０℃の温度で、厚さ約６
０００Åの厚さに、ＣＶＤ Ａｌ層を形成する。
【００３７】次に、図２（Ｂ）に示すように、第１導電
性膜８の表面に、Ｓｉ、Ｃｕ、Ｇａ、Ｇｅ、Ｐｄ、Ｓ
ｎ、Ｖ等の不純物イオンを、約１０〜１００ＫｅＶの加
速電圧で、約１０12〜１０15ａｔｏｍｓ／ｃｍ2の濃度
で注入してドーピングし、不純物イオンを含有し、融点
が第１導電性膜８よりも低い第２導電性膜１２を形成す
る。
性膜８の表面に、Ｓｉ、Ｃｕ、Ｇａ、Ｇｅ、Ｐｄ、Ｓ
ｎ、Ｖ等の不純物イオンを、約１０〜１００ＫｅＶの加
速電圧で、約１０12〜１０15ａｔｏｍｓ／ｃｍ2の濃度
で注入してドーピングし、不純物イオンを含有し、融点
が第１導電性膜８よりも低い第２導電性膜１２を形成す
る。
【００３８】この場合、注入する不純物イオンの濃度
は、第２導電性膜１２の融点が、第１導電性膜８の融点
よりも約１０℃以上低くなるように選定する。不純物の
種類によって不純物イオンの注入量は異なる。ＡｌにＳ
ｉ、Ｃｕ、Ｇａ、Ｇｅ、Ｐｄ、Ｓｎ、Ｖ等の不純物が含
まれる場合の状態図は、スミセルズ メタル リファレン
ス ブック（第６版）(Smithells Metal Reference Book
(Sixth Edition)）に公開されているが、この状態図を
参照して融点差が約１０℃程度以上になるように不純物
イオンを注入するとよい。
は、第２導電性膜１２の融点が、第１導電性膜８の融点
よりも約１０℃以上低くなるように選定する。不純物の
種類によって不純物イオンの注入量は異なる。ＡｌにＳ
ｉ、Ｃｕ、Ｇａ、Ｇｅ、Ｐｄ、Ｓｎ、Ｖ等の不純物が含
まれる場合の状態図は、スミセルズ メタル リファレン
ス ブック（第６版）(Smithells Metal Reference Book
(Sixth Edition)）に公開されているが、この状態図を
参照して融点差が約１０℃程度以上になるように不純物
イオンを注入するとよい。
【００３９】加速電圧は、不純物イオンが第１導電性膜
８の表皮層にのみ注入されるように設定する。加速電圧
は、不純物イオンの質量に応じても適正に調整する。
８の表皮層にのみ注入されるように設定する。加速電圧
は、不純物イオンの質量に応じても適正に調整する。
【００４０】次に、図２（Ｃ）に示すように、不活性ガ
ス雰囲気中で、温度約４００〜６００℃で熱処理して、
注入不純物イオンを活性化し、第２導電性膜１２を合金
層に変換する。こうして、第２導電性膜１２は粘性流体
状の第２導電性膜１２’となり、第１導電性膜８の表面
が平坦化される。
ス雰囲気中で、温度約４００〜６００℃で熱処理して、
注入不純物イオンを活性化し、第２導電性膜１２を合金
層に変換する。こうして、第２導電性膜１２は粘性流体
状の第２導電性膜１２’となり、第１導電性膜８の表面
が平坦化される。
【００４１】このとき、第１導電性膜８の表面が平坦化
されると同時に、図に示すような空隙９が第１導電性膜
８中に存在する場合には、注入イオンはＡｌの粒界面と
表面とに沿っても侵入するので、溶融が生じ、熱処理後
は空隙９の大きさも小さくなり空隙９’のようになる。
されると同時に、図に示すような空隙９が第１導電性膜
８中に存在する場合には、注入イオンはＡｌの粒界面と
表面とに沿っても侵入するので、溶融が生じ、熱処理後
は空隙９の大きさも小さくなり空隙９’のようになる。
【００４２】図３は本発明の半導体装置の配線形成方法
の第２実施例を示す製造工程部分断面図である。本実施
例においては、既存のスパッタリング法で低融点層を形
成して熱処理する。
の第２実施例を示す製造工程部分断面図である。本実施
例においては、既存のスパッタリング法で低融点層を形
成して熱処理する。
【００４３】この実施例において、第１段階は上記第１
実施例と同様に実施する。すなわち、図３（Ａ）に示す
ように、半導体基板１１上に不純物がドーピングされた
導電性領域１５を形成し、その上に絶縁膜１６として酸
化膜を形成する。次に、絶縁膜１６にコンタクトホール
を穿ち、コンタクトホール内と絶縁膜１６とにアルミニ
ウムをデポジッションし、第１導電性膜１８を形成す
る。こうして、第１導電性膜１８と導電性領域１５とを
接続するコンタクト１７が形成される。
実施例と同様に実施する。すなわち、図３（Ａ）に示す
ように、半導体基板１１上に不純物がドーピングされた
導電性領域１５を形成し、その上に絶縁膜１６として酸
化膜を形成する。次に、絶縁膜１６にコンタクトホール
を穿ち、コンタクトホール内と絶縁膜１６とにアルミニ
ウムをデポジッションし、第１導電性膜１８を形成す
る。こうして、第１導電性膜１８と導電性領域１５とを
接続するコンタクト１７が形成される。
【００４４】このとき、第１導電性膜１８としてアルミ
ニウム層を形成する場合には、ＤＭＡＨ等の金属有機体
ソースまたはＡｌＣｌ3のような無機体ソースを用い、
低圧化学気相蒸着（ＬＰ ＣＶＤ）法によって、温度約
２５０〜４５０℃において、厚さ約６０００Åの第１導
電性膜１８を形成する。
ニウム層を形成する場合には、ＤＭＡＨ等の金属有機体
ソースまたはＡｌＣｌ3のような無機体ソースを用い、
低圧化学気相蒸着（ＬＰ ＣＶＤ）法によって、温度約
２５０〜４５０℃において、厚さ約６０００Åの第１導
電性膜１８を形成する。
【００４５】次に、図３（Ｂ）に示すように、表面にＳ
ｉやＣｕが含まれた第１導電性膜１８のＡｌ合金をター
ゲットにして、一般のスパッタリング方法により、温度
約１００〜３００℃において、厚さ約２０００Åの第２
導電性膜２２である低融点層を形成する。
ｉやＣｕが含まれた第１導電性膜１８のＡｌ合金をター
ゲットにして、一般のスパッタリング方法により、温度
約１００〜３００℃において、厚さ約２０００Åの第２
導電性膜２２である低融点層を形成する。
【００４６】このとき、Ａｌ合金の組成は、第２導電性
膜２２の融点が、第１導電性膜１８の融点より約１０℃
以上低くなるように設定する。
膜２２の融点が、第１導電性膜１８の融点より約１０℃
以上低くなるように設定する。
【００４７】この実施例においても、Ａｌ合金に用いる
不純物としてはＳｉ、Ｃｕ、Ｇａ、Ｇｅ、Ｐｄ、Ｓｎ、
Ｖ等から１または複数の元素を選定して用いるとよい。
不純物としてはＳｉ、Ｃｕ、Ｇａ、Ｇｅ、Ｐｄ、Ｓｎ、
Ｖ等から１または複数の元素を選定して用いるとよい。
【００４８】次に、図３（Ｃ）に示すように、温度約４
００〜６００℃において、不活性雰囲気中で熱処理し、
第２導電性膜２２が溶融して第２導電性膜２２’とな
り、表面が平坦化されるようにする。
００〜６００℃において、不活性雰囲気中で熱処理し、
第２導電性膜２２が溶融して第２導電性膜２２’とな
り、表面が平坦化されるようにする。
【００４９】このとき、第１導電性膜１８の表面が平坦
化されると同時に、図に示すような空隙１９が第１導電
性膜１８中に存在する場合には、不純物元素がＡｌの粒
界面と表面とに沿っても侵入するので溶融が生じ、熱処
理後は空隙１９の大きさも小さくなり空隙１９’のよう
になる。
化されると同時に、図に示すような空隙１９が第１導電
性膜１８中に存在する場合には、不純物元素がＡｌの粒
界面と表面とに沿っても侵入するので溶融が生じ、熱処
理後は空隙１９の大きさも小さくなり空隙１９’のよう
になる。
【００５０】上記本発明の実施例においては、第１導電
性膜として形成したアルミニウム膜の表面を平坦化する
場合について説明したが、本発明は、Ａｌ膜表面の平坦
化ばかりでなく、ＣＶＤ Ｃｕ膜や、導電性材料からな
る他の膜の表面平坦化にも適用できるものである。
性膜として形成したアルミニウム膜の表面を平坦化する
場合について説明したが、本発明は、Ａｌ膜表面の平坦
化ばかりでなく、ＣＶＤ Ｃｕ膜や、導電性材料からな
る他の膜の表面平坦化にも適用できるものである。
【００５１】
【発明の効果】以上説明したように、本発明によれば、
ＣＶＤ Ａｌ膜のような導電層を平坦化して、微細パタ
ーンニングにおいても抵抗特性と信頼性とを改善するこ
とが可能であり、リフロー工程においても、導電層の全
厚さを変えることなく平坦化を実施し、整合性と再現性
とを改善することが可能となるという効果がある。
ＣＶＤ Ａｌ膜のような導電層を平坦化して、微細パタ
ーンニングにおいても抵抗特性と信頼性とを改善するこ
とが可能であり、リフロー工程においても、導電層の全
厚さを変えることなく平坦化を実施し、整合性と再現性
とを改善することが可能となるという効果がある。
【図１】Ａｌ合金の不純物含有率と温度に関する状態図
である。
である。
【図２】本発明の半導体装置の配線形成方法の第１実施
例を示す製造工程部分断面図である。
例を示す製造工程部分断面図である。
【図３】本発明の半導体装置の配線形成方法の第２実施
例を示す製造工程部分断面図である。
例を示す製造工程部分断面図である。
１、１１…半導体基板、 ５、１５…導電性領域、 ６、１６…酸化膜、 ７、１７…コンタクト、 ８、１８…第１導電性膜、 ９、９’、１９、１９’…空隙、 １２、１２’、２２、２２’…第２導電性膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−215131（ＪＰ，Ａ) 特開 昭63−169043（ＪＰ，Ａ) 特開 平４−62844（ＪＰ，Ａ) 特開 平６−163720（ＪＰ，Ａ) Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏ ｃ．：ＳＯＬＩＤ−ＳＴＡＴＥ ＳＣＩ ＥＮＣＥ ＡＮＤ ＴＥＣＨＮＯＬＯＧ Ｙ，131（９），ｐｐ．2175−2182 （1984) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768
Claims (8)
- 【請求項１】半導体装置の配線形成方法において、 基板上に第１導電性膜を化学気相蒸着法により形成する
工程と、 上記第１導電性膜より低融点の第２導電性膜を上記第１
導電性膜の表面に不純物イオンを注入して上記第１導電
性膜上に形成する工程と、 上記第２導電性膜のみを流動化する工程と、 を含んでなり、 上記第２導電性膜で上記第１導電性膜の全表面を覆う、 ことを特徴とする半導体装置の配線形成方法。 - 【請求項２】請求項１に記載の半導体装置の配線形成方
法において、上記第１導電性膜はＡｌあるいはＡｌ合金
で形成することを特徴とする半導体装置の配線形成方
法。 - 【請求項３】請求項１に記載の半導体装置の配線形成方
法において、上記第１導電性膜はＡｌあるいはＡｌ合金
で形成し、上記不純物イオンはＳｉ、Ｃｕ、Ｇａ、Ｇ
ｅ、Ｐｄ、Ｓｎ、Ｖから選択した１以上の元素のイオン
からなることを特徴とする半導体装置の配線形成方法。 - 【請求項４】請求項１に記載の半導体装置の配線形成方
法において、上記不純物イオンの濃度は、上記第２導電
性膜の融点が上記第１導電性膜の融点より１０℃以上低
くなるように設定することを特徴とする半導体装置の配
線形成方法。 - 【請求項５】半導体装置の配線形成方法において、 基板上に第１導電性膜を化学気相蒸着法により形成する
工程と、 上記第１導電性膜より低融点の第２導電性膜を 上記第１
導電性膜上に化学気相蒸着法により形成する工程と、 上記第２導電性膜のみを流動化する工程と、 を含んでなり、 上記第２導電性膜で上記第１導電性膜の全表面を覆う、 ことを特徴とする半導体装置の配線形成方法。 - 【請求項６】請求項５に記載の半導体装置の配線形成方
法において、上記第１導電性膜はＡｌあるいはＡｌ合金
で形成し、上記第２導電性膜は第１導電性膜より不純物
を多く含むことを特徴とする半導体装置の配線形成方
法。 - 【請求項７】請求項６に記載の半導体装置の配線形成方
法において、上記不純物はＳｉ、Ｃｕ、Ｇａ、Ｇｅ、Ｐ
ｄ、Ｓｎ、Ｖから選択した１以上の元素からなることを
特徴とする半導体装置の配線形成方法。 - 【請求項８】請求項６に記載の半導体装置の配線形成方
法において、上記不純物の含有量は、上記第２導電性膜
の融点が上記第１導電性膜の融点より１０℃以上低くな
るように設定することを特徴とする半導体装置の配線形
成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995-133 | 1995-01-06 | ||
| KR1019950000133A KR0161116B1 (ko) | 1995-01-06 | 1995-01-06 | 반도체 장치의 금속층 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204013A JPH08204013A (ja) | 1996-08-09 |
| JP3113800B2 true JP3113800B2 (ja) | 2000-12-04 |
Family
ID=19406428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07231356A Expired - Fee Related JP3113800B2 (ja) | 1995-01-06 | 1995-09-08 | 半導体装置の配線形成方法 |
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| Country | Link |
|---|---|
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| KR (1) | KR0161116B1 (ja) |
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| US6225218B1 (en) * | 1995-12-20 | 2001-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and its manufacturing method |
| US6268291B1 (en) | 1995-12-29 | 2001-07-31 | International Business Machines Corporation | Method for forming electromigration-resistant structures by doping |
| US5789317A (en) | 1996-04-12 | 1998-08-04 | Micron Technology, Inc. | Low temperature reflow method for filling high aspect ratio contacts |
| KR100421281B1 (ko) * | 1996-10-02 | 2004-05-10 | 주식회사 하이닉스반도체 | 반도체소자의금속배선제조방법 |
| JP3725266B2 (ja) | 1996-11-07 | 2005-12-07 | 株式会社半導体エネルギー研究所 | 配線形成方法 |
| US6171957B1 (en) * | 1997-07-16 | 2001-01-09 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing method of semiconductor device having high pressure reflow process |
| US6159847A (en) * | 1997-11-18 | 2000-12-12 | Texas Instruments Incorporated | Multilayer metal structure for improved interconnect reliability |
| US6605531B1 (en) * | 1997-11-26 | 2003-08-12 | Applied Materials, Inc. | Hole-filling technique using CVD aluminum and PVD aluminum integration |
| KR20040046471A (ko) * | 2002-11-27 | 2004-06-05 | 박일성 | 자리수를 문자로 표시하는 표시방법 및 이를 이용한전자계산기 |
| US7211502B2 (en) * | 2003-03-26 | 2007-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| JP2005340424A (ja) * | 2004-05-26 | 2005-12-08 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| KR100595855B1 (ko) * | 2004-12-29 | 2006-06-30 | 동부일렉트로닉스 주식회사 | 알루미늄 증착 콘택트 형성 방법 |
| JP5560841B2 (ja) * | 2010-03-30 | 2014-07-30 | 凸版印刷株式会社 | 非接触ｉｃ内蔵用紙ならびにｉｃ付き冊子またはｉｃカード |
| CN110634952B (zh) | 2018-06-25 | 2023-06-13 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
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|---|---|---|---|---|
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| US4062720A (en) * | 1976-08-23 | 1977-12-13 | International Business Machines Corporation | Process for forming a ledge-free aluminum-copper-silicon conductor structure |
| GB2107744B (en) * | 1981-10-06 | 1985-07-24 | Itt Ind Ltd | Making al/si films by ion implantation; integrated circuits |
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| US5236866A (en) * | 1988-10-25 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | Metal interconnection layer having reduced hillock formation in semi-conductor device and manufacturing method therefor |
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-
1995
- 1995-01-06 KR KR1019950000133A patent/KR0161116B1/ko not_active IP Right Cessation
- 1995-09-08 JP JP07231356A patent/JP3113800B2/ja not_active Expired - Fee Related
-
1996
- 1996-01-05 US US08/583,320 patent/US5880023A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| KR0161116B1 (ko) | 1999-02-01 |
| KR960030328A (ko) | 1996-08-17 |
| JPH08204013A (ja) | 1996-08-09 |
| US5880023A (en) | 1999-03-09 |
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