JP2700103B2 - 改良された集積回路構造および改良された集積回路構造を形成する方法 - Google Patents

改良された集積回路構造および改良された集積回路構造を形成する方法

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Description

【発明の詳細な説明】 発明の背景 1.発明の分野 この発明は集積回路構造のための改良された相互接続
とそれを製造する方法に関連する。特に、この発明は２
個以上の導電金属層を有する集積回路構造のための新規
な多層相互接続に関連する。
2.先行技術の説明 通常、アルミニウムがベースの金属、すなわちアルミ
ニウムまたはアルミニウムの合金は集積回路構造の構成
要素とデバイスとの間の相互接続すなわち「配線」を形
成するために用いられる。アルミニウムのそのような使
用はバイポーラトランジスタのコレクタ、ベースおよび
エミッタコンタクトまたはMOSデバイスのソース、ドレ
インおよびゲート電極のような集積回路構造の能動デバ
イスの個々の要素に対するコンタクトのためばかりでな
く、アルミニウムのような金属の異なる層またはレベル
の間で用いられる、相互接続またはバイアを含む。
そのような目的に使用されるあるいは使用され得る金
属はアルミニウムだけではない。プラチナと金双方の金
属もそのような用途に使用されている。しかしながら、
低価格性、軽量性および良好な導電性の優れた組合わせ
のせいで、これまでアルミニウムが集積回路構造で最も
広く使用される金属であった。
しかしながら、相互接続、コンタクトなどのために集
積回路構造でアルミニウムを使用することには問題があ
る。シリコンで形成される能動デバイスの電極領域への
電気コンタクトとしてアルミニウムが使用されると、ア
ルミニウムとシリコンは相互拡散し得て、それはドープ
領域と基板との間に形成される接合より下の、たとえば
ソースまたはドレイン領域より下のシリコン基板へとア
ルミニウムが下へ移動することを引き起こし、それによ
りデバイスをショートさせ得る。
さらに、デバイスまたはデバイスの要素間の水平相互
接続としてアルミニウムの層が使用されると、後で400
℃を超える処理温度にさらされるとアルミニウム相互接
続のいくつかの区域に小丘またはスパイクが形成され得
て、今度はそれがアルミニウム層から上にある絶縁層を
介してそれの上の別な金属層への電気短絡を形成し得
る。
アルミニウム層上でまたは２個のアルミニウム層間で
チタン−タングステン合金のような導電材料を使用する
ことは公知である。1982年12月13−15日にカリフォルニ
ア州サンフランシスコで開催されたIEDM インターナシ
ョナル・エレクトロン・デバイス・ミーティングでの
「光学的目的のために反射防止膜を使用するライン幅制
御」と題された論文の399−402頁で、リン（Lin）等は
写真平版印刷のためにアルミニウムの反射性を低めるた
めにアルミニウム上にチタン−タングステン、バナジウ
ム、およびポリシリコンのような種々の反射防止膜を使
用することを検討している。
1983年11月にカリフォルニア州サンディエゴで開催さ
れたコダック・マイクロエレクトロニクス・セミナーで
の「フォトレジスオライン幅制御のための反射防止膜の
使用」と第された論文でハリソン（Harrison）等はまた
アルミニウム−シリコン材料上にバナジウム、チタン−
タングステン、モリブデン、チタン、およびポリシリコ
ンのような反射防止膜を使用することを検討している。
この後者の引用はまた、シリコン基板でアルミニウムの
スパイクが生成されるのを妨げるためにバリヤ層として
Al−Siの下でチタン−タングステンを先に使用すること
を開示している。
エッチング止めとして集積回路構造の２個のアルミニ
ウム層間にチタン−タングステンの層を使用することが
ピアス（Pierce）等の米国特許第4,267,012号で検討さ
れている。
それゆえアルミニウムの隣接層間でのチタン−タング
ステンのような他の材料の使用が公知である一方で、下
にあるシリコン基板へのアルミニウムの拡散のような問
題はアルミニウム上にチタン−タングステンの合金のよ
うな材料が存在することにより実際に悪化し得ることが
わかっている。明らかにこれは、チタン−タングステン
合金とアルミニウムが相互作用して、シリコンへのアル
ミニウムの溶解度よりも実際により高いシリコンへの溶
解度を有する金属間化合物（TixAlyWz）を形成するとい
う事実のためである。
それゆえ、相互接続としてアルミニウム金属が使用さ
れることにより引き起こされる問題のいくらかまたはす
べてを除去するかまたは少なくとも軽減する、１より多
くの導電金属層を有する集積回路構造の相互接続を提供
することが望ましい。
発明の概要 それゆえ、この発明の目的は、１より多くのレベルの
金属導体を有する、集積回路構造の大いに信頼できる新
規な多層導電相互接続を提供することである。
この発明の別な目的は、１より多くのレベルの金属導
体を有し、多層導電相互接続から下にあるシリコン領域
へのアルミニウムの移動が抑制される、集積回路構造の
新規な多層導電相互接続を提供することである。
この発明のまた別な目的は、１より多くのレベルの金
属導体を有し、多層相互接続上での小丘またはスパイク
の形成が除去されるかまたは抑制される、集積回路構造
の新規な多層導電相互接続を提供することである。
この発明のさらなる目的は、１より多くのレベルの金
属導体を有し、移動を抑制するために多層のうちのアル
ミニウム部分でシリコンを使用すること除去され得る、
集積回路構造の新規な多層導電相互接続を提供すること
である。
この発明のまたさらなる目的は、１より多くのレベル
の金属導体を有し、多層導電相互接続のクラッド層が下
にある材料の上で良好なステップカバレッジを示す、集
積回路構造の新規な多層導電相互接続を提供することで
ある。
この発明のなおさらなる目的は、１より多くレベルの
金属導体を有し、優れた金属１の金属２への接続が相互
接続層間のバイアをスパッタエッチングせずに多層相互
接続で使用される材料に依存して形成され得る、集積回
路構造の新規な多層導電相互接続を提供することであ
る。
この発明のこれらおよび他の目的は次の説明と添付の
図面から明らかになるであろう。
この発明に従って、１より多くの導電層を有する集積
回路のための新規な多層導電相互接続は以下のものを含
む。すなわち、チタン−タングステン、および窒化チタ
ンからなる組から選択される材料を含む下部層、アルミ
ニウムのような導電金属の中間層、およびチタン−タン
グステン、窒化チタン、珪化モリブデン、および珪化タ
ンタルからなる組から選択される上部層である。
請求項１に記載の集積回路構造は、シリコン基板（1
0）と、その基板の所定数のドープ領域（14）と、上記
ドープ領域（14）の各々を露出させるそれぞれの開口を
有する基板上の第１の酸化層（30）と、そのそれぞれの
開口を介してそのドープ領域の少なくとも１つに導電的
に接触するように配置されるとともに上記第１の酸化層
上に横たわるように配置された電気的導電相互接続層
（40,50,60）と、上記導電相互接続層によって覆われて
いない上記第１の酸化層の部分に横たわるように配置さ
れるとともに上記導電相互接続層の選択された部分を露
出する少なくとも１つの開口を有するように形成された
第２の酸化層（70）と、上記第２の酸化層上に横たわる
とともに上記少なくとも１つの開口を介して上記導電相
互接続層の選択された部分に電気的に接触するように配
置された金属導電層（80）とを備えた集積回路構造であ
って、さらに、 （ａ） アルミニウムがベースの金属からなる中間層
（50）と、 （ｂ） 上記中間層（50）と、上記基板のドープ領域お
よび上記第１の酸化層との間に配置され、上記ドープ領
域と接触するｘが１より大きいTiSixを有する層と、上
記中間層と接触するｘが１より大きいTiNxを有する層
と、わずかの不純物に加えて純粋なTiまたはTiNを有す
る残りの層とを含む下部導電バリヤ層（40）と、 （ｃ） 上記中間層と上記第２の酸化層との間に配置さ
れ、TiNからなる上記導電層（60）とを備え、 上記下部導電バリヤ層、上記中間層および上記上部導
電層からなる３層構造は、上記第１の酸化層と上記第２
の酸化層との間に延びることを特徴とする。
また、請求項２では請求項１の構成において、上記下
部導電バリヤ層（40）は、シリコンが上記中間層（50）
に拡散するのを防止するとともに上記中間層から上記シ
リコン基板（10）にアルミニウムが拡散するのを防止す
るために適用される800Åから1500Åの厚みの層を含
む。
また、請求項３では請求項１または２の構成におい
て、上記上部導電層（60）は800Åから1200Åの厚みの
層を含む。
また、請求項４では請求項１〜３のいずれかの構成に
おいて、上記シリコン基板のドープ領域（14）は上記基
板におけるドープ領域と上記配線層との導電性を高める
ために上記下部導電バリヤ層下の表面に形成された金属
珪化物層を含む。
請求項５に記載の方法は、シリコン基板（10）と、そ
の基板内の所定数のドープ領域（14）と、上記ドープ領
域（14）の各々を露出させるそれぞれの開口を有する基
板上の第１の酸化層（30）と、そのそれぞれの開口を介
してそのドープ領域の少なくとも１つに導電的に接触す
るとともに上記第１の酸化層上に横たわるように配置さ
れた電気的導電相互接続層（40,50,60）と、上記導電相
互接続層によって覆われていない上記第１の酸化層の部
分上に横たわるとともに上記導電相互接続層の選択され
た部分を露出する少なくとも１つの開口を有するように
形成された第２の酸化層（70）と、上記第２の酸化層
（70）上に横たわるとともに上記少なくとも１つの開口
を介して上記導電相互接続層（40,50,60）の選択された
領域に電気的に接触するように配置された金属導電層
（80）とを備えた集積回路構造を形成する方法であっ
て、さらに、 （ａ） 上記ドープ領域を含む基板の上方に第１の酸化
層（30）を形成し、上記第１の酸化層（30）を上記基板
のドープ領域（14）の各々を露出させるようにその中に
開口を有するように形成する工程と、 （ｂ） 上記開口を介して上記基板（10）のドープ領域
（14）に電気的に接触するように上記第１の酸化層（3
0）上にTiNからなる下部導電バリヤ層（40）を形成し、
その後続いてN2またはAr/N2雰囲気中で上記下部導電バ
リヤ層を迅速に焼鈍しする工程と、 （ｃ） 上記下部導電バリヤ層に電気的に接触してその
上方にアルミニウムをベースとする金属からなる中間層
（50）を形成する工程と、 （ｄ） 上記中間層上にTiNからなる上部導電層（60）
を形成する工程と、 上記下部導電バリヤ層、上記中間層および上記上部導電
層は上記導電相互接続層（40,50,60）を形成し、 （ｅ） 上記導電相互接続層をエッチングしてパターニ
ングすることにより個別的な配線を形成するとともに上
記第１の酸化層（30）を露出させる工程と、 （ｆ） 上記導電相互接続層と上記露出された第１の酸
化層の上方に上記第２の酸化層（70）を形成する工程
と、 （ｇ） 上記第２の酸化層（70）をパターニングすると
ともに上記導電相互接続層（40,50,60）の上層に向かっ
てエッチングすることによって上記導電相互接続層（4
0,50,60）の選択された領域を露出する少なくとも１つ
の開口を形成する工程と、 （ｈ） 上記第２の酸化層および上記導電相互接続層の
露出された部分の上方にアルミニウムをベースとする第
２の金属層を形成する工程と、 （ｉ） 上記第２の金属層をパターニングしてエッチン
グすることによりさらなる別個の導電相互接続層を形成
する工程とを備えている。
また、請求項６では請求項５の構成において、上記第
１の酸化層（30）および上記露出されたシリコン基板の
ドープ領域（14）の上方に、金属珪化物を形成するため
に上記シリコンと反応することが可能な金属からなる層
（36）を形成し、その構造を500℃〜700℃の温度に加熱
して上記金属を焼鈍しし、上記シリコン基板のドープ領
域の表面に金属珪化物を形成し、そして、上記下部導電
バリヤ層を形成する上記（ｂ）の工程前に上記第１の酸
化層上の上記金属の未反応の部分を除去する工程をさら
に備える。
また、請求項７では請求項５または６の構成におい
て、上記下部導電バリヤ層（40）を形成する工程（ｂ）
は、少なくとも100℃から400℃を超えない温度までの温
度を維持しながら５から15ミリトルのアルゴン雰囲気中
でTiNの複合ターゲットから上記構造上へTiNをスパッタ
リングすることをさらに含む。
また、請求項８では請求項５または６の構成におい
て、上記下部導電バリヤ層を形成する工程（ｂ）は、少
なくとも100℃から400℃を超えない温度までの温度を維
持しながら５から15ミリトルのアルゴン雰囲気中でチタ
ンのターゲットから上記構造上へ200Åから800Åのチタ
ンをスパッタリングし、その後同一反応条件の下で上記
チタンの層上に窒化チタン（TiN）を反応的にスパッタ
リングして上記シリコン基板上に上記TiN層を形成する
ことを含む。
また、請求項９では請求項８の構成において、上記工
程（ｂ）の迅速な焼鈍しは、600℃から800℃の温度まで
10秒の期間内にその構造を加熱し、次にこの温度で30秒
から１分の期間窒素の雰囲気中でその構造を維持し、上
記チタンの少なくとも一部が上記シリコンと反応してチ
タンシリサイドを形成し、その表面にTiNバリヤを形成
する一方シリコンへの良好な電気コンタクトを可能にす
ることを含む。
また、請求項10では請求項５〜９のいずれかの構成に
おいて、上記上部導電層（60）を形成する工程（ｄ）
は、上記中間層（50）上に800Åから1200ÅのTiNをスパ
ッタリングする工程を含む。
また、請求項11では請求項５〜10のいずれかの構成に
おいて、上記導電相互接続層（40,50,60）上に第２の酸
化層（70）を形成する工程（ｅ）は、上記第２の酸化層
をパターニングして上記導電相互接続層の少なくとも一
部を露出させて、上記導電相互接続層の表面を浄化して
その上に上記金属導電層（80）を形成する前にその上の
酸化物を除去する工程を含む。
好ましい実施例の説明 この発明は、集積回路構造で種々の要素およびデバイ
スを相互接続するために１より多くのレベルの導電金属
が使用される、集積回路構造のための新規な導電相互接
続を提供する。
ここで第１図に注目すると、この発明の１つの実施例
が例示されている。たとえばＰ型のような、１つの導電
型のシリコン基板10が示されており、それはたとえばＮ
＋のような別の導電型のドープ領域14がそこに形成され
ており、したがってそれらの間に接合18を形成する。領
域14はMOSトランジスタのソースまたはドレインあるい
はバイポータ・トランジスタのエミッタ領域のようなト
ランジスタの要素を表わし得る。ドープ領域14の両側の
基板10上に形成される第１の酸化物層30が示されてい
る。
この発明の一実施例に従って、次に酸化物層30および
ドープ領域14上にこの発明の多層相互接続の第１の層と
して第１のすなわち下部バリヤ層40が形成される。
第１のバリヤ層40は、良好な導電性の電気コンタクト
が形成される露出シリコンと包囲する酸化物との両方へ
の良好な付着、および孔を通って隣接する層へシリコン
かアルミニウムのいずれかが拡散するのを防ぐだけ十分
に低い多孔性を示す材料を含むべきである。
好ましい実施例では、下部バリヤ層40はチタン−タン
グステン（TiW）合金かまたは窒化チタン（TiN）化合物
のいずれかを含み得る。TiWが第１のバリヤ層40を形成
するために使用されると、アルゴンの非反応性（不活
性）雰囲気中で約５から15ミリトルの圧力で少なくとも
約100℃で400℃を超えない温度を維持している間に約10
ないし30重量％のチタンと70ないし90重量％のタングス
テンとを含むターゲットから真空スパッタリングをする
ことにより、たとえばドープシリコン領域14と酸化物層
30の双方のような、集積回路構造上に約800ないし1500
ÅのTiWが生成される。
ここで使用されているような「非反応性雰囲気」とい
う語はスパッタリング方法をなし遂げるための、アルゴ
ンのような非反応性ガスの存在に言及している。
バリヤ層40がTiNを含むときは、層40は２個のステッ
プの方法で形成され得て、その方法はまず約５ないし15
ミリトルでかつ少なくとも約100℃で400℃を超えない温
度の非反応性アルゴンの雰囲気中でチタン金属の200な
いし800Åの層をスパッタリングし、続いて50ないし60
％のアルゴン／窒素の雰囲気中で周囲温度から約200℃
までの温度でチタン原子のターゲットからチタン層上に
窒化チタン（TiN）を反応的にスパッタリングする第２
のステップを行なうことを含む。代替案として、チタン
金属層上に形成されるTiN層は複合TiNターゲットから直
接TiNをスパッタリングすることにより形成され得る。
TiN層40は、同じ温度および圧力状態の下で再び非反
応性アルゴン雰囲気を用いて複合TiNターゲットから直
接TiNをスパッタリングすることによって、１個のステ
ップでも形成され得る。しかしながら、第１のすなわち
下部のバリヤ層には金属チタンの基部層を使用すること
が好ましく、その理由はチタン化合物または合金より下
のチタン金属層が、隣接する酸化物層にばかりでなく、
電気コンタクトが作られる露出シリコンにもうまく付着
するからである。
TiWまたはTiNの使用は、たとえば珪化チタンのような
他のチタン化合物よりも好ましく、それはシリコンがバ
リヤ層を介して下から移動することまたはアルミニウム
がバリヤ層を介して上から下へ移動することを防ぐ、Ti
WまたはTiN材料のより優れたバリヤ特性のためである。
第１のすなわち下部のバリヤ層を形成した後で、真空
が解除されるか破られてこの構造を酸素にさらす。こう
してさらすことによりバリヤ層上に約20ないし50Åの薄
い酸化膜を形成する結果となり、それはバリヤ層と後で
その上に置かれる、アルミニウム層のような導電金属層
との間の電気コンタクト抵抗に悪い影響を及ぼさずに化
学バリヤを形成する。また工程のこの点でバリヤ層の上
部表面を酸素にさらすことによっても、バリヤ層に酸素
をその粒界間でしみ込ませるかまたは充満させて、シリ
コンが下からまたはアルミニウムが上からバリヤ層を介
して移動することをさらに防ぐと思われる。
この発明の一実施例では、スパッタリングしたバリヤ
層（TiWまたはTiN）を形成した後で、真空が破られて、
構造は30秒ないし１分間の間500ないし650℃の温度範囲
で迅速な熱による焼鈍しをされ得る。迅速な焼鈍しはN2
またはAr/N2雰囲気中で実行される。焼鈍しの目的は、
シリコン−バリヤのインターフェイスで深く混合しさら
にまた基本的珪化物（ｘが１よりも大きい、TiSix）を
形成することにより、ドープシリコン領域に対するバリ
ヤの電気コンタクト抵抗を改良することである。焼鈍し
はまた、表面でTiWNまたはTiNx（ｘは１より大きい）の
ような窒化物含有量の多い薄膜を形成することによりバ
リヤの性能を改良する。
この発明の別の実施例では、TiNバリヤ層自体は迅速
な焼鈍し方法により形成され得る。この実施例では、前
と同様非反応アルゴン雰囲気中でスパッタリングするこ
とにより、約500ないし1200Åのチタンがまず生成され
る。次にその構造は迅速な熱による焼鈍し方法を受け、
その方法は温度が迅速に上昇されて約10秒の期間内に普
通は約700℃であるが、約600ないし800℃の範囲で構造
を加熱する。次にその構造は約30秒ないし１分の期間N2
雰囲気中でこの温度で維持される。この迅速な焼鈍しは
PAPID THERMAL ANNEALER（迅速熱焼鈍し器）として公知
である特別な処理機器中で実行されて得て、この機器は
チタンを酸化せずに層の表面でTiNバリヤを形成する一
方でシリコンレベルでのTiSix形成を迅速に実行する能
力を有する。迅速な焼鈍しはTiSix（ｘは１より大き
い）のような珪化物を形成するように働き、それはＮ
＋、Ｐ＋、またはドープされたポリシリコン領域へのコ
ンタント抵抗を改良する。同時に、反応しなかったチタ
ンは表面近くでTiNバリヤに変わる。
下部のバリヤ層40の形成および酸化物露出の後で、続
いてバリヤ層40上に2500Åから4000Åの導電金属層50が
生成される。導電金属層50は金またはプラチナのような
金属を含み得るが、この方法の経済性のためにアルミニ
ウムをベースにした金属を含むことが好ましい。生成さ
れるアルミニウムがベースの金属は純粋なアルミニウム
であり得るか、または2.0重量％までの銅を含むアルミ
ニウム−銅合金であることが好ましい。任意で２重量％
までのシリコンが生成されたアルミニウム合金中に存在
しても構わない。
ここで使用されるような「アルミニウムがベースの金
属」という語の使用は少なくとも約90重量％のアルミニ
ウムを含むアルミニウム合金ばかりでなく、純粋なアル
ミニウムをも規定するよう意図したものである。
アルミニウムがベースの金属は、約５から15ミリトル
の圧力と300℃の温度を維持しながらアルゴン雰囲気中
でスパッタリングすることにより付与されることが好ま
しい。
上部バリヤ層60は、アルミニウムがベースの金属を生
成した後で、新たに生成されたアルミニウムがベースの
金属の表面にいかなる不所望のアルミニウム酸化膜が形
成されることをも回避するために真空を中断せずに形成
される。
上部バリヤ層60は、TiW、珪化モリブデン（MoSix）、
珪化タンタル（TaSix）、またはTiNからなる、ｘは２ま
たはそれ以上である組から選択された約800Åから1200
Åの材料を含む。最初の３個の指摘された材料は特に好
ましく、その理由は上部バリヤ層60を形成するためにこ
れらの材料のいずれかを使用することにより、第２の金
属層を生成する前に第１の多層相互接続の表面をスパッ
タエッチングする必要を取り除くことになるからであ
る。
珪化モリブデンと珪化タンタルの双方が、ｘが２また
はそれ以上の物に等しい珪化金属化合物かまたは金属と
シリコンの単なる無定型混合物のいずれかを含み得て、
さらにここでは珪化モリブデンおよび珪化タンタルとい
うそれぞれの語を使用することにより化合物の無定型混
合物の双方を包含するよう意図したものであることがさ
らに注目されるべきである。
第２のアルミニウム層を付与する前に先行技術におい
て第１のアルミニウム層の表面を従来通りに浄化するた
めにスパッタエッチング技術を使用すると、MOS方法で
使用される薄い酸化膜誘電体の完全性を害することが公
知である。そのような構造が存在するときには、スパッ
タエッチングによりそれに損害を敢えて及ぼすことは回
避することが望ましい。この発明の実施により、上部バ
リヤ層60としてTiW、MoSix、またはTaSixを用いること
によりスパッタエッチングのステップを選択的に回避す
ることができる。
しかしながら、上部バリヤ層としてTiNが使用される
ときには、後で付与される金属層との良好な電気コンタ
クトを提供するように、後でスパッタエッチングが使用
されて上部表面から不所望の酸化膜を除去しなければな
らない。
下部バリヤ層40を形成する際に使用される同じ技術を
用いて真空を中断せずにスパッタリングすることによ
り、選択されたいずれかの上部バリヤ層60が引き続き生
成される。上部バリヤ層60を形成するために珪化物（Mo
SixまたはTaSix）が使用されるときには、それらは複合
珪化物のターゲットからそれらをスパッタリングするか
または別個のターゲットからモリブデン／タンタルおよ
びシリコンを同時にスパッタリングすることにより形成
され得る。
上部バリヤ層60の形成後、下部バリヤ層40、アルミウ
ムがベースの金属層50、および上部バリヤ層60を含む多
層下部金属層の形成が完了され、後でこれらは集合的に
相互接続層と呼ばれ、普通第１の金属層と呼ばれるもの
の変わりに集積回路構造で機能を果たす。
フォトレジストマスクを付与し次に従来の写真平版技
術を用いてマスクをパターニングすることにより、相互
接続層はここでパターニングされて所望の相互接続すな
わち配線のまとめ取付けを形成し得る。
次に相互接続層はCHCl3、Cl2、SiCl4、およびCF4のガ
ス混合物のような従来のプラズマ／反応イオンエッチン
グ化学を用いてフォトレジストマスクを介してエッチン
グされ、引き続き複合サンドイッチ状金属を介してエッ
チングされる。
この発明の相互接続層をパターニングした後で、この
構造は従来の処理を受けて、普通第２の金属層と呼ばれ
る、後で付与される金属層からこの発明の相互接続層の
パターニングされた部分を分離するように働く第２の酸
化物層を形成し得る。
それゆえ第１図に示されるように、第２の酸化物層70
は従来通り形成されかつパターニングされ、さらにたと
えばアルミニウムがベースの金属層のような第２の金属
層80が次に付与されかつパターニングされる。第１図に
示されるように、第２の金属層80は相互接続の上部層60
と86で接合を形成する。第２の金属層80はまた純粋なア
ルミニウムかまたは好ましくは0.5重量％まで銅を含む
アルミニウム−銅合金のいずれかを含み得る。選択的に
は金属層80を含む、生成されるアルミニウムがベースの
金属には、２重量％までのシリコンも存在し得る。
第２の金属層80と上部バリヤ層60の上部表面との間の
良好な接合を86で提供するために、層60の上部表面の露
出部分が浄化されて、相互接続層と第２の金属層との間
の接合86で不所望なほど高いコンタクト抵抗を与える酸
化物を除去することが必要である。
上部バリヤ層60がMoSixかまたはTaSixを含むときに
は、40:1の緩衝HFのような湿式エッチング液に構造をし
ばらく浸すことによりその表面は浄化され、珪化物上で
成長したSiO2を除去し得る。上部バリヤ層60を形成する
ためにTiWが使用されているときには、CF4/O2またはCHF
3/O2またはSF6/Heのようなフッ素化学に基づいたプラズ
マエッチングが使用されて、TiW酸化物を除去する。こ
れは約100ないし200ミリトルの圧力で30秒ないし１分間
に約50ないし200ワットを使用する低電力の方法とな
る。先に検討されたように、上部バリヤ層60を形成する
際にTiNを使用するには、従来のスパッタエッチングを
使用してその上に第２の金属層80を生成する前に表面を
浄化する必要があり得る。
この点に関してはおそらく次のことに注目すべきであ
り、すなわち、相互接続層の構成においては、約20ない
し50Åの、下部バリヤ層40上に形成される酸化物層の厚
さは後で付与されるアルミニウム層50が入り込み得るの
で、たとえ下部バリヤ層40が空気にさらされたとしても
下部バリヤ層40上のアルミニウム層50の形成はそのよう
な浄化ステップを踏まずに進められ得る。しかしなが
ら、上部酸化物層70を形成すると、上部バリヤ層60の上
部表面を酸化物が十分に成長する温度にさらし、その結
果86で所望の低抵抗コンタクトを提供するためにそのよ
うな浄化ステップが必要となる。
ここで第２図および第３図に注目すると、基本的プロ
セスの変化を表わす、この発明の別な実施例が示されて
おり、そこでは相互接続層の第１のバリヤ層40を形成す
る前にマスクとして酸化物30を用いてシリコン基板10の
ドープ領域14上に自己整列した金属珪化物のコンタクト
が形成され、相互接続層とシリコン基板との間により良
好なコンタクトを達成する。
第２図に示されるように、シリコンに反応して金属珪
化物を形成することができる金属の層36がドープ領域14
および酸化物層30上に付与される。金属層36はその表面
上にプラチナまたはチタンのような金属の150Åないし4
00Åの層をスパッタリングすることにより形成され得
る。次にこの構造は約500ないし700℃の温度で約30秒ま
での間アルゴンまたは窒素の雰囲気のような酸素が少し
もない非反応性雰囲気中で焼鈍されて、その金属を焼結
しかつその金属がシリコンとコンタクトしているところ
ではどこでも金属珪化物を形成する。その結果は、第３
図に示されるように、シリコン基板10のドープされたシ
リコンコンタクト領域14のみに選択的に形成される、Ti
Si2またはPtSiのような自己整列した金属珪化物層22で
ある。
代替案として、その構造は約２秒までの期間約700℃
の温度で先に説明された迅速な焼鈍しプロセスを受け
て、金属珪化物を形成し得る。
いずれのプロセスでも、プラチナに対する王水エッチ
ングまたはチタンに対する水酸化／過酸化アンモニアエ
ッチングのような、未反応の金属に選択的に働くエッチ
ング液を用いて、未反応の金属がそのとき除去される。
構造から未反応の金属を除去した後で、相互接続層の下
部バリヤ層40の形成は先に説明されたように進み、第３
図に示される構造を生ずる結果となり得る。
この発明の実施例のいずれかを実施すると、結果的に
はシリコンのいずれかのアルミニウムの拡散が妨げられ
るか抑制されかつアルミニウムのスパイクおよび小丘の
形成も妨げられるかを抑制される相互接続層を有する、
改良されたより信頼できる集積回路構造が生じる。下部
および上部バリヤが存在するせいで、金属１の相互接続
の電気移動抵抗が増し、したがって集積回路をより信頼
できるものにする。この発明の相互接続層または反射防
止層として働き、細いラインをプリントする際に質の高
い写真平版印刷を可能にする。相互接続層と金属２の層
との間の電気接続は、所望されるならば、スパッタエッ
チングを必要としなくても増強され、優れた信頼性を備
えた構造となる。
【図面の簡単な説明】
第１図はこの発明に従って形成される多層相互接続の部
分縦断面図である。 第２図はこの発明に従って形成される多層相互接続の別
な実施例の予備構成ステップの部分縦断面図である。 第３図は多層相互接続を完成した後の、第２図の実施例
の部分縦断面図である。 第４図はこの発明の工程を例示するフローシートであ
る。 図において、10はシリコン基盤、14はドープ領域、30は
第１の酸化物層、40は下部バリヤ層、50は導電金属層、
60は上部バリヤ層、70は第２の酸化物層、80は第２の金
属層である。
フロントページの続き (56)参考文献 特開 昭59−124765（ＪＰ，Ａ) 特開 昭61−102059（ＪＰ，Ａ) 特開 昭61−183942（ＪＰ，Ａ)

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】シリコン基板（10）と、その基板の所定数
    のドープ領域（14）と、前記ドープ領域（14）の各々を
    露出させるそれぞれの開口を有する基板上の第１の酸化
    層（30）と、そのそれぞれの開口を介してそのドープ領
    域の少なくとも１つに導電的に接触するように配置され
    るとともに前記第１の酸化層上に横たわるように配置さ
    れた電気的導電相互接続層（40,50,60）と、前記導電相
    互接続層によって覆われていない前記第１の酸化層の部
    分上に横たわるように配置されるとともに前記導電相互
    接続層の選択された部分を露出する少なくとも１つの開
    口を有するように形成された第２の酸化層（70）と、前
    記第２の酸化層上に横たわるとともに前記少なくとも１
    つの開口を介して前記導電相互接続層の選択された部分
    に電気的に接触するように配置された金属導電層（80）
    とを備えた集積回路構造であって、 （ａ） アルミニウムがベースの金属からなる中間層
    （50）と、 （ｂ） 前記中間層（50）と、前記基板のドープ領域お
    よび前記第１の酸化層との間に配置され、前記ドープ領
    域と接触するｘが１より大きいTiSixを有する層と、前
    記中間層と接触するｘが１より大きいTiNxを有する層
    と、わずかの不純物に加えて純粋なTiまたはTiNを有す
    る残りの層とを含む下部導電バリヤ層（40）と、 （ｃ） 前記中間層と前記第２の酸化層との間に配置さ
    れ、TiNからなる上部導電層（60）とを備え、 前記下部導電バリヤ層、前記中間層および前記上部導電
    層からなる３層構造は、前記第１の酸化層と前記第２の
    酸化層との間に延びることを特徴とする、集積回路構
    造。
  2. 【請求項２】前記下部導電バリヤ層（40）は、シリコン
    が前記中間層（50）に拡散するのを防止するとともに前
    記中間層から前記シリコン基板（10）にアルミニウムが
    拡散するのを防止するために適用される800Åから1500
    Åの厚みの層を含む、請求項１に記載の構造。
  3. 【請求項３】前記上部導電層（60）は800Åから1200Å
    の厚みの層を含む、請求項１または２に記載の構造。
  4. 【請求項４】前記シリコン基板のドープ領域（14）は前
    記基板におけるドープ領域と前記配線層との導電性を高
    めるために前記下部導電バリヤ層下の表面に形成された
    金属珪化物層を含む、請求項１〜３のいずれかに記載の
    構造。
  5. 【請求項５】シリコン基板（10）と、その基板内の所定
    数のドープ領域（14）と、前記ドープ領域（14）の各々
    を露出させるそれぞれの開口を有する基板上の第１の酸
    化層（30）と、そのそれぞれの開口を介してそのドープ
    領域の少なくとも１つに導電的に接触するとともに前記
    第１の酸化層上に横たわるように配置された電気的導電
    相互接続層（40,50,60）と、前記導電相互接続層によっ
    て覆われていない前記第１の酸化層の部分上に横たわる
    とともに前記導電相互接続層の選択された部分を露出す
    る少なくとも１つの開口を有するように形成された第２
    の酸化層（70）と、前記第２の酸化層上に横たわるとと
    もに前記少なくとも１つの開口を介して前記導電相互接
    続層の選択された領域に電気的に接触するように配置さ
    れた金属導電層（80）とを備えた集積回路構造を形成す
    る方法であって、 （ａ） 前記ドープ領域を含む基板の上方に前記第１の
    酸化層（30）を形成し、前記第１の酸化層（30）を前記
    基板のドープ領域（14）の各々を露出させるようにその
    中に開口を有するように形成する工程と、 （ｂ） 前記開口を介して前記基板（10）のドープ領域
    （14）に電気的に接触するように前記第１の酸化層（3
    0）上にTiNからなる下部導電バリヤ層（40）を形成し、
    その後続いてN2またはAr/N2雰囲気中で前記下部導電バ
    リヤ層を迅速に焼鈍しする工程と、 （ｃ） 前記下部導電バリヤ層に電気的に接触してその
    上方にアルミニウムをベースとする金属からなる中間層
    （50）を形成する工程と、 （ｄ） 前記中間層上にTiNからなる上部導電層（60）
    を形成する工程と、 前記下部導電バリヤ層、前記中間層および前記上部導電
    層は前記導電相互接続層（40,50,60）を形成し、 （ｅ） 前記導電相互接続層をエッチングしてパターニ
    ングすることにより個別的な配線を形成するとともに前
    記第１の酸化層（30）を露出させる工程と、 （ｆ） 前記導電相互接続層と前記露出された第１の酸
    化層の上方に前記第２の酸化層（70）を形成する工程
    と、 （ｇ） 前記第２の酸化層（70）をパターニングすると
    ともに前記導電相互接続層（40,50,60）の上層に向かっ
    てエッチングすることによって前記導電相互接続層（4
    0,50,60）の選択された領域を露出する少なくとも１つ
    の開口を形成する工程と、 （ｈ） 前記第２の酸化層および前記導電相互接続層の
    露出された部分の上方にアルミニウムをベースとする第
    ２の金属層を形成する工程と、 （ｉ） 前記第２の金属層をパターニングしてエッチン
    グすることによりさらなる別個の導電相互接続層を形成
    する工程とを備えた、集積回路構造の形成方法。
  6. 【請求項６】前記第１の酸化層（30）および前記露出さ
    れたシリコン基板のドープ領域（14）の上方に、金属珪
    化物を形成するために前記シリコンと反応することが可
    能な金属からなる層（36）を形成し、その構造を500℃
    〜700℃の温度に加熱して前記金属を焼鈍しし、前記シ
    リコン基板のドープ領域の表面に金属珪化物を形成し、
    そして、前記下部導電バリヤ層を形成する前記（ｂ）の
    工程前に前記第１の酸化層上の前記金属の未反応の部分
    を除去する工程をさらに備える、請求項５に記載の方
    法。
  7. 【請求項７】前記下部導電バリヤ層（40）を形成する工
    程（ｂ）は、少なくとも100℃から400℃を超えない温度
    までの温度を維持しながら５から15ミリトルのアルゴン
    雰囲気中でTiNの複合ターゲットから前記構造上へTiNを
    スパッタリングすることをさらに含む、請求項５または
    ６に記載の方法。
  8. 【請求項８】前記下部導電バリヤ層を形成する工程
    （ｂ）は、少なくとも100℃から400℃を超えない温度ま
    での温度を維持しながら５から15ミリトルのアルゴン雰
    囲気中でチタンのターゲットから前記構造上へ200Åか
    ら800Åのチタンをスパッタリングし、その後同一反応
    条件の下で前記チタンの層上に窒化チタン（TiN）を反
    応的にスパッタリングして前記シリコン基板上に前記Ti
    N層を形成することを含む、請求項５または６に記載の
    方法。
  9. 【請求項９】前記工程（ｂ）の迅速な焼鈍しは、600℃
    から800℃の温度まで10秒の期間内にその構造を加熱
    し、次にこの温度で30秒から１分の期間窒素の雰囲気中
    でその構造を維持し、前記チタンの少なくとも一部が前
    記シリコンと反応してチタンシリサイドを形成し、その
    表面にTiNバリヤを形成する一方シリコンへの良好な電
    気コンタクトを可能にすることを含む、請求項８に記載
    の方法。
  10. 【請求項１０】前記上部導電層（60）を形成する工程
    （ｄ）は、前記中間層（50）上に800Åから1200ÅのTiN
    をスパッタリングする工程を含む、請求項５〜９のいず
    れかに記載の方法。
  11. 【請求項１１】前記導電相互接続層（40,50,60）上に第
    ２の酸化層（70）を形成する工程（ｅ）は、前記第２の
    酸化層をパターニングして前記導電相互接続層の少なく
    とも一部を露出させて、前記導電相互接続層の表面を浄
    化してその上に前記金属導電層（80）を形成する前にそ
    の上の酸化物を除去する工程を含む、請求項５〜10のい
    ずれかに記載の方法。
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Families Citing this family (111)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5046043A (en) * 1987-10-08 1991-09-03 National Semiconductor Corporation Ferroelectric capacitor and memory cell including barrier and isolation layers
KR910006967B1 (ko) * 1987-11-18 1991-09-14 가시오 게이상기 가부시기가이샤 반도체 장치의 범프 전극 구조 및 그 형성 방법
JP2776826B2 (ja) * 1988-04-15 1998-07-16 株式会社日立製作所 半導体装置およびその製造方法
JPH01302842A (ja) * 1988-05-31 1989-12-06 Nec Corp 多層配線構造の半導体装置
US4998157A (en) * 1988-08-06 1991-03-05 Seiko Epson Corporation Ohmic contact to silicon substrate
US5233223A (en) * 1989-01-09 1993-08-03 Nec Corporation Semiconductor device having a plurality of conductive layers interconnected via a tungsten plug
JPH02222148A (ja) * 1989-02-22 1990-09-04 Yamaha Corp 半導体装置
JPH02237135A (ja) * 1989-03-10 1990-09-19 Fujitsu Ltd 半導体装置の製造方法
JP2859288B2 (ja) 1989-03-20 1999-02-17 株式会社日立製作所 半導体集積回路装置及びその製造方法
US5229311A (en) * 1989-03-22 1993-07-20 Intel Corporation Method of reducing hot-electron degradation in semiconductor devices
US5102827A (en) * 1989-05-31 1992-04-07 At&T Bell Laboratories Contact metallization of semiconductor integrated-circuit devices
US5173449A (en) * 1989-06-05 1992-12-22 Motorola, Inc. Metallization process
DE69031903T2 (de) 1989-11-30 1998-04-16 Sgs Thomson Microelectronics Verfahren zum Herstellen von Zwischenschicht-Kontakten
US5472912A (en) * 1989-11-30 1995-12-05 Sgs-Thomson Microelectronics, Inc. Method of making an integrated circuit structure by using a non-conductive plug
US6271137B1 (en) 1989-11-30 2001-08-07 Stmicroelectronics, Inc. Method of producing an aluminum stacked contact/via for multilayer
US6242811B1 (en) 1989-11-30 2001-06-05 Stmicroelectronics, Inc. Interlevel contact including aluminum-refractory metal alloy formed during aluminum deposition at an elevated temperature
US5108951A (en) * 1990-11-05 1992-04-28 Sgs-Thomson Microelectronics, Inc. Method for forming a metal contact
US5658828A (en) 1989-11-30 1997-08-19 Sgs-Thomson Microelectronics, Inc. Method for forming an aluminum contact through an insulating layer
KR940008936B1 (ko) * 1990-02-15 1994-09-28 가부시끼가이샤 도시바 고순도 금속재와 그 성질을 이용한 반도체 장치 및 그 제조방법
US5225040A (en) * 1990-04-16 1993-07-06 Raytheon Company Process for patterning metal connections in small-geometry semiconductor structures
US5094981A (en) * 1990-04-17 1992-03-10 North American Philips Corporation, Signetics Div. Technique for manufacturing interconnections for a semiconductor device by annealing layers of titanium and a barrier material above 550° C.
DE4017181C2 (de) * 1990-05-29 1998-08-27 Daimler Benz Aerospace Ag Elektrisches Bauelement
US5306569A (en) * 1990-06-15 1994-04-26 Hitachi Metals, Ltd. Titanium-tungsten target material and manufacturing method thereof
US5180688A (en) * 1990-07-31 1993-01-19 Sgs-Thomson Microelectronics, Inc. Method of forming tunneling diffusion barrier for local interconnect and polysilicon high impedance device
US5196360A (en) * 1990-10-02 1993-03-23 Micron Technologies, Inc. Methods for inhibiting outgrowth of silicide in self-aligned silicide process
US6287963B1 (en) 1990-11-05 2001-09-11 Stmicroelectronics, Inc. Method for forming a metal contact
US5231053A (en) * 1990-12-27 1993-07-27 Intel Corporation Process of forming a tri-layer titanium coating for an aluminum layer of a semiconductor device
US5175126A (en) * 1990-12-27 1992-12-29 Intel Corporation Process of making titanium nitride barrier layer
US5232871A (en) * 1990-12-27 1993-08-03 Intel Corporation Method for forming a titanium nitride barrier layer
JPH04280425A (ja) * 1991-03-07 1992-10-06 Sony Corp 配線形成方法
US5278448A (en) * 1991-03-19 1994-01-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of fabricating the same
JP2811131B2 (ja) * 1991-04-26 1998-10-15 三菱電機株式会社 半導体装置の配線接続構造およびその製造方法
US5747361A (en) * 1991-05-01 1998-05-05 Mitel Corporation Stabilization of the interface between aluminum and titanium nitride
US5252382A (en) * 1991-09-03 1993-10-12 Cornell Research Foundation, Inc. Interconnect structures having patterned interfaces to minimize stress migration and related electromigration damages
JPH05243178A (ja) * 1991-10-03 1993-09-21 Hewlett Packard Co <Hp> 半導体集積回路用相互接続体形成方法
EP0558304B1 (en) * 1992-02-28 2000-01-19 STMicroelectronics, Inc. Method of forming submicron contacts
JP2755035B2 (ja) * 1992-03-28 1998-05-20 ヤマハ株式会社 多層配線形成法
JPH05304262A (ja) * 1992-04-27 1993-11-16 Toshiba Corp 半導体装置およびその製造方法
KR950003233B1 (ko) * 1992-05-30 1995-04-06 삼성전자 주식회사 이중층 실리사이드 구조를 갖는 반도체 장치 및 그 제조방법
US5286676A (en) * 1992-06-15 1994-02-15 Hewlett-Packard Company Methods of making integrated circuit barrier structures
US5329161A (en) * 1992-07-22 1994-07-12 Vlsi Technology, Inc. Molybdenum boride barrier layers between aluminum and silicon at contact points in semiconductor devices
US5350705A (en) * 1992-08-25 1994-09-27 National Semiconductor Corporation Ferroelectric memory cell arrangement having a split capacitor plate structure
DE69319993T2 (de) * 1992-09-22 1998-12-10 Sgs Thomson Microelectronics Methode zur Herstellung eines Metallkontaktes
US5654575A (en) * 1993-01-12 1997-08-05 Texas Instruments Incorporated TiSi2 /TiN clad interconnect technology
EP0638930B1 (en) * 1993-01-12 2002-04-24 Texas Instruments Incorporated Novel TiSi2/TiN clad interconnect technology
US5378660A (en) * 1993-02-12 1995-01-03 Applied Materials, Inc. Barrier layers and aluminum contacts
KR960015564B1 (ko) * 1993-04-16 1996-11-18 현대전자산업 주식회사 반도체 장치의 금속배선 형성방법
JP3256623B2 (ja) * 1993-05-28 2002-02-12 株式会社東芝 半導体装置の製造方法
US5834125A (en) * 1993-06-16 1998-11-10 Integrated Device Technology, Inc. Non-reactive anti-reflection coating
US5364803A (en) * 1993-06-24 1994-11-15 United Microelectronics Corporation Method of preventing fluorine-induced gate oxide degradation in WSix polycide structure
US5528081A (en) * 1993-06-25 1996-06-18 Hall; John H. High temperature refractory metal contact in silicon integrated circuits
US5652180A (en) * 1993-06-28 1997-07-29 Kawasaki Steel Corporation Method of manufacturing semiconductor device with contact structure
JPH0741948A (ja) * 1993-07-30 1995-02-10 Sony Corp 配線形成方法
US5412250A (en) * 1993-09-24 1995-05-02 Vlsi Technology, Inc. Barrier enhancement at the salicide layer
US5439731A (en) * 1994-03-11 1995-08-08 Cornell Research Goundation, Inc. Interconnect structures containing blocked segments to minimize stress migration and electromigration damage
KR950034495A (ko) * 1994-04-20 1995-12-28 윌리엄 이.힐러 반도체 장치 제조를 위한 고 수율 광 경화 공정
US5528082A (en) * 1994-04-28 1996-06-18 Xerox Corporation Thin-film structure with tapered feature
US5693983A (en) * 1994-04-28 1997-12-02 Xerox Corporation Thin-film structure with conductive molybdenum-chromium line
US5956615A (en) * 1994-05-31 1999-09-21 Stmicroelectronics, Inc. Method of forming a metal contact to landing pad structure in an integrated circuit
US5945738A (en) * 1994-05-31 1999-08-31 Stmicroelectronics, Inc. Dual landing pad structure in an integrated circuit
US5702979A (en) * 1994-05-31 1997-12-30 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad structure in an integrated circuit
JP2614016B2 (ja) * 1994-05-31 1997-05-28 九州日本電気株式会社 半導体装置の製造方法
US5385868A (en) * 1994-07-05 1995-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Upward plug process for metal via holes
US5449631A (en) * 1994-07-29 1995-09-12 International Business Machines Corporation Prevention of agglomeration and inversion in a semiconductor salicide process
US5705427A (en) * 1994-12-22 1998-01-06 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad structure in an integrated circuit
JP4156044B2 (ja) * 1994-12-22 2008-09-24 エスティーマイクロエレクトロニクス，インコーポレイテッド 集積回路におけるランディングパッド構成体の製造方法
US5599739A (en) * 1994-12-30 1997-02-04 Lucent Technologies Inc. Barrier layer treatments for tungsten plug
JPH08191104A (ja) 1995-01-11 1996-07-23 Hitachi Ltd 半導体集積回路装置およびその製造方法
US5614437A (en) * 1995-01-26 1997-03-25 Lsi Logic Corporation Method for fabricating reliable metallization with Ta-Si-N barrier for semiconductors
JP3744980B2 (ja) * 1995-07-27 2006-02-15 株式会社半導体エネルギー研究所 半導体装置
TW319891B (en) * 1996-02-02 1997-11-11 Taiwan Semiconductor Mfg Method for improved aluminium-copper deposition and robust via contact resistance
US5633200A (en) * 1996-05-24 1997-05-27 Micron Technology, Inc. Process for manufacturing a large grain tungsten nitride film and process for manufacturing a lightly nitrided titanium salicide diffusion barrier with a large grain tungsten nitride cover layer
US6204171B1 (en) * 1996-05-24 2001-03-20 Micron Technology, Inc. Process for forming a film composed of a nitride of a diffusion barrier material
FI962277A0 (fi) * 1996-05-31 1996-05-31 Elcoteq Network Oy Loed- eller tennknoelstruktur foer oinkapslade mikrokretsar
JP3094914B2 (ja) * 1996-07-17 2000-10-03 日本電気株式会社 半導体装置の製造方法
US5926736A (en) * 1996-10-30 1999-07-20 Stmicroelectronics, Inc. Low temperature aluminum reflow for multilevel metallization
JP3751392B2 (ja) * 1996-12-27 2006-03-01 長野計器株式会社 半導体素子の電極構造およびその製造方法
US5942448A (en) * 1997-02-24 1999-08-24 Sarnoff Corporation Method of making contacts on an integrated circuit
US7943505B2 (en) * 1997-03-14 2011-05-17 Micron Technology, Inc. Advanced VLSI metallization
US6080665A (en) * 1997-04-11 2000-06-27 Applied Materials, Inc. Integrated nitrogen-treated titanium layer to prevent interaction of titanium and aluminum
JP3050161B2 (ja) 1997-04-18 2000-06-12 日本電気株式会社 半導体装置及びその製造方法
TW417249B (en) * 1997-05-14 2001-01-01 Applied Materials Inc Reliability barrier integration for cu application
US5981378A (en) 1997-07-25 1999-11-09 Vlsi Technology, Inc. Reliable interconnect via structures and methods for making the same
US6211065B1 (en) * 1997-10-10 2001-04-03 Applied Materials, Inc. Method of depositing and amorphous fluorocarbon film using HDP-CVD
US6323119B1 (en) * 1997-10-10 2001-11-27 Applied Materials, Inc. CVD deposition method to improve adhesion of F-containing dielectric metal lines for VLSI application
US6624064B1 (en) * 1997-10-10 2003-09-23 Applied Materials, Inc. Chamber seasoning method to improve adhesion of F-containing dielectric film to metal for VLSI application
JP3424900B2 (ja) * 1997-10-24 2003-07-07 松下電器産業株式会社 半導体装置およびその製造方法
US5976917A (en) 1998-01-29 1999-11-02 Micron Technology, Inc. Integrated circuitry fuse forming methods, integrated circuitry programming methods, and related integrated circuitry
US6291337B1 (en) * 1998-02-20 2001-09-18 Stmicroelectronics, Inc. Elimination of cracks generated after a rapid thermal process step of a semiconductor wafer
US6284316B1 (en) 1998-02-25 2001-09-04 Micron Technology, Inc. Chemical vapor deposition of titanium
US6187667B1 (en) 1998-06-17 2001-02-13 Cypress Semiconductor Corp. Method of forming metal layer(s) and/or antireflective coating layer(s) on an integrated circuit
US6168837B1 (en) 1998-09-04 2001-01-02 Micron Technology, Inc. Chemical vapor depositions process for depositing titanium silicide films from an organometallic compound
US6338880B1 (en) * 1998-09-04 2002-01-15 Micron Technology, Inc. Chemical vapor deposition process for depositing titanium nitride films from an organometallic compound
US6245668B1 (en) 1998-09-18 2001-06-12 International Business Machines Corporation Sputtered tungsten diffusion barrier for improved interconnect robustness
US6080657A (en) * 1999-07-16 2000-06-27 Taiwan Semiconductor Manufacturing Company Method of reducing AlCu hillocks
US6573030B1 (en) 2000-02-17 2003-06-03 Applied Materials, Inc. Method for depositing an amorphous carbon layer
US6319766B1 (en) 2000-02-22 2001-11-20 Applied Materials, Inc. Method of tantalum nitride deposition by tantalum oxide densification
US6562715B1 (en) 2000-08-09 2003-05-13 Applied Materials, Inc. Barrier layer structure for copper metallization and method of forming the structure
US6365496B1 (en) * 2000-11-16 2002-04-02 Stmicroelectronics, Inc. Elimination of junction spiking using soft sputter etch and two step tin film during the contact barrier deposition process
US6593234B2 (en) * 2001-07-24 2003-07-15 Micron Technology, Inc. Methods of utilizing metal rich silicide in forming semiconductor constructions
EP1448807A4 (en) * 2001-10-30 2005-07-13 Massachusetts Inst Technology FLUORO CARBON ORGANOSILICIUM COPOLYMERS AND COATINGS MADE ACCORDING TO THE HFCVD PROCEDURE
US6541397B1 (en) * 2002-03-29 2003-04-01 Applied Materials, Inc. Removable amorphous carbon CMP stop
JP4038485B2 (ja) * 2003-03-12 2008-01-23 三星エスディアイ株式会社 薄膜トランジスタを備えた平板表示素子
KR100669688B1 (ko) * 2003-03-12 2007-01-18 삼성에스디아이 주식회사 박막트랜지스터 및 이를 구비한 평판표시소자
US8421121B2 (en) * 2007-04-18 2013-04-16 Northrop Grumman Systems Corporation Antimonide-based compound semiconductor with titanium tungsten stack
US7902004B2 (en) * 2008-10-14 2011-03-08 Dpix Llc ESD induced artifact reduction design for a thin film transistor image sensor array
WO2013011864A1 (ja) * 2011-07-15 2013-01-24 株式会社村田製作所 薄膜デバイスおよび薄膜デバイスの製造方法
JP6418755B2 (ja) * 2014-02-27 2018-11-07 シーメンス アクチエンゲゼルシヤフトＳｉｅｍｅｎｓ Ａｋｔｉｅｎｇｅｓｅｌｌｓｃｈａｆｔ Ｕｂｍ構造を備えた電極とその製造方法
US9401328B2 (en) 2014-12-22 2016-07-26 Stmicroelectronics S.R.L. Electric contact structure having a diffusion barrier for an electronic device and method for manufacturing the electric contact structure
DE102016101801B4 (de) * 2016-02-02 2021-01-14 Infineon Technologies Ag Lastanschluss eines leistungshalbleiterbauelements, leistungshalbleitermodul damit und herstellungsverfahren dafür
US11482449B2 (en) * 2020-08-03 2022-10-25 General Electric Company Electrical component with a dielectric passivation stack

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3879746A (en) * 1972-05-30 1975-04-22 Bell Telephone Labor Inc Gate metallization structure
US4141022A (en) * 1977-09-12 1979-02-20 Signetics Corporation Refractory metal contacts for IGFETS
JPS5910064B2 (ja) * 1978-11-22 1984-03-06 三菱電機株式会社 多層配線構造の製造方法
US4361599A (en) * 1981-03-23 1982-11-30 National Semiconductor Corporation Method of forming plasma etched semiconductor contacts
JPS5994849A (ja) * 1982-11-24 1984-05-31 Nec Corp 半導体集積回路装置
JPS59124765A (ja) * 1982-12-29 1984-07-18 Fujitsu Ltd 半導体装置
JPS59205716A (ja) * 1983-05-09 1984-11-21 Nec Corp 半導体装置の製造方法
JPS6070173A (ja) * 1983-09-28 1985-04-20 Fujitsu Ltd スパッタ処理方法
JPS60153121A (ja) * 1984-01-20 1985-08-12 Nec Corp 半導体装置の形成方法
JPS61102059A (ja) * 1984-10-25 1986-05-20 Nec Corp 半導体装置
GB2168841B (en) * 1984-12-22 1988-07-20 Stc Plc Semiconductor processing
US4659427A (en) * 1984-12-31 1987-04-21 Gte Laboratories Incorporated Via formation for multilayered metalization
JPS61183942A (ja) * 1985-02-08 1986-08-16 Fujitsu Ltd 半導体装置の製造方法
JPS61198651A (ja) * 1985-02-27 1986-09-03 Nec Corp 半導体集積回路装置
JPS61296764A (ja) * 1985-06-25 1986-12-27 Mitsubishi Electric Corp 金属電極配線膜を有する半導体装置
JPS6329548A (ja) * 1986-07-09 1988-02-08 シ−メンス、アクチエンゲゼルシヤフト 集積回路の金属化部

Also Published As

Publication number Publication date
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