JPH02222148A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02222148A JPH02222148A JP1042846A JP4284689A JPH02222148A JP H02222148 A JPH02222148 A JP H02222148A JP 1042846 A JP1042846 A JP 1042846A JP 4284689 A JP4284689 A JP 4284689A JP H02222148 A JPH02222148 A JP H02222148A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wiring
- silicide
- alloy
- wiring layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 35
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 34
- 229910000838 Al alloy Inorganic materials 0.000 claims abstract description 15
- 229910052751 metal Inorganic materials 0.000 claims abstract description 14
- 239000002184 metal Substances 0.000 claims abstract description 14
- 230000008018 melting Effects 0.000 claims abstract description 13
- 238000002844 melting Methods 0.000 claims abstract description 13
- 238000009413 insulation Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract description 107
- 239000011229 interlayer Substances 0.000 abstract description 11
- 238000010438 heat treatment Methods 0.000 abstract description 4
- 238000010030 laminating Methods 0.000 abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000008021 deposition Effects 0.000 abstract 1
- 229910045601 alloy Inorganic materials 0.000 description 15
- 239000000956 alloy Substances 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 239000012535 impurity Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910000549 Am alloy Inorganic materials 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229910001020 Au alloy Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003353 gold alloy Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910001080 W alloy Inorganic materials 0.000 description 1
- 230000002730 additional effect Effects 0.000 description 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野ｊ
この発明は、集積回路装置等の半導体装置に関し、特に
シリサイド及びＡｎ又はＡｌ合金の積層からなる配線構
造の改良に関するものである。
シリサイド及びＡｎ又はＡｌ合金の積層からなる配線構
造の改良に関するものである。
［発明の概要］
この発明は、シリサイド層にＡ文又はＡｌ合金層を積層
して成る配線層において、Ａ文又はＡ交合金層にシリサ
イド又は高融点金属層を積層したことにより低抵抗で信
頼性の高い配線を実現したものである。
して成る配線層において、Ａ文又はＡ交合金層にシリサ
イド又は高融点金属層を積層したことにより低抵抗で信
頼性の高い配線を実現したものである。
［従来の技術Ｊ
従来、集積回路装置等の多層配線構造としては、第２図
に示すものが知られている。
に示すものが知られている。
第２図において、１０はシリコン等からなる半導体基板
であり、その表面の一部には導電型決定不純物を含む不
純物ドープ領域１２が形成されてぃる。
であり、その表面の一部には導電型決定不純物を含む不
純物ドープ領域１２が形成されてぃる。
基板１０の表面には、不純物ドープ領域１２の一部に対
応したコンタクト孔を有する５ｉ０２等の下地絶縁膜１
４が形成されると共に、この下地絶縁膜１４ Ｊ：には
、シリサイド層１６及びＡｎ又はＡｌ合金層１８を順次
に積層して成る第１配線層Ｗ１が形成され、第１配線層
Ｗ１は、下地絶縁膜１４のコンタクト孔を介して不純物
ドープ領域１２の一部にオーミック接触している。
応したコンタクト孔を有する５ｉ０２等の下地絶縁膜１
４が形成されると共に、この下地絶縁膜１４ Ｊ：には
、シリサイド層１６及びＡｎ又はＡｌ合金層１８を順次
に積層して成る第１配線層Ｗ１が形成され、第１配線層
Ｗ１は、下地絶縁膜１４のコンタクト孔を介して不純物
ドープ領域１２の一部にオーミック接触している。
下地絶縁膜１４、−Ｊ：には、第１配線層Ｗ１の−・部
に対応したコンタクト孔を有するＰＳＧ （リンケイ酸
カラス）等の層間絶縁膜２２が第１配線層Ｗ１をおおう
ように形成さると共に、居間絶縁膜２２上には、Ａ文又
はＡ文合金等の第２配線層Ｗ２が形成され、第２配線層
Ｗ２は、層間絶縁膜２２のコンタクト孔を介して第１配
線層Ｗ１の一部にオーミンク接触している。
に対応したコンタクト孔を有するＰＳＧ （リンケイ酸
カラス）等の層間絶縁膜２２が第１配線層Ｗ１をおおう
ように形成さると共に、居間絶縁膜２２上には、Ａ文又
はＡ文合金等の第２配線層Ｗ２が形成され、第２配線層
Ｗ２は、層間絶縁膜２２のコンタクト孔を介して第１配
線層Ｗ１の一部にオーミンク接触している。
配線層Ｗ１又はＷ２を形成するだめのＡＭ金合金しては
、Ａ文にＳｉ、Ｃｕ、Ｔｉ等の金属のうちの１又は複数
のものを混入したものが通常用いられる。
、Ａ文にＳｉ、Ｃｕ、Ｔｉ等の金属のうちの１又は複数
のものを混入したものが通常用いられる。
ＡＭ又はＡｆ１合金層１８の下層としてシリサイド層１
Ｂを設けたのは、不純物ドープ領域１２に対するコンタ
ク］・抵抗を低減するためである。すなわち、ＡＭ又は
Ａｆ１合金層１８に固溶度量−ににＳｉが含まれている
場合、配線形成後に導電性を向上させるためにあるいは
その他の目的で例えば３５０℃−・５５０℃で熱処理を
行なうと、コンタクト部に過剰シリコン塊Ｓ２．Ｓ３が
析出し、コンタクト抵抗を増大させてしまう。そこで、
シリサイド層１６を設けておくと、過剰シリコン塊５２
Ｓ３はシリサイド層１６とＡＭ又はＡＪＩ合金層１８と
の境界部に形成されるようになり、Ａ文又はＡ交合金層
１８はシリサイド層１６を介して低抵抗で不純物ドープ
領域１２と電気接続されるようになる。
Ｂを設けたのは、不純物ドープ領域１２に対するコンタ
ク］・抵抗を低減するためである。すなわち、ＡＭ又は
Ａｆ１合金層１８に固溶度量−ににＳｉが含まれている
場合、配線形成後に導電性を向上させるためにあるいは
その他の目的で例えば３５０℃−・５５０℃で熱処理を
行なうと、コンタクト部に過剰シリコン塊Ｓ２．Ｓ３が
析出し、コンタクト抵抗を増大させてしまう。そこで、
シリサイド層１６を設けておくと、過剰シリコン塊５２
Ｓ３はシリサイド層１６とＡＭ又はＡＪＩ合金層１８と
の境界部に形成されるようになり、Ａ文又はＡ交合金層
１８はシリサイド層１６を介して低抵抗で不純物ドープ
領域１２と電気接続されるようになる。
［発明が解決しようとする課題］
」−記した従来技術によると、配線形成後の熱処理工程
では、Ｓ２，３３等の過剰シリコン塊の他にも、Ｓｌ、
３４等の大きな過剰シリコン塊がＡ、Ｑ−又はＡＪＩ合
金層１８中に析出することが判明した。これは、シリサ
イド層ｌＢ中の過剰シリコンに起因するものである。
では、Ｓ２，３３等の過剰シリコン塊の他にも、Ｓｌ、
３４等の大きな過剰シリコン塊がＡ、Ｑ−又はＡＪＩ合
金層１８中に析出することが判明した。これは、シリサ
イド層ｌＢ中の過剰シリコンに起因するものである。
Ｓｌ、３４等の過剰シリコン塊が第２配線層Ｗ２とのコ
ンタクト部に析出すると、層間コンタクト抵抗が増大し
たり、層間コンタクトがとれなかったりする不都合があ
る。また、Ｓｌ、３４等の過剰シリコン塊が第１配線層
Ｗ１の延長途中に析出すると、実効的な配線断面積が減
少するため配線抵抗が増大したり、電流密度が増大する
ためエレクトロマイグレーション剛性が劣化したりする
不都合がある。
ンタクト部に析出すると、層間コンタクト抵抗が増大し
たり、層間コンタクトがとれなかったりする不都合があ
る。また、Ｓｌ、３４等の過剰シリコン塊が第１配線層
Ｗ１の延長途中に析出すると、実効的な配線断面積が減
少するため配線抵抗が増大したり、電流密度が増大する
ためエレクトロマイグレーション剛性が劣化したりする
不都合がある。
この発明の目的は、上記のような不都合をなくし、低抵
抗で高信頼な配線を実現することにある。
抗で高信頼な配線を実現することにある。
［課題を解決するための手段］
この発明による半導体装置は、絶縁膜上に順次に積層さ
れたシリサイド層、ＡＭ又はＡ！；Ｌ合金層及びシリサ
イド又は高融点金属層の３層で配線層を構成したことを
特徴とするものである。シリサイドとしては、ＷＳ ｉ
ｘ 、Ｍｏ Ｓ ｉｘ等を用いることができ、高融点
金属としては、Ｔ ｉ 、 Ｗ 。
れたシリサイド層、ＡＭ又はＡ！；Ｌ合金層及びシリサ
イド又は高融点金属層の３層で配線層を構成したことを
特徴とするものである。シリサイドとしては、ＷＳ ｉ
ｘ 、Ｍｏ Ｓ ｉｘ等を用いることができ、高融点
金属としては、Ｔ ｉ 、 Ｗ 。
Ｔｉ −Ｗ合金等を用いることができる。
また、このような３層構造の配線層は、多層配線構造に
おいて、上下の配線層のうち下層配線層として用いるこ
ともできる。
おいて、上下の配線層のうち下層配線層として用いるこ
ともできる。
［作 用］
この発明の構成によると、３層構造の配線層の延長途中
においてＡＭ又は、Ａｌ合金層中に過剰シリコンが析出
してもＡｎ又はＡ！；Ｌ合金層上のシリサイド又は高融
点金属層はＡｎ又はＡ文合金層下のシリサイド層と共に
そのまま配線の用をなすので、ＡＭ又はＡｌ合金層上に
シリサイド又は高融点金属層を設けない場合に比べて配
線抵抗を小さくできると共にエレクトロマイグレーショ
ン剛性を向上させることができ、しかもＡｌｌ又は、Ａ
ｌ合金層の表面からの突起（ヒロック）発生を抑えるこ
ともできる。従って、低抵抗で信頼性の高い配線を実現
することができる。
においてＡＭ又は、Ａｌ合金層中に過剰シリコンが析出
してもＡｎ又はＡ！；Ｌ合金層上のシリサイド又は高融
点金属層はＡｎ又はＡ文合金層下のシリサイド層と共に
そのまま配線の用をなすので、ＡＭ又はＡｌ合金層上に
シリサイド又は高融点金属層を設けない場合に比べて配
線抵抗を小さくできると共にエレクトロマイグレーショ
ン剛性を向上させることができ、しかもＡｌｌ又は、Ａ
ｌ合金層の表面からの突起（ヒロック）発生を抑えるこ
ともできる。従って、低抵抗で信頼性の高い配線を実現
することができる。
また、」１記したように３層構造の配線層を上下の配線
層のうちの下層配線層として用いると、」ニ下の配線層
のコンタクト部ではＡ文又はＡ文合金層中に過剰シリコ
ンが析出してもＡｎ又はＡＭ合金層上にはシリサイド又
は高融点金属層か存在するため層間コンタクトをふさぐ
ことがなく、しかもｊ二層配線層はシリサイド又は高融
点金属層とオーミック接触するので、安定した層間コン
タクトをとることができると共にコンタクト抵抗の増大
を回避することができる。また、ＡＭ又はＡＪＩ合金層
はシリサイド又は高融点金属層でおおわれるため表面に
Ａ文２０３膜が形成されず、このことによってもコンタ
クト抵抗の増大を防止することができる。
層のうちの下層配線層として用いると、」ニ下の配線層
のコンタクト部ではＡ文又はＡ文合金層中に過剰シリコ
ンが析出してもＡｎ又はＡＭ合金層上にはシリサイド又
は高融点金属層か存在するため層間コンタクトをふさぐ
ことがなく、しかもｊ二層配線層はシリサイド又は高融
点金属層とオーミック接触するので、安定した層間コン
タクトをとることができると共にコンタクト抵抗の増大
を回避することができる。また、ＡＭ又はＡＪＩ合金層
はシリサイド又は高融点金属層でおおわれるため表面に
Ａ文２０３膜が形成されず、このことによってもコンタ
クト抵抗の増大を防止することができる。
［実施例］
第１図は、この発明の一実施例による多層配線構造を示
すもので、第２図におけると同様の部分には同様の符号
を付して詳細な説明を省略する。
すもので、第２図におけると同様の部分には同様の符号
を付して詳細な説明を省略する。
第１図に示す多層配線構造が第２図のものと異なる点は
、ＡＪＩ又はＡｌ合金層１８上にシリサイド層２０（こ
れは高融点金属層でもよい）を形成して第１配線層Ｗｌ
を３層構造としたことである。
、ＡＪＩ又はＡｌ合金層１８上にシリサイド層２０（こ
れは高融点金属層でもよい）を形成して第１配線層Ｗｌ
を３層構造としたことである。
このような３層構造を得るには、下地絶縁膜１４及びそ
のコンタクト孔をおおって例えばモリブデンシリサイド
をスパッタ法で被着した後順次にＡＭ又はＡＭ金合金び
シリサイドをスパッタ法で被着し、この後シリサイドー
Ａ文又はＡｌ合金シリサイドの積層を周知のホトリソグ
ラフィ技術により所望の配線パターンに従ってパターニ
ングすればよい。そして、３層構造の第１配線層Ｗ１を
形成した後は、層間絶縁膜２２の形成、層間絶縁膜２２
のコンタクト孔の形成、第２配線層Ｗ２の形成等の処理
を順次行なう。この結果、第２配線層Ｗ２は、居間絶縁
膜２２のコンタクト孔を介してシリサイド層２０とオー
ミック接触するようになる。
のコンタクト孔をおおって例えばモリブデンシリサイド
をスパッタ法で被着した後順次にＡＭ又はＡＭ金合金び
シリサイドをスパッタ法で被着し、この後シリサイドー
Ａ文又はＡｌ合金シリサイドの積層を周知のホトリソグ
ラフィ技術により所望の配線パターンに従ってパターニ
ングすればよい。そして、３層構造の第１配線層Ｗ１を
形成した後は、層間絶縁膜２２の形成、層間絶縁膜２２
のコンタクト孔の形成、第２配線層Ｗ２の形成等の処理
を順次行なう。この結果、第２配線層Ｗ２は、居間絶縁
膜２２のコンタクト孔を介してシリサイド層２０とオー
ミック接触するようになる。
この後、従来例に関して前述したように導電性向上等の
目的で熱処理を行なうと、Ｓ１〜８５等の過剰シリコン
塊がＡ４Ｑｔ又はＡ４Ｑ、合金層１８中に析出すること
があるが、このような析出はＡＪｌｊ又はＡｌ合金層１
８内に限られ、シリサイド層２０と第２配線層Ｗ２との
コンタクト部には影響を及ぼさない。従って、第１及び
第２配線層間のコンタクト抵抗は第２図の場合に比べて
低減されると共に、第１配線層の配線抵抗も第２図の場
合に比べてシリサイド層２０による抵抗減少に対応して
低減される。さらに、シリサイド層２０でＡｎ又は、Ａ
ｌ合金層１８をおおったことでヒロック抑制効果及びエ
レクトロマイグレーション耐性向上効果も得られる。
目的で熱処理を行なうと、Ｓ１〜８５等の過剰シリコン
塊がＡ４Ｑｔ又はＡ４Ｑ、合金層１８中に析出すること
があるが、このような析出はＡＪｌｊ又はＡｌ合金層１
８内に限られ、シリサイド層２０と第２配線層Ｗ２との
コンタクト部には影響を及ぼさない。従って、第１及び
第２配線層間のコンタクト抵抗は第２図の場合に比べて
低減されると共に、第１配線層の配線抵抗も第２図の場
合に比べてシリサイド層２０による抵抗減少に対応して
低減される。さらに、シリサイド層２０でＡｎ又は、Ａ
ｌ合金層１８をおおったことでヒロック抑制効果及びエ
レクトロマイグレーション耐性向上効果も得られる。
なお、上記実施例では、２層配線構造において下層配線
層にこの発明を適用したが、この発明は、これに限らず
、３Ｍ以」二の多層配線構造において、２層目以上の配
線にも適用可能である。
層にこの発明を適用したが、この発明は、これに限らず
、３Ｍ以」二の多層配線構造において、２層目以上の配
線にも適用可能である。
［発明の効果］
以上のように、この発明によれば、配線層をシリサイド
−、Ａｌ又はＡｓＬ合金−シリサイド又は高融点金属の
３Ｒ構造としたので、低抵抗で信頼性の高い配線を実現
できる効果が得られるものである。
−、Ａｌ又はＡｓＬ合金−シリサイド又は高融点金属の
３Ｒ構造としたので、低抵抗で信頼性の高い配線を実現
できる効果が得られるものである。
その」二、多層配線構造において、」１下の配線層のう
ちの下層配線層としてこの発明の３層構造の配線層を用
いると、層間コンタクト抵抗を低減できる付加的効果も
ある。
ちの下層配線層としてこの発明の３層構造の配線層を用
いると、層間コンタクト抵抗を低減できる付加的効果も
ある。
第１図は、この発明の一実施例による多層配線構造を示
す基板断面図、 第２図は、従来の多層配線構造の一例を示す基板断面図
である。 １０・・・半導体基板、１２・・・不純物ドープ領域、
１４・・・下地絶縁膜、１６・・・シリサイド層、１８
・・・Ａ文又はＡｌ合金層、２０・・・シリサイド層、
２２・・・層間絶縁膜、Ｗ＋・・・第１配線層、Ｗ２・
・・第２配線層、８１〜Ｓ５・・・過剰シリコン塊。
す基板断面図、 第２図は、従来の多層配線構造の一例を示す基板断面図
である。 １０・・・半導体基板、１２・・・不純物ドープ領域、
１４・・・下地絶縁膜、１６・・・シリサイド層、１８
・・・Ａ文又はＡｌ合金層、２０・・・シリサイド層、
２２・・・層間絶縁膜、Ｗ＋・・・第１配線層、Ｗ２・
・・第２配線層、８１〜Ｓ５・・・過剰シリコン塊。
Claims (1)
- 【特許請求の範囲】 １、絶縁膜上に順次に積層されたシリサイド層、Ａｌ又
はＡｌ合金層及びシリサイド又は高融点金属層を含む配
線層をそなえたことを特徴とする半導体装置。 ２、多層配線構造を有する半導体装置において、該多層
配線構造は、 （ａ）第１の絶縁膜と、 （ｂ）この第１の絶縁膜上に順次に積層されたシリサイ
ド層、Ａｌ又はＡｌ合金層及びシリサイド又は高融点金
属層を含む第１の配線層と、 （ｃ）この第１の配線層をおおって形成され、該第１の
配線層の一部に対応したコンタクト孔を有する第２の絶
縁膜と、 （ｄ）この第２の絶縁膜上に形成され、前記コンタクト
孔を介して前記第１の配線層の一部にオーミック接触す
る第２の配線層と をそなえていることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1042846A JPH02222148A (ja) | 1989-02-22 | 1989-02-22 | 半導体装置 |
| US07/482,566 US5036382A (en) | 1989-02-22 | 1990-02-21 | Semiconductor device having a multi-level wiring structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1042846A JPH02222148A (ja) | 1989-02-22 | 1989-02-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02222148A true JPH02222148A (ja) | 1990-09-04 |
Family
ID=12647366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1042846A Pending JPH02222148A (ja) | 1989-02-22 | 1989-02-22 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5036382A (ja) |
| JP (1) | JPH02222148A (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04226054A (ja) * | 1990-03-02 | 1992-08-14 | Toshiba Corp | 多層配線構造を有する半導体装置及びその製造方法 |
| WO1992006498A1 (en) * | 1990-09-28 | 1992-04-16 | Seiko Epson Corporation | Semiconductor device |
| KR0123185B1 (ko) * | 1991-09-30 | 1997-11-26 | 다니이 아끼오 | 알루미늄배선 및 그 형성방법 |
| JP2946978B2 (ja) * | 1991-11-29 | 1999-09-13 | ソニー株式会社 | 配線形成方法 |
| IT1252056B (it) * | 1991-11-22 | 1995-05-29 | St Microelectronics Srl | Procedimento per la realizzazione di contatti metallici ad alta stabilita' in un circuito integrato ad uno o piu' livelli di metallizzazione |
| US6051490A (en) * | 1991-11-29 | 2000-04-18 | Sony Corporation | Method of forming wirings |
| JPH05198525A (ja) * | 1992-01-21 | 1993-08-06 | Sony Corp | 配線構造及び配線の形成方法 |
| US5403781A (en) * | 1992-07-17 | 1995-04-04 | Yamaha Corporation | Method of forming multilayered wiring |
| JP2894165B2 (ja) * | 1993-07-24 | 1999-05-24 | ヤマハ株式会社 | 半導体装置 |
| US6597067B1 (en) * | 1994-02-28 | 2003-07-22 | International Business Machines Corporation | Self-aligned, lateral diffusion barrier in metal lines to eliminate electromigration |
| JP2953340B2 (ja) * | 1995-03-29 | 1999-09-27 | ヤマハ株式会社 | 配線形成法 |
| US5539255A (en) * | 1995-09-07 | 1996-07-23 | International Business Machines Corporation | Semiconductor structure having self-aligned interconnection metallization formed from a single layer of metal |
| US5844318A (en) | 1997-02-18 | 1998-12-01 | Micron Technology, Inc. | Aluminum film for semiconductive devices |
| US5911113A (en) * | 1997-03-18 | 1999-06-08 | Applied Materials, Inc. | Silicon-doped titanium wetting layer for aluminum plug |
| US5902131A (en) * | 1997-05-09 | 1999-05-11 | Ramtron International Corporation | Dual-level metalization method for integrated circuit ferroelectric devices |
| US5969423A (en) * | 1997-07-15 | 1999-10-19 | Micron Technology, Inc. | Aluminum-containing films derived from using hydrogen and oxygen gas in sputter deposition |
| US6222271B1 (en) * | 1997-07-15 | 2001-04-24 | Micron Technology, Inc. | Method of using hydrogen gas in sputter deposition of aluminum-containing films and aluminum-containing films derived therefrom |
| JP2001508244A (ja) * | 1997-11-10 | 2001-06-19 | マイクロチップ テクノロジー インコーポレイテッド | オーム接触およびバイア開口部のための低温金属充填領域 |
| JPH11154701A (ja) * | 1997-11-21 | 1999-06-08 | Mitsubishi Electric Corp | 半導体装置 |
| KR100249047B1 (ko) * | 1997-12-12 | 2000-03-15 | 윤종용 | 반도체 소자 및 그 제조 방법 |
| US6242299B1 (en) | 1999-04-01 | 2001-06-05 | Ramtron International Corporation | Barrier layer to protect a ferroelectric capacitor after contact has been made to the capacitor electrode |
| US7687917B2 (en) * | 2002-05-08 | 2010-03-30 | Nec Electronics Corporation | Single damascene structure semiconductor device having silicon-diffused metal wiring layer |
| WO2004051726A1 (ja) * | 2002-11-29 | 2004-06-17 | Nec Corporation | 半導体装置およびその製造方法 |
| US8723654B2 (en) | 2010-07-09 | 2014-05-13 | Cypress Semiconductor Corporation | Interrupt generation and acknowledgment for RFID |
| US9846664B2 (en) | 2010-07-09 | 2017-12-19 | Cypress Semiconductor Corporation | RFID interface and interrupt |
| US9092582B2 (en) | 2010-07-09 | 2015-07-28 | Cypress Semiconductor Corporation | Low power, low pin count interface for an RFID transponder |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6289343A (ja) * | 1985-10-16 | 1987-04-23 | Hitachi Ltd | アルミニウム配線の構造 |
| JPS62190850A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electronics Corp | 半導体装置 |
| JPH01280335A (ja) * | 1988-05-02 | 1989-11-10 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3614547A (en) * | 1970-03-16 | 1971-10-19 | Gen Electric | Tungsten barrier electrical connection |
| US4843453A (en) * | 1985-05-10 | 1989-06-27 | Texas Instruments Incorporated | Metal contacts and interconnections for VLSI devices |
| US4782380A (en) * | 1987-01-22 | 1988-11-01 | Advanced Micro Devices, Inc. | Multilayer interconnection for integrated circuit structure having two or more conductive metal layers |
| US4824803A (en) * | 1987-06-22 | 1989-04-25 | Standard Microsystems Corporation | Multilayer metallization method for integrated circuits |
| US4910580A (en) * | 1987-08-27 | 1990-03-20 | Siemens Aktiengesellschaft | Method for manufacturing a low-impedance, planar metallization composed of aluminum or of an aluminum alloy |
-
1989
- 1989-02-22 JP JP1042846A patent/JPH02222148A/ja active Pending
-
1990
- 1990-02-21 US US07/482,566 patent/US5036382A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6289343A (ja) * | 1985-10-16 | 1987-04-23 | Hitachi Ltd | アルミニウム配線の構造 |
| JPS62190850A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electronics Corp | 半導体装置 |
| JPH01280335A (ja) * | 1988-05-02 | 1989-11-10 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5036382A (en) | 1991-07-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02222148A (ja) | 半導体装置 | |
| JP3482779B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6419763A (en) | Improved integrated circuit structure and method of forming improved integrated circuit structure | |
| JPH0760852B2 (ja) | 銅合金導電プラグ形成方法及び装置 | |
| JP3296708B2 (ja) | 金属導電体用多層Ａｌ合金構造 | |
| US5266519A (en) | Method for forming a metal conductor in semiconductor device | |
| JP3104534B2 (ja) | 半導体装置とその製法 | |
| JP3111466B2 (ja) | メッキ配線層を備えた半導体装置の製造方法 | |
| JPH03274732A (ja) | 半導体集積回路装置 | |
| JPH0417338A (ja) | 半導体装置 | |
| JPH0418760A (ja) | 半導体装置 | |
| JP2897313B2 (ja) | 配線形成法 | |
| JPH0479146B2 (ja) | ||
| JP2893794B2 (ja) | 半導体装置 | |
| JP3035945B2 (ja) | 半導体装置 | |
| JP2001102383A (ja) | 半導体装置及びその製造方法 | |
| JPS63147346A (ja) | 半導体集積回路装置 | |
| JPS61120442A (ja) | 半導体装置 | |
| JPH04162531A (ja) | 半導体装置の製造方法 | |
| JP2945010B2 (ja) | 半導体装置 | |
| JP3393455B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH0245958A (ja) | 半導体装置及びその製造方法 | |
| JPH0334545A (ja) | 半導体装置の製造方法 | |
| JP2947800B2 (ja) | 半導体装置 | |
| JPH02271628A (ja) | 半導体装置 |