JP2946978B2 - 配線形成方法 - Google Patents

配線形成方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、配線形成方法に関す
る。本発明は、例えば、電子材料（半導体装置等）にお
ける金属配線の形成方法として利用することができる。
【０００２】
【従来の技術】従来の配線構造、例えばＬＳＩ等の半導
体装置の配線は、高温成膜して形成される場合がある。
例えば、ＬＳＩの配線材料としては、その抵抗値が低い
ことや加工性の容易さ等の理由から、Ａｌ系材料が用い
られることが多く、Ａｌ系の合金等が従来から広く用い
られている。このＡｌ系合金は通常スパッタ法により形
成され、加熱下の状態でのスパッタ、いわゆる高温スパ
ッタ法も用いられる。
【０００３】Ａｌ系合金の中でも、特に、下地がシリコ
ン基板である場合のＳｉ拡散層とのコンタクト部分にお
けるＡｌの突き抜けを防止する目的から、Ａｌ−Ｓｉや
Ａｌ−Ｓｉ−Ｃｕ等のＳｉを含む合金材料が良く用いら
れる。即ち、Ｓｉ含有のＡｌ合金は、Ｓｉが１ｗｔ％程
度含有されて成るが、このようにＡｌ中には、一般に固
溶限より多いＳｉ（例えば１ｗｔ％）を含ませることに
より、コンタクト部でのＳｉ基板からＡｌ中へのＳｉ拡
散を防止し、ＡｌがＳｉ基板中に入り込むことを抑える
のである。
【０００４】一方最近では、素子の微細化や、シャロー
ジャンクション化に伴い、上記Ａｌ−Ｓｉ系合金を用い
るだけではＡｌ／Ｓｉ基板間の拡散防止効果が不十分に
なって来ているため、Ａｌ／Ｓｉ間にＴｉＮやＴｉＯ
Ｎ、ＴｉＷ等のバリアメタルを併用する場合が増えてい
る。
【０００５】例えば、図２５に示すように、Ｓｉ基板１
０の拡散層１１の上に、Ｔｉ層２１及びＴｉＯＮ層２２
から成るバリアメタル層２０を形成し、この上にアルミ
ニウム系配線３０（ここではＡｌ−Ｓｉ合金から形成）
を設けている。図２５中、１２は層間絶縁膜であるＳｉ
Ｏ2 膜、１３はこの層間絶縁膜１２中に開設した接続孔
である。
【０００６】アルミニウム系材料、例えばＡｌ−Ｓｉ系
材料は、高温スパッタによる接続孔埋め込み・平坦化プ
ロセスにおいて、以下の点で有利である。高温スパッタ
とは、基板を高温加熱（通常４００〜５００℃）しなが
らＡｌ（Ａｌ合金）をスパッタ成膜することによってＡ
ｌをリフローさせ、Ａｌを接続孔内へ流し込みかつ平坦
化する手法である。この際の基板加熱温度はより低温で
あることが望ましい。なぜならば、Ｓｉ拡散層とのコン
タクト部分におけるＡｌの突き抜けを防ぐため、あるい
は層間膜であるＳＯＧ等の膜質劣化を防ぐため等の理由
から、基板にかかる加熱処理はより低温化された方が良
いからである。ここで、ＡｌとＳｉの合金は純ＡｌやＡ
ｌＣｕ等に比べその融点が低く、より低温でリフローす
ると考えられており、この点でも有利であると言える。
【０００７】しかしＡｌ−Ｓｉ系合金を用いた場合で
は、形成された配線中にＳｉノジュールと呼ばれるＳｉ
の析出物が形成されるという問題がある。もともとＡｌ
中には固溶限以上のＳｉを含ませてあることが多く、そ
の場合この析出現象自体は原理的に必ず起こることであ
り、本質的な問題である。このＳｉノジュールの大きさ
は場合によっては１μｍ以上の大きさになることもある
（Ｓｉノジュールについては、例えば特開平１−１２０
８６３参照）。
【０００８】近年ＬＳＩの素子の微細化に伴い、配線の
幅や接続孔形状も、より微細化の傾向にある中で、この
Ｓｉノジュールは配線の信頼性上で深刻な問題となって
いる。即ち、配線中でＳｉノジュールが発生した部分で
は配線幅が細るため、配線の抵抗上昇、または局所的な
電流密度上昇による配線の断線等の懸念がある。図２６
（ａ）（ｂ）、及び図２７（ａ）（ｂ）に、Ｓｉノジュ
ール１４が発生した場合の、Ａｌ−Ｓｉ配線３０を示
す。断面図である図２６（ｂ）及び図２７（ｂ）、また
図２５に対応する図２８から理解されるように、Ｓｉノ
ジュール１４が配線３０に食いこむように生じて、この
ため符号１５で示す部分が線幅が細い部分になる。
【０００９】一方、Ｓｉノジュールの大きさ・数は、特
にＡｌ合金成膜時の基板加熱温度やＡｌシンター等の成
膜後の加熱処理に影響されることが知られている。そこ
で、これらの加熱プロセスの改善・最適化によってＳｉ
ノジュールを小さくし、信頼性に対する影響を少なくし
ようという試みがなされている。しかし、これらの方法
では結局のところＳｉノジュールを完全に無くすことは
できない。以上の理由から、Ａｌ系材料としてＡｌ−Ｓ
ｉを用いた場合でもＳｉノジュールが全く発生しない抜
本的な解決手段が望まれている。
【００１０】また、上記問題は、Ｓｉ含有金属層を成膜
して配線を形成する技術においては、いずれの場合でも
生じ得る問題点である。
【００１１】
【発明の目的】本発明は上記問題点に鑑みて創案された
もので、Ｓｉ含有金属層により配線を形成する場合に、
Ｓｉノジュールの発生を防止し、信頼性の高い配線を形
成する技術を提供せんとするものである。
【００１２】
【問題点を解決するための手段及び作用】本出願請求項
１の発明は、シリコン基板上の絶縁膜に形成した接続孔
の側壁及び該絶縁膜上にシリコンナイトライド膜を形成
し、次に下地金属を成膜することにより、接続孔の底部
において該シリコン基板に少なくともその一部が直接接
し、かつ絶縁膜とはシリコンナイトライド膜を介して形
成された下地金属上に、４００〜５００℃の高温でシリ
コン含有金属層を成膜することにより、シリコン含有金
属が溶融状態あるいは溶融状態に近い状態に熱せられて
成膜される該成膜中に、前記下地金属と、前記シリコン
含有金属とから成る下地金属−シリコン−シリコンを含
有する金属の３元シリコン合金層を形成することによっ
て、下地金属からなる層と、該シリコン合金層と、シリ
コン含有金属層とからなる３層の積層構造を形成するこ
とを特徴とする配線形成方法であって、この構成により
上記目的を達成するものである。
【００１３】本出願の請求項２の発明は、シリコン含有
金属層はシリコン含有のアルミニウム系材料から形成
し、該シリコン含有金属層は高温スパッタにより形成す
ることを特徴とする請求項１に記載の配線形成方法であ
って、この構成により上記目的を達成するものである。
【００１４】本出願の請求項３の発明は、シリコン基板
上に、該シリコン基板に少なくともその一部が直接接し
て形成された下地金属上に、１５０℃近傍、もしくはそ
れ以下の無加熱状態でシリコン含有金属層を成膜した後
に、４００〜５００℃の高温で熱処理を施すことによ
り、前記下地金属と、前記シリコン含有金属とから成る
下地金属−シリコン−シリコンを含有する金属の３元シ
リコン合金層を形成することによって、下地金属からな
る層と、該シリコン合金層と、シリコン含有金属層とか
らなる３層の積層構造を形成することを特徴とする配線
形成方法であって、この構成により上記目的を達成する
ものである。
【００１５】本出願の請求項４の発明は、下地金属は、
チタンであることを特徴とする請求項１に記載の配線形
成方法であって、この構成により上記目的を達成するも
のである。
【００１６】本出願の請求項５の発明は、下地金属は、
チタン／チタン化合物／チタンの積層構造であることを
特徴とする請求項１に記載の配線形成方法であって、こ
の構成により上記目的を達成するものである。
【００１７】本出願の請求項６の発明は、シリコン基板
上に絶縁膜を形成し、該絶縁膜に、シリコン基板と配線
層とを接続するための接続孔とする開口を形成し、該開
口の側壁に絶縁膜をサイドウォール状に形成し、次いで
下地金属を形成することを特徴とする請求項１に記載の
配線形成方法であって、この構成により上記目的を達成
するものである。
【００１８】本出願の請求項７の発明は、シリコン含有
金属層はシリコン含有のアルミニウム系材料から形成す
ることを特徴とする請求項３に記載の配線形成方法であ
って、この構成により上記目的を達成するものである。
【００１９】本出願の請求項８の発明は、シリコン含有
金属層はシリコン含有のアルミニウム系材料から形成す
ることを特徴とする請求項３または７に記載の配線形成
方法であって、この構成により上記目的を達成するもの
である。
【００２０】本出願の請求項９の発明は、下地金属がＴ
ｉ系材料である請求項３、７または８に記載の配線形成
方法であって、この構成により上記目的を達成するもの
である。
【００２１】本発明は、シリコン含有金属層がシリコン
含有のアルミニウム系材料、例えばＡｌ−Ｓｉ合金、Ａ
ｌ−Ｓｉ−Ｃｕ合金である場合に、効果が大きい。ま
た、下地金属がＴｉ系材料、例えばＴｉ及び／またはＴ
ｉＯＮ、ＴｉＷなどである場合に、好ましく適用でき
る。
【００２２】本出願の請求項１の発明において高温成膜
とは、シリコン含有金属が溶融状態あるいは溶融状態に
近い状態に熱せられて成膜されることを言い、通常４０
０〜５００℃での成膜をいう。
【００２３】本出願の請求項１の発明の構成及び作用に
ついて、この発明の構成例を示す図１〜図６の例示を参
照して説明すると、次のとおりである。
【００２４】図１を参照する。本発明においては、下地
金属１（図示ではＴｉ）上に、高温でシリコン含有金属
３（ここではＳｉを１ｗｔ％含有するＡｌ合金）を成膜
することにより、成膜中に、前記下地金属１と、前記シ
リコン含有金属３とから成るシリコン合金層２（図示で
はＡｌ−Ｔｉ−Ｓｉ３元合金層）を形成して、図１の如
き配線構造を得るものである。
【００２５】図示構成例は特に、下地金属１であるＴｉ
上にシリコン含有金属３であるＡｌ−Ｓｉ系合金を高温
スパッタ法により成膜することにより、シリコン含有金
属３（Ａｌ−Ｓｉ系合金）から析出するＳｉをシリコン
含有金属／下地金属界面（Ａｌ／Ｔｉ界面）反応層に吸
収させ、シリコン合金層２であるＡｌ−Ｔｉ−Ｓｉ３元
合金層を形成し、配線膜中にＳｉノジュールを形成させ
ないようにして、Ａｌ−Ｓｉ系合金配線を形成したもの
である。
【００２６】本構成例にあっては、まず下地金属１とし
てＴｉ膜を形成し、この上にシリコン含有金属３とし
て、ＡｌＳｉ、ＡｌＳｉＣｕ等のＡｌＳｉ系合金（以下
Ａｌ−Ｓｉと記述）等を高温スパッタ成膜する（図２参
照）。成膜中、基板は例えば４００〜５００℃に加熱
し、高温での成膜とする。成膜中、シリコン含有金属３
であるＡｌ−Ｓｉ中に含まれている固溶限以上の過剰Ｓ
ｉは図２に模式的に示すように、Ａｌ／Ｔｉ界面に析出
する。通常の即ち高温加熱しないスパッタ成膜であれ
ば、このＳｉは図３に示すようにＡｌ／Ｔｉ界面に局所
的に形成された核３ａに凝集し、図４に示す如く、Ｓｉ
ノジュール１４となるところである。
【００２７】しかしこの発明のように高温での成膜（こ
の構成例では高温スパッタ成膜）を行った場合では、成
膜中にシリコン含有金属１中のＡｌと下地金属１である
Ｔｉとの界面反応が急速に進行し、析出したＳｉは、Ａ
ｌとＴｉの反応に伴い反応層中に吸収され、図５に模式
的に示すようにこの中を均一に拡散し（図５中符号２ａ
にてＡｌ−Ｔｉ反応層を示す）、最終的には図６に示す
ようにシリコン合金層２（ここではＡｌ−Ｔｉ−Ｓｉ３
元合金層）を形成する。
【００２８】この結果、成膜終了後、シリコン合金層２
（３元合金層）の界面にＳｉノジュールは形成されな
い。また配線パターン加工後にＡｌシンター等他の加熱
工程を経た後も、シリコン合金層２界面にＳｉが析出す
ることはなく、Ｓｉノジュールは形成されない。なお上
記において参照した各図中、１２ａ，１２ｂは層間絶縁
膜であり、ここではＳｉＯ2 （あるいはＰＳＧ）により
形成してある。
【００２９】この発明の方法においては、シリコン含有
金属３（Ａｌ−Ｓｉ）と下地金属１（Ｔｉ）の界面反応
が速やかに進行することが、Ｓｉノジュール防止上好ま
しい。
【００３０】ところで、下地金属１がＴｉである場合、
これは、ＳｉＯ2 系の層間膜１２ａ上に形成された場合
ＳｉＯ2 と反応し酸化され酸化チタン１ａを形成するが
（図７参照）、シリコンナイトライドＳｉＮ４上に形成
された場合ではほとんど反応せず酸化されないことが知
られている（図８参照）。Ｔｉが酸化されるとＡｌＳｉ
との反応性も悪くなるので、Ｔｉの下地をＳｉＮとし、
ＡｌＳｉ／Ｔｉ界面反応性の劣化を防ぐことが、Ｓｉノ
ジュール防止により有効である。更に、ＳｉＮを層間膜
表面及び接続孔側壁に形成した構造は高温スパッタによ
る高アスペクト比接続孔Ａｌ埋め込みに有効であり、本
構造ではＳｉノジュール防止と良好なＡｌ埋め込みの両
方の効果を得ることができる。この好ましい態様により
得た配線構造が図１に示すものであり、図１中、符号４
でＳｉＮ層を示し、１２ｂで層間膜であるＰＳＧを示
す。１０はＳｉ基板等の半導体基板である。
【００３１】次に本出願の請求項３の発明の構成及び作
用について、この発明の構成例の原理を示す図２９〜図
３２、及び請求項３の発明の具体例である図３５及び図
３６の例示を参照して説明すると、次のとおりである。
【００３２】本発明においては、下地金属１（図示では
Ｔｉ）上に、シリコン含有金属３（ここではＳｉを１ｗ
ｔ％含有するＡｌ合金）を通常のスパッタ手段等により
成膜する（図２９〜図３１）。その後に、熱処理を施す
ことにより、前記下地金属１と、前記シリコン含有金属
３から成るシリコン合金層２（図示ではＡｌ─Ｔｉ−Ｓ
ｉ三元合金層）を形成して、図３６の例示のような配線
構造を得るものである。
【００３３】図示構成例は特に、まず下地金属１である
Ｔｉ上にシリコン含有金属３である例えばＡｌ−Ｓｉ系
合金（Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ等）をスパッタ法
により成膜する（図２９）。成膜中、基板は、１５０℃
近傍、ないしはそれ以下の無加熱状態とする。成膜中、
シリコン含有金属Ａｌ─Ｓｉ合金に含まれている固溶限
以上のＳｉは、シリコン含有金属３と下地金属１との界
面、即ちここではＡｌ／Ｔｉ界面に析出する（図２９，
３０）。この成膜時に、前記 説明した請求項１の発明
のように基板を５００℃程度に加熱すれば、成膜中にＡ
ｌとＴｉとの界面反応が生じ、析出したＳｉは、ＡｌＴ
ｉ反応層中に吸収され、Ａｌ−Ｓｉ−Ｔｉ３元合金を形
成し、Ｓｉノジュールは残らない（前記説明した図５、
図６参照）。
【００３４】しかしこの構成例のように無加熱スパッタ
成膜を用いる場合、析出したＳｉが存在したまま、フォ
トレジスト工程、ＲＩＥ工程で配線を形成すると、先に
述べたように、部分的に細った、信頼性の低い配線がで
きてしまう（図３１）。また、ＡｌのＲＩＥ条件では、
Ｓｉノジュールがエッチング残渣として残り、これも、
信頼性低下を招く要因となる。
【００３５】これに対し請求項３の本発明では、Ａｌ−
Ｓｉ合金膜等のシリコン含有金属を形成後、熱処理工程
を加えることによって、形成されたＳｉノジュールを、
Ａｌ−Ｔｉ界面反応形成とともに、この中に吸収させる
ものである。
【００３６】即ち、本発明においては、下地金属１であ
る下地Ｔｉ等の上にＡｌＳｉ系合金等のシリコン含有金
属をスパッタ法で成膜した後に、熱処理工程を加えるこ
とにより、シリコン含有金属２（Ａｌ−Ｓｉ合金）から
析出するＳｉを下地金属１とシリコン含有金属２との界
面（Ａｌ／Ｔｉ界面）反応層に吸収させ、これらの合金
属（ＡｌＳｉＴｉ３元合金層）を形成し、これにより、
配線膜中にＳｉノジュールを成形させないようにしたの
である。即ち図３２に模式的示すように、析出したＳｉ
（符号１４′で示す）を下地金属１に吸収させ、シリコ
ン合金層２を形成するものである。図３２の図示は、シ
リコン合金層２と下地金属１（Ｔｉ層）とが２層をなす
かどうか明瞭ではないが、後に説明する図３５の状態で
後述の条件をとることにより、図３６に示すような、下
地金属からなる層１と、上記３元合金層であるシリコン
合金層２と、シリコン含有金属層３とからなる３層の積
層構造が形成される。
【００３７】
【実施例】以下本発明の実施例について説明する。なお
当然のことではあるが、本発明は以下に述べる実施例に
よって限定されるものではない。
【００３８】実施例１ 図９〜図１４を参照する。この例は、参考の実施例であ
る。
【００３９】はじめにＰＳＧ等により層間絶縁膜１２ｂ
を形成する（図９）。膜厚は５００ｎｍとした。各図
中、１０はＳｉ基板、１１はＳｉ拡散層である。
【００４０】次に、通常のフォトレジスト工程及びＲＩ
Ｅ工程により、接続孔１３を開口する（図１０）。
【００４１】次に、マグネトロンスパッタ装置により下
地金属１としてここではＴｉ、シリコン含有金属３とし
てここではＡｌＳｉの成膜を行う。本実施例では、まず
通常のスパッタ法によりＴｉを１００ｎｍ形成して、下
地金属１とした（図１１）。この後大気開放することな
く連続的にＡｌ−Ｓｉを８００ｎｍ高温スパッタ成膜し
て、シリコン含有金属３とした。この時使用したターゲ
ットの組成は、Ａｌ−１ｗｔ％Ｓｉであるが、他の組成
のもの、またはＡｌ−１ｗｔ％Ｓｉ−０．５ｗｔ％Ｃｕ
等を用いてもよい。
【００４２】以下にそれぞれの成膜条件を示す。 Ｔｉ成膜条件 ＤＣパワー ４ｋＷ プロセスガス Ａｒ １００ＳＣＣＭ スパッタ圧力 ０．４Ｐａ 基板加熱温度 １５０℃ Ａｌ−Ｓｉ成膜条件 ＤＣパワー １０ｋＷ 成膜速度 ０．６μｍ／ｍｉｎ プロセスガス Ａｒ １００ＳＣＣＭ スパッタ圧力 ０．４Ｐａ 基板加熱 ５００℃
【００４３】Ａｌスパッタ時に、基板加熱のみでなく４
００Ｖ程度の基板バイアスを併用する場合もある。
【００４４】以上の条件でシリコン含有金属３により配
線層を形成した後には、Ａｌ／Ｔｉの界面にはシリコン
合金層２であるＡｌ−Ｔｉ−Ｓｉ３元合金属が形成され
（図１２）、Ｓｉノジュールは形成されない。
【００４５】この後、通常のフォトレジスト工程及びＲ
ＩＥ工程により、シリコン含有金属３の配線層を配線パ
ターンにエッチング加工し（図１３）、オーバーコート
１５を全面に形成する（図１４）。ここでは、プラズマ
ＣＶＤ法によりＳｉＮ膜を７５０ｎｍ形成して、オーバ
ーコート１５とした。
【００４６】更に、Ａｌシンターを行う。この時条件は
４００℃、６０分とした。
【００４７】Ａｌ成膜後から以上のプロセスを経た後
も、Ａｌ／Ａｌ−Ｔｉ−Ｓｉ３元合金層界面にＳｉが析
出することはなく、配線中にはＳｉノジュールは全く形
成されなかった。
【００４８】このようにＡｌ合金配線中にＳｉノジュー
ルが発生せず、配線の信頼性が向上する。また、高温ス
パッタにより同時にＡｌ合金層の平坦化が行えるので、
接続孔部でのステップカバレッジが改善され、更に配線
の信頼性が向上する。
【００４９】実施例２ 図１５〜１８を参照する。この例は、参考の実施例であ
る。この例においても、まず、ＰＳＧ等の層間絶縁膜１
２ｂを形成し、通常のフォトレジスト工程及びＲＩＥ工
程により、接続孔１３を開口する（図１５）。なお図
中、実施例１におけると同じ符号は、同義の構成部分を
示す。
【００５０】次に、マグネトロンスパッタ装置により配
線層の成膜を行う。まず初めに、通常のスパッタ法によ
りＴｉ層１ａ、ＴｉＯＮ層１ｂ、Ｔｉ層１ｃをそれぞれ
３０ｎｍ、１００ｎｍ、３０ｎｍ形成し、これらにより
下地金属１を形成した（図１６）。
【００５１】ここでは、１つのチャンバー中でＤＣパワ
ー、プロセスガス流量を変化させることにより、３層を
連続的に形成した。以下に成膜条件を示す。 １層目Ｔｉ成膜条件 ＤＣパワー ４ｋＷ プロセスガス Ａｒ １００ＳＣＣＭ スパッタ圧力 ０．４Ｐａ 基板加熱温度 １５０℃ ＴｉＯＮ成膜条件 ＤＣパワー ５ｋＷ プロセスガス Ａｒ ７０ＳＣＣＭ Ｎ2 −６％Ｏ2 ＝４０ＳＣＣＭ スパッタ圧力 ０．４Ｐａ 基板加熱温度 １５０℃ ２層目Ｔｉ成膜条件 １層目Ｔｉ成膜条件と同じ
【００５２】なおここで、ＴｉＯＮの替わりにＴｉＮを
用いてもよい。この場合の成膜条件は、上記のＮ2 −６
％Ｏ2 ガスを純Ｎ2 ガスに替えればよい。
【００５３】この後大気開放することなく、シリコン含
有金属３としてＡｌ−Ｓｉを８００ｎｍ高温スパッタ成
膜する。この成膜条件は実施例１と同じである。本実施
例においても実施例１と同様に、Ａｌ−Ｓｉ成膜時にＡ
ｌ層の底部にシリコン合金層２であるＡｌ−Ｔｉ−Ｓｉ
３元合金層が形成され、Ｓｉノジュールは形成されない
（図１７）。
【００５４】この後、通常のフォトレジスト工程及び、
ＲＩＥ工程により、シリコン含有金属３である配線層を
配線パターンにエッチング加工し、更にオーバーコート
１５を全面に形成する。条件は実施例１と同じである。
これによって、図１８の構造を得る。
【００５５】更に、Ａｌシンターを行う。条件は実施例
１と同じである。
【００５６】以上のＡｌシンターまでのプロセスを通じ
ても、実施例１と同様に配線中にＳｉノジュールは全く
形成されない。
【００５７】この実施例の場合では、バリアメタルとし
てＴｉＯＮ１ｂ（ＴｉＮでもよい）が形成されているの
で、Ｓｉ拡散層１１とのバリア性がより確実となる。
【００５８】実施例３ 図１９〜２４を参照する。この実施例は、請求項１、
２、６の発明を具体化したものである。ここではまずＰ
ＳＧ等の層間絶縁膜１２ｂを形成し、更にこの上にＳｉ
Ｎ４を形成する（図１９）。それぞれの膜厚はここでは
８００ｎｍ、１００ｎｍとした。また、ＳｉＮはプラズ
マＣＶＤ法を用いて形成した。以下にＳｉＮ膜の成膜条
件を示す。なお図中のその他の符号は前記と同義であ
る。 成膜条件 ガス系 ＳｉＨ4 ／ＮＨ3 ／Ｎ2 流 量 １８０／５００／７２０ＳＣＣＭ 成長温度 ２００℃ 圧 力 ４０Ｐａ
【００５９】次に、通常のフォトレジスト工程及びＲＩ
Ｅ工程により、接続孔１３を開口する（図２０）。
【００６０】次にＳｉＮ膜４１を１００ｎｍ形成する
（図２１）。成膜条件は上記と同じである。
【００６１】次に、ＲＩＥによりＳｉＮ膜４１をエッチ
バックし、接続孔１３の側壁部にのみＳｉＮ４１をサイ
ドウォール状に残して、それ以外を除去し図２２の構造
とする。この時の条件を以下に示す。 ＲＩＥ条件 ガ ス ＣＨＦ3 流 量 ７５／２５ＳＣＣＭ ＲＦパワー ６００Ｗ 圧 力 ５．３Ｐａ
【００６２】次に、マグネトロンスパッタ装置により下
地金属１としてＴｉ（または、Ｔｉ／ＴｉＯＮ（Ｔｉ
Ｎ）／Ｔｉ）ＡｌＳｉ成膜を行う（図２３）。成膜条件
は実施例１または実施例２と同様である。
【００６３】この後、通常のフォトレジスト工程及びＲ
ＩＥ工程により、シリコン含有金属３である配線層を配
線パターンにエッチング加工し、この上にオーバーコー
ト１５を全面に形成する（図２４）。条件は実施例１と
同じである。
【００６４】更に、Ａｌシンターを行う。条件は実施例
１と同じである。
【００６５】以上の実施例においては、下地金属１とし
て用いたＴｉの下がＳｉＮ４，４１であるためＴｉの酸
化が防止でき、Ｓｉノジュール防止効果は向上する。更
に高アスペクト比接続孔への良好なＡｌＳｉ埋め込みが
できるという効果も同時に得られる。
【００６６】実施例４ 図３３ないし図３６を参照する。この実施例は、請求項
３、７の発明を具体化したものである。本実施例におい
ては、はじめに、拡散層１１を有するＳｉ基板１０上
に、ＰＳＧ等の層間絶縁膜を成形する（図３３）。
【００６７】次に、通常のフォトレジスト工程、ＲＩＥ
工程により、接続孔１３（コンタクトホール）を成形す
る（図３４）。
【００６８】接続孔１３（コンタトホール）形成後、マ
グネトロンスパッタ装置により、下地金属１としてＴ
ｉ、シリコン含有金属３としてＡｌ−Ｓｉ系合金の成膜
を行う（図３５）。ここでは、Ａｌ−１ｗｔ％Ｓｉのタ
ーゲットを使用したが、他の組成のもの、例えば、Ａｌ
−１ｗｔ％Ｓｉ−０．５ｗｔ％Ｃｕ等を用いてもよい。
以下に、Ｔｉ、Ａｌ−Ｓｉ合金の成膜条件を示す。 Ｔｉ成膜条件 膜厚 １００ｎｍ ＤＣパワー ４ｋＷ プロセスガス Ａｒ １００ＳＣＣＭ スパッタ圧力 ０．４Ｐａ（３ｍＴｏｒｒ） 基板加熱温度 １５０℃ Ａｌ−１ｗｔ％Ｓｉ成膜条件 膜厚 １００ｎｍ ＤＣパワー ４ｋＷ プロセスガス Ａｒ １００ＳＣＣＭ スパッタ圧力 ０．４Ｐａ（３ｍＴｏｒｒ） 基板加熱温度 １５０℃
【００６９】以上の条件で、Ｔｉ、及びＡｌ−Ｓｉ合金
を真空中で連続成膜した後には、Ａｌ／Ｔｉ界面にＳｉ
析出物が存在する（図３５）。
【００７０】次に、本実施例ではファーネスアニールを
行い、Ａｌ／Ｔｉ界面反応を生じさせ、ここに、析出し
たＳｉを吸収させる。ファーネスアニールの条件は以下
の通りとした。 ファーネスアニール条件 温度 ５００℃ 時間 ６００ｍｉｎ プロセスガス フォーミングガス
【００７１】この熱処理後には、Ａｌ／Ｔｉ界面にＡｌ
−Ｓｉ−Ｔｉ３元合金が形成されてシリコン合金層２と
なって、Ａｉノジュールは消滅する（図３６）。
【００７２】この後、通常のフォトレジスト工程、ＲＩ
Ｅ工程により、配線パターンにエッチングを施し、また
オーバーコート（例えばＰ−ＳｉＮ、７５０ｎｍ）を成
形しても、Ａｌ／ＡｌＳｉＴｉ３元合金界面にＳｉノジ
ュールは発生しない。
【００７３】実施例５ この実施例は、請求項３、７の発明を具体化したもので
ある。前述の実施例４と同一条件を用いて、Ｔｉ上にＡ
ｌ−Ｓｉ系合金膜を形成する（図３５参照）。Ａｌ／Ｔ
ｉ界面には、Ｓｉノジュールが存在している。
【００７４】次に、本実施例ではＲＴＡ（Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）により、Ａｌ／Ｔｉ界
面反応を生じさせ、この中にＳｉノジュールを吸収させ
る（図３６参照）。ＲＴＡの条件は以下の通りとした。 ＲＴＡ条件 温度 ５０℃ 時間 １ｍｉｎ プロセスガス Ａｒ
【００７５】実施例６ この実施例は、請求項３、７、８、９の発明を具体化し
たものである。Ａｌ−Ｓｉ系合金系スパッタチャンバー
５１、Ｔｉスパッタチャンバー５２、ＲＴＡ（Ａｒ雰囲
気中熱処理）チャンバー５３の各反応室を有する、図３
７に示したマルチチャンバータイプ装置を用いて、実施
例５のプロセスを行った。なお図３７中、５４ａ，５４
ｂは搬送室、５５はロードロック室、５６はプレクリー
ン室である。
【００７６】本実施例の方法では、真空中で連続的にＴ
ｉスパッタ、Ａｌ−Ｓｉ合金スパッタ、及びＲＴＡを行
うために、大気放置による下地Ｔｉの酸化を防止するこ
とができ、Ａｌ／Ｔｉの反応を起こしやすくすることが
可能となる。従って、析出したＳｉを吸収して、Ａｌ−
Ｓｉ−Ｔｉ３元合金の形成がしやすくする。
【００７７】
【発明の効果】本発明によれば、シリコン含有金属層
（例えばシリコン含有のアルミニウム系材料）により配
線を形成する場合に、Ｓｉノジュールの発生をなくし
て、信頼性の高い配線を得ることができる。
【図面の簡単な説明】
【図１】発明により得られる配線の構造例を示す。
【図２】発明の構成例を示す（１）。
【図３】比較説明図（１）である。
【図４】比較説明図（２）である。
【図５】発明の構成例を示す（２）。
【図６】発明の構成例を示す（３）。
【図７】比較説明図（３）である。
【図８】発明の他の構成を説明するための図である。
【図９】実施例１の工程を示す（１）。
【図１０】実施例１の工程を示す（２）。
【図１１】実施例１の工程を示す（３）。
【図１２】実施例１の工程を示す（４）。
【図１３】実施例１の工程を示す（５）。
【図１４】実施例１の工程を示す（６）。
【図１５】実施例２の工程を示す（１）。
【図１６】実施例２の工程を示す（２）。
【図１７】実施例２の工程を示す（３）。
【図１８】実施例２の工程を示す（４）。
【図１９】実施例３の工程を示す（１）。
【図２０】実施例３の工程を示す（２）。
【図２１】実施例３の工程を示す（３）。
【図２２】実施例３の工程を示す（４）。
【図２３】実施例３の工程を示す（５）。
【図２４】実施例３の工程を示す（６）。
【図２５】従来技術を示す図である。
【図２６】従来技術の問題点を示す図である。
【図２７】従来技術の問題点を示す図である。
【図２８】従来技術の問題点を示す図である。
【図２９】別の発明の構成例を示す原理図である
（１）。
【図３０】別の発明の構成例を示す原理図である
（２）。
【図３１】別の発明の構成例を示す原理図である
（３）。
【図３２】別の発明の構成例を示す原理図である
（４）。
【図３３】実施例４の工程を示す（１）。
【図３４】実施例４の工程を示す（２）。
【図３５】実施例４の工程を示す（３）。
【図３６】実施例４の工程を示す（４）。
【図３７】実施例６で用いた成膜装置（マルチチャンバ
ー装置）を示す。
【符号の説明】
１ 下地金属 ２ シリコン合金層 ３ シリコン含有金属
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 H01L 21/768

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】シリコン基板上の絶縁膜に形成した接続孔
    の側壁及び該絶縁膜上にシリコンナイトライド膜を形成
    し、次に下地金属を成膜することにより、接続孔の底部
    において該シリコン基板に少なくともその一部が直接接
    し、かつ絶縁膜とはシリコンナイトライド膜を介して形
    成された下地金属上に、４００〜５００℃の高温でシリ
    コン含有金属層を成膜することにより、シリコン含有金
    属が溶融状態あるいは溶融状態に近い状態に熱せられて
    成膜される該成膜中に、前記下地金属と、前記シリコン
    含有金属とから成る下地金属−シリコン−シリコン含有
    金属を構成する金属の３元シリコン合金層を形成するこ
    とによって、下地金属からなる層と、該シリコン合金層
    と、シリコン含有金属層とからなる３層の積層構造を形
    成することを特徴とする配線形成方法。
  2. 【請求項２】シリコン含有金属層はシリコン含有のアル
    ミニウム系材料から形成し、該シリコン含有金属層は高
    温スパッタにより形成することを特徴とする請求項１に
    記載の配線形成方法。
  3. 【請求項３】シリコン基板上に、該シリコン基板に少な
    くともその一部が直接接して形成された下地金属上に、
    １５０℃近傍以下の無加熱状態でシリコン含有金属層を
    成膜した後に、４００〜５００℃の高温で熱処理を施す
    ことにより、前記下地金属と、前記シリコン含有金属と
    から成る下地金属−シリコン−シリコン含有金属を構成
    する金属の３元シリコン合金層を形成することによっ
    て、下地金属からなる層と、該シリコン合金層と、シリ
    コン含有金属層とからなる３層の積層構造を形成するこ
    とを特徴とする配線形成方法。
  4. 【請求項４】下地金属は、チタンであることを特徴とす
    る請求項３に記載の配線形成方法。
  5. 【請求項５】下地金属は、チタン／チタン化合物／チタ
    ンの積層構造であることを特徴とする請求項３に記載の
    配線形成方法。
  6. 【請求項６】シリコン基板上に絶縁膜を形成し、該絶縁
    膜に、シリコン基板と配線層とを接続するための接続孔
    とする開口を形成し、該開口の側壁に絶縁膜をサイドウ
    ォール状に形成し、次いで下地金属を形成することを特
    徴とする請求項３に記載の配線形成方法。
  7. 【請求項７】シリコン含有金属層はシリコン含有のアル
    ミニウム系材料から形成することを特徴とする請求項３
    に記載の配線形成方法。
  8. 【請求項８】シリコン含有金属層成膜後、熱処理を真空
    中で連続的に行うことを特徴とする請求項３または７に
    記載の配線整形方法。
  9. 【請求項９】下地金属がＴｉ系材料である請求項３、７
    または８に記載の配線形成方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2953340B2 (ja) * 1995-03-29 1999-09-27 ヤマハ株式会社 配線形成法
JP3449333B2 (ja) * 2000-03-27 2003-09-22 セイコーエプソン株式会社 半導体装置の製造方法
JP3480416B2 (ja) * 2000-03-27 2003-12-22 セイコーエプソン株式会社 半導体装置
JP2001308094A (ja) * 2000-04-19 2001-11-02 Oki Electric Ind Co Ltd 配線薄膜の堆積方法
US6579788B1 (en) * 2000-09-18 2003-06-17 Advanced Micro Devices, Inc. Method of forming conductive interconnections on an integrated circuit device
KR100455380B1 (ko) * 2002-02-27 2004-11-06 삼성전자주식회사 다층 배선 구조를 구비한 반도체 소자 및 그 제조 방법
US6686662B2 (en) * 2002-05-21 2004-02-03 Agere Systems Inc. Semiconductor device barrier layer
JP5634742B2 (ja) * 2010-04-30 2014-12-03 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置の製造方法
JP6432465B2 (ja) * 2014-08-26 2018-12-05 三菱マテリアル株式会社 接合体、ヒートシンク付パワーモジュール用基板、ヒートシンク、接合体の製造方法、ヒートシンク付パワーモジュール用基板の製造方法、及び、ヒートシンクの製造方法
JP6191587B2 (ja) 2014-12-08 2017-09-06 トヨタ自動車株式会社 半導体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4017890A (en) * 1975-10-24 1977-04-12 International Business Machines Corporation Intermetallic compound layer in thin films for improved electromigration resistance
JPS546461A (en) * 1977-06-17 1979-01-18 Hitachi Ltd Manufacture of semiconductor device
JPS58101454A (ja) * 1981-12-12 1983-06-16 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の電極
JPS59175763A (ja) * 1983-03-25 1984-10-04 Fujitsu Ltd 半導体装置
JPS59210656A (ja) * 1983-05-16 1984-11-29 Fujitsu Ltd 半導体装置
JPH069199B2 (ja) * 1984-07-18 1994-02-02 株式会社日立製作所 配線構造体およびその製造方法
JPS6190445A (ja) * 1984-10-09 1986-05-08 Nec Corp 半導体装置
US4673623A (en) * 1985-05-06 1987-06-16 The Board Of Trustees Of The Leland Stanford Junior University Layered and homogeneous films of aluminum and aluminum/silicon with titanium and tungsten for multilevel interconnects
JPS62113421A (ja) * 1985-11-13 1987-05-25 Toshiba Corp 半導体装置の製造方法
JPS6370455A (ja) * 1986-09-11 1988-03-30 Mitsubishi Electric Corp 半導体装置
JPS63162854A (ja) * 1986-12-25 1988-07-06 Fujitsu Ltd 金属膜形成方法
US4783248A (en) * 1987-02-10 1988-11-08 Siemens Aktiengesellschaft Method for the production of a titanium/titanium nitride double layer
JPS6411966A (en) * 1987-07-02 1989-01-17 Fujitsu Ltd High-temperature sputtering method
US4910580A (en) * 1987-08-27 1990-03-20 Siemens Aktiengesellschaft Method for manufacturing a low-impedance, planar metallization composed of aluminum or of an aluminum alloy
JPH0666287B2 (ja) * 1988-07-25 1994-08-24 富士通株式会社 半導体装置の製造方法
JPH02222148A (ja) * 1989-02-22 1990-09-04 Yamaha Corp 半導体装置
US5117276A (en) * 1989-08-14 1992-05-26 Fairchild Camera And Instrument Corp. High performance interconnect system for an integrated circuit
US5108951A (en) * 1990-11-05 1992-04-28 Sgs-Thomson Microelectronics, Inc. Method for forming a metal contact
US5108570A (en) * 1990-03-30 1992-04-28 Applied Materials, Inc. Multistep sputtering process for forming aluminum layer over stepped semiconductor wafer
JPH04159754A (ja) * 1990-10-23 1992-06-02 Mitsubishi Electric Corp 半導体装置
US5270254A (en) * 1991-03-27 1993-12-14 Sgs-Thomson Microelectronics, Inc. Integrated circuit metallization with zero contact enclosure requirements and method of making the same

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