JPH01280335A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
- Publication number
- JPH01280335A JPH01280335A JP63109781A JP10978188A JPH01280335A JP H01280335 A JPH01280335 A JP H01280335A JP 63109781 A JP63109781 A JP 63109781A JP 10978188 A JP10978188 A JP 10978188A JP H01280335 A JPH01280335 A JP H01280335A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon
- region
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 112
- 238000004519 manufacturing process Methods 0.000 title claims description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 94
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 76
- 239000010703 silicon Substances 0.000 claims abstract description 75
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 20
- 229910052751 metal Inorganic materials 0.000 claims abstract description 17
- 239000002184 metal Substances 0.000 claims abstract description 17
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 13
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 7
- 239000000956 alloy Substances 0.000 claims abstract description 7
- 238000001556 precipitation Methods 0.000 claims abstract description 7
- 230000004888 barrier function Effects 0.000 claims abstract description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 28
- 239000013078 crystal Substances 0.000 claims description 26
- 239000012535 impurity Substances 0.000 claims description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 21
- 238000010438 heat treatment Methods 0.000 claims description 15
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 claims description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 229910000838 Al alloy Inorganic materials 0.000 abstract description 18
- 238000009413 insulation Methods 0.000 abstract 3
- -1 MoSi2 Chemical class 0.000 abstract 1
- 229910020968 MoSi2 Inorganic materials 0.000 abstract 1
- 150000002739 metals Chemical class 0.000 abstract 1
- 239000011229 interlayer Substances 0.000 description 29
- 238000005036 potential barrier Methods 0.000 description 23
- 239000002244 precipitate Substances 0.000 description 17
- 238000003860 storage Methods 0.000 description 17
- 230000015572 biosynthetic process Effects 0.000 description 15
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- 238000002844 melting Methods 0.000 description 10
- 230000008018 melting Effects 0.000 description 10
- 239000010410 layer Substances 0.000 description 9
- 108091006146 Channels Proteins 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 7
- 239000002131 composite material Substances 0.000 description 6
- 238000006467 substitution reaction Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 4
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- 206010037660 Pyrexia Diseases 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical group [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000011946 reduction process Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02595—Microstructure polycrystalline
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Local Oxidation Of Silicon (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、半導体領
域に珪素膜を介在させて配線を接続する半導体集積回路
装置に適用して有効な技術に関するものである。
域に珪素膜を介在させて配線を接続する半導体集積回路
装置に適用して有効な技術に関するものである。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）のメモリセルは、メモリセル選択用
ＭＩＳＦＥＴとその一方の半導体領域に直列に接続され
た情報蓄積用容量素子とで構成されている。メモリセル
選択用ＭＩＳＦＥＴの他方の半導体領域にはデータ線が
接続されている。データ線はＳｉが添加されたアルミニ
ウム合金膜で形成されている。このアルミニウム合金膜
に添加されたＳｉは、主に、前記半導体領域（単結晶珪
素）とデータ線との接続によって生じる所謂アロイスパ
イク現象を防止することができる。
ｓ Ｍｅｍｏｒｙ）のメモリセルは、メモリセル選択用
ＭＩＳＦＥＴとその一方の半導体領域に直列に接続され
た情報蓄積用容量素子とで構成されている。メモリセル
選択用ＭＩＳＦＥＴの他方の半導体領域にはデータ線が
接続されている。データ線はＳｉが添加されたアルミニ
ウム合金膜で形成されている。このアルミニウム合金膜
に添加されたＳｉは、主に、前記半導体領域（単結晶珪
素）とデータ線との接続によって生じる所謂アロイスパ
イク現象を防止することができる。
前記データ線の延在する方向に配置された２個のメモリ
セルは、夫々のメモリセル選択用ＭＩＳＦＥＴの他方の
半導体領域を一体に構成している（共有している）、つ
まり、他方の半導体領域間を絶縁分離するフィールド絶
縁膜に相当する面積をなくし、ＤＲＡＭの高集積化を図
っている。
セルは、夫々のメモリセル選択用ＭＩＳＦＥＴの他方の
半導体領域を一体に構成している（共有している）、つ
まり、他方の半導体領域間を絶縁分離するフィールド絶
縁膜に相当する面積をなくし、ＤＲＡＭの高集積化を図
っている。
本発明者が開発中の大容量を有するＤＲＡＭは、メモリ
セル選択用ＭＩＳＦＥＴの他方の半導体領域に中間導電
膜を介在させてデータ線を接続している。中間導電膜は
６３０〜６５０［’Ｃ］程度の温度のＣＶＤ法で堆積さ
せた多結晶珪素膜で形成されている。この多結晶珪素膜
には抵抗値を低減する不純物例えばＰやＡｓが導入され
ている。
セル選択用ＭＩＳＦＥＴの他方の半導体領域に中間導電
膜を介在させてデータ線を接続している。中間導電膜は
６３０〜６５０［’Ｃ］程度の温度のＣＶＤ法で堆積さ
せた多結晶珪素膜で形成されている。この多結晶珪素膜
には抵抗値を低減する不純物例えばＰやＡｓが導入され
ている。
中間導電膜の一端側は、メモリセル選択用ＭＩＳＦＥＴ
のゲート電極の側壁に形成されたサイドウオールスペー
サに規定された領域内に前記ゲート電極に対して自己整
合で他方の半導体領域に接続している。中間導電膜の他
端側は、ゲート電極と電気的に分離された状態において
、サイドウオールスペーサに沿ってゲート電極の上部ま
で延在させている。データ線は、中間導電膜の上層の第
１層間絶縁膜に形成された接続孔を通して中間導電膜に
接続されている。データ線の上部には第２層間絶縁膜が
設けられている。前記第１層間絶縁膜、第２層間絶縁膜
の夫々は、酸化珪素膜や窒化珪素膜等の珪素系絶縁膜で
形成されている。
のゲート電極の側壁に形成されたサイドウオールスペー
サに規定された領域内に前記ゲート電極に対して自己整
合で他方の半導体領域に接続している。中間導電膜の他
端側は、ゲート電極と電気的に分離された状態において
、サイドウオールスペーサに沿ってゲート電極の上部ま
で延在させている。データ線は、中間導電膜の上層の第
１層間絶縁膜に形成された接続孔を通して中間導電膜に
接続されている。データ線の上部には第２層間絶縁膜が
設けられている。前記第１層間絶縁膜、第２層間絶縁膜
の夫々は、酸化珪素膜や窒化珪素膜等の珪素系絶縁膜で
形成されている。
このように構成されるＤＲＡＭは、メモリセル選択用Ｍ
ＩＳＦＥＴの他方の半導体領域とデータ線との間の製造
工程におけるマスク合せずれを中間導電膜で吸収するこ
とができる。つまり、中間導電膜は、メモリセル選択用
ＭＩＳＦＥＴの他方の半導体領域の面積を前記マスク合
せずれ量に相当する分縮小することができるので、メモ
リセル面積を縮小し、ＤＲＡＭの集積度を向上できる特
徴がある。
ＩＳＦＥＴの他方の半導体領域とデータ線との間の製造
工程におけるマスク合せずれを中間導電膜で吸収するこ
とができる。つまり、中間導電膜は、メモリセル選択用
ＭＩＳＦＥＴの他方の半導体領域の面積を前記マスク合
せずれ量に相当する分縮小することができるので、メモ
リセル面積を縮小し、ＤＲＡＭの集積度を向上できる特
徴がある。
なお、前述の半導体領域に珪素膜を介在させて配線を接
続する技術については、例えばジャパンジャーナルオブ
アプライド フィジイクス、第１８巻、第３５頁乃至第
４２頁（Ｊａｐａｎ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌ
ｉｅｄＰｈｙｓｉｃｓ、Ｖｏｌｇ、ｐ３５〜ｐ４２）に
記載されている。
続する技術については、例えばジャパンジャーナルオブ
アプライド フィジイクス、第１８巻、第３５頁乃至第
４２頁（Ｊａｐａｎ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌ
ｉｅｄＰｈｙｓｉｃｓ、Ｖｏｌｇ、ｐ３５〜ｐ４２）に
記載されている。
本発明者は、前述のＤＲＡＭの開発に先立ち、ＤＲＡＭ
の不良解析を行った結果、前記中間導電膜とデータ線と
の接続部分の近傍であって、データ線内に経時的に珪素
の析出物が生じる事実を確認した。この珪素の析出物は
、データ線の断面々積を縮小して抵抗値を増大させ、或
はデータ線が見かけ上断線するので、ＤＲＡＭの電気的
信頼性を著しく低下させる。
の不良解析を行った結果、前記中間導電膜とデータ線と
の接続部分の近傍であって、データ線内に経時的に珪素
の析出物が生じる事実を確認した。この珪素の析出物は
、データ線の断面々積を縮小して抵抗値を増大させ、或
はデータ線が見かけ上断線するので、ＤＲＡＭの電気的
信頼性を著しく低下させる。
本発明者の検討によれば、前述の中間導電膜の結晶状態
によって珪素の析出物の発生率が変化する事実を突き止
めた。すなわち、６３０〜６５０〔℃］程度の温度のＣ
ＶＤ法で堆積させた多結晶珪素膜で形成される中間導電
膜は結晶粒径が小さい。測定の結果、約０．１［μｍｌ
に達しない結晶粒径で中間導電膜が形成されている。こ
のように形成される中間導電膜は、結晶粒界のエネルギ
が不安定であり、中間導電膜の珪素原子がデータ線（ア
ルミニウム膜）に溶は易い。つまり、中間導電膜の珪素
原子とデータ線のアルミニウム原子とが置換反応する。
によって珪素の析出物の発生率が変化する事実を突き止
めた。すなわち、６３０〜６５０〔℃］程度の温度のＣ
ＶＤ法で堆積させた多結晶珪素膜で形成される中間導電
膜は結晶粒径が小さい。測定の結果、約０．１［μｍｌ
に達しない結晶粒径で中間導電膜が形成されている。こ
のように形成される中間導電膜は、結晶粒界のエネルギ
が不安定であり、中間導電膜の珪素原子がデータ線（ア
ルミニウム膜）に溶は易い。つまり、中間導電膜の珪素
原子とデータ線のアルミニウム原子とが置換反応する。
この置換反応した珪素原子は、アルミニウム膜に添加さ
れた珪素原子等を核として珪素の析出物を生成する。
れた珪素原子等を核として珪素の析出物を生成する。
また、本発明者が開発中の前記ＤＲＡＭのデータ線は高
融点金属膜（例えばＭｏ５ｉｔ）、アルミニウム合金膜
の夫々を順次重ね合せた複合膜で構成されている。この
複合膜はＤＲＡＭの周辺回路において信号配線として使
用され、この信号配線は中間導電膜を介在させずに直接
半導体領域に接続されている。下層の高融点金属膜は、
前記信号配線と半導体領域との接続部分において、半導
体領域の表面にエピタキシャル層が成長しないようにし
１両者の接続抵抗値を低減するように構成されている。
融点金属膜（例えばＭｏ５ｉｔ）、アルミニウム合金膜
の夫々を順次重ね合せた複合膜で構成されている。この
複合膜はＤＲＡＭの周辺回路において信号配線として使
用され、この信号配線は中間導電膜を介在させずに直接
半導体領域に接続されている。下層の高融点金属膜は、
前記信号配線と半導体領域との接続部分において、半導
体領域の表面にエピタキシャル層が成長しないようにし
１両者の接続抵抗値を低減するように構成されている。
ＤＲＡＭの周辺回路は、駆動能力等の点において、メモ
リセル選択用ＭＩＳＦＥＴに比べてサイズが大きいＭＩ
ＳＦＥＴを使用している。
リセル選択用ＭＩＳＦＥＴに比べてサイズが大きいＭＩ
ＳＦＥＴを使用している。
このため、中間導電膜の必要性がなく、製造上の歩留り
を向上する等の点において周辺回路には中間導電膜は使
用していない。
を向上する等の点において周辺回路には中間導電膜は使
用していない。
本発明者は、このような構造で構成されるＤＲＡＭにお
いて、前記データ線内の珪素の析出物の分布を検討した
ところ、高融点金属膜と対向する部分のデータ線の上面
（表面）又は内部に珪素の析出物が生成させていたこと
を確認した。データ線の上面にはプラズマＣＶＤ法で堆
積させた酸化珪素膜（第２層間絶縁膜）が直接々触して
いる。プラズマＣＶＤ法で堆積させた酸化珪素膜は未反
応の珪素原子が存在する可能性が高いので、本発明者は
この珪素原子が前述の珪素の析出物の核になると考えて
いる。
いて、前記データ線内の珪素の析出物の分布を検討した
ところ、高融点金属膜と対向する部分のデータ線の上面
（表面）又は内部に珪素の析出物が生成させていたこと
を確認した。データ線の上面にはプラズマＣＶＤ法で堆
積させた酸化珪素膜（第２層間絶縁膜）が直接々触して
いる。プラズマＣＶＤ法で堆積させた酸化珪素膜は未反
応の珪素原子が存在する可能性が高いので、本発明者は
この珪素原子が前述の珪素の析出物の核になると考えて
いる。
本発明の目的は、半導体領域に珪素膜（中間導電膜）を
介在させて配線を接続する半導体集積回路装置において
、前記配線の内部に珪素の析出物が生成されることを低
減し、電気的信頼性を向上することが可能な技術を提供
することにある。
介在させて配線を接続する半導体集積回路装置において
、前記配線の内部に珪素の析出物が生成されることを低
減し、電気的信頼性を向上することが可能な技術を提供
することにある。
本発明の他の目的は、製造工程数を増加することなく、
前記目的を達成することが可能な技術を提供することに
ある。
前記目的を達成することが可能な技術を提供することに
ある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
（１）半導体領域に珪素膜を介在させて珪素系絶縁膜で
被覆された配線を接続する半導体集積回路装置において
、前記配線の少なくとも下面及び上面に前記絶縁膜の珪
素原子を遮蔽する遮蔽膜を構成する。
被覆された配線を接続する半導体集積回路装置において
、前記配線の少なくとも下面及び上面に前記絶縁膜の珪
素原子を遮蔽する遮蔽膜を構成する。
（２）前記（１）の構成に加え、非晶質で前記珪素膜を
堆積し、この後、前記珪素膜に熱処理を施して多結晶の
珪素膜を構成する。
堆積し、この後、前記珪素膜に熱処理を施して多結晶の
珪素膜を構成する。
（３）半導体領域に珪素膜を介在させて配線を接続する
半導体集積回路装置において、前記珪素膜を非晶質で堆
積し、この珪素膜に熱処理を施して多結晶化する。
半導体集積回路装置において、前記珪素膜を非晶質で堆
積し、この珪素膜に熱処理を施して多結晶化する。
（４）半導体領域に珪素膜を介在させて配線を接続する
半導体集積回路装置において、前記珪素膜を６００ ［
’Ｃ］以下のＣＶＤ法で堆積し、この珪素膜に熱処理を
施して多結晶化する。
半導体集積回路装置において、前記珪素膜を６００ ［
’Ｃ］以下のＣＶＤ法で堆積し、この珪素膜に熱処理を
施して多結晶化する。
（５）第１領域に半導体領域と配線との間に介在させた
珪素膜、第２領域に抵抗素子を夫々有する半導体集積回
路装置において、第１及び第２領域に珪素膜を非晶質で
堆積し、この非晶質の珪素膜のうち、第１領域の珪素膜
に低抵抗化処理を施し多結晶にすると共に、第２領域の
珪素膜で抵抗素子を形成する。
珪素膜、第２領域に抵抗素子を夫々有する半導体集積回
路装置において、第１及び第２領域に珪素膜を非晶質で
堆積し、この非晶質の珪素膜のうち、第１領域の珪素膜
に低抵抗化処理を施し多結晶にすると共に、第２領域の
珪素膜で抵抗素子を形成する。
（１）前記（１）の手段によれば、前記配線の上面や下
面或は内部において、珪素の析出物の核となる前記絶縁
膜中からの珪素原子を低減し、前記配線内に形成される
珪素の析出物を低減することができるので、前記配線の
抵抗値を低減し或は配線の断線を防止し、半導体集積回
路装置の電気的信頼性を向上することができる。
面或は内部において、珪素の析出物の核となる前記絶縁
膜中からの珪素原子を低減し、前記配線内に形成される
珪素の析出物を低減することができるので、前記配線の
抵抗値を低減し或は配線の断線を防止し、半導体集積回
路装置の電気的信頼性を向上することができる。
（２）前記（２）の手段によれば、前記（１）の効果の
他に、前記珪素膜の結晶粒径を大きくし、結晶粒界エネ
ルギを安定にすることができるので、前記珪素膜の珪素
原子が配線内に溶けにくくなり。
他に、前記珪素膜の結晶粒径を大きくし、結晶粒界エネ
ルギを安定にすることができるので、前記珪素膜の珪素
原子が配線内に溶けにくくなり。
前記配線内に前記珪素が析出することを低減することが
できる。この結果、前記珪素膜と配線との接続部分の近
傍であって、前記配線内に生成される珪素の析出物を低
減することができるので、前記配線の抵抗値を低減し或
は配線の断線を防止し、半導体集積回路装置の電気的信
頼性を向上することができる。
できる。この結果、前記珪素膜と配線との接続部分の近
傍であって、前記配線内に生成される珪素の析出物を低
減することができるので、前記配線の抵抗値を低減し或
は配線の断線を防止し、半導体集積回路装置の電気的信
頼性を向上することができる。
（３）前記（３）の手段によれば、前記珪素膜の結晶粒
径を大きくすることができる。
径を大きくすることができる。
（４）前記（４）の手段によれば、前記（３）と実質的
に同様の効果を得ることができる。
に同様の効果を得ることができる。
（５）前記（５）の手段によれば、前記（３）の効果の
他に、半導体領域と配線との間に介在させた珪素膜を形
成する工程で前記抵抗素子を形成することができるので
、半導体集積回路装置の製造工程数を低減することがで
きる。
他に、半導体領域と配線との間に介在させた珪素膜を形
成する工程で前記抵抗素子を形成することができるので
、半導体集積回路装置の製造工程数を低減することがで
きる。
以下１本発明の構成について、プレーナ構造の情報蓄積
用容量素子を有するメモリセルで構成されるＤＲＡＭ、
高抵抗素子を有するメモリセルで構成されるＳ （Ｓ
ｔａｔｉｃ） ＲＡ Ｍの夫々に本発明を適用した実施
例とともに説明する。
用容量素子を有するメモリセルで構成されるＤＲＡＭ、
高抵抗素子を有するメモリセルで構成されるＳ （Ｓ
ｔａｔｉｃ） ＲＡ Ｍの夫々に本発明を適用した実施
例とともに説明する。
なお、実施例を説明するための全回において。
同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。
の説明は省略する。
（実施例■）
本発明の実施例ＩであるＤＲＡＭのメモリセルの構成を
第１図（要部断面図）で示す。
第１図（要部断面図）で示す。
フォールプツトピットライン方式（折り返しビット線方
式）を採用するＤＲＡＭのメモリセルアレイ（メモリセ
ルマット）内には、第１図に示すメモリセルＭが行列状
に複数配置されている。ＤＲＡＭは単結晶珪素からなる
ｐ−型半導体基板（又はウェル領域）１で構成されてい
る。図示していないが、ＤＲＡＭの周辺回路例えばデコ
ーダ回路等はＣＭＯ３で構成されている。
式）を採用するＤＲＡＭのメモリセルアレイ（メモリセ
ルマット）内には、第１図に示すメモリセルＭが行列状
に複数配置されている。ＤＲＡＭは単結晶珪素からなる
ｐ−型半導体基板（又はウェル領域）１で構成されてい
る。図示していないが、ＤＲＡＭの周辺回路例えばデコ
ーダ回路等はＣＭＯ３で構成されている。
メモリセルＭは、フィールド絶縁膜２及びｐ型チャネル
ストッパ領域３Ａに規定された（囲まれた）領域内にお
いて、ｐ型ポテンシャルバリア領域３Ｂの主面に構成さ
れている。
ストッパ領域３Ａに規定された（囲まれた）領域内にお
いて、ｐ型ポテンシャルバリア領域３Ｂの主面に構成さ
れている。
フィールド絶縁膜２は半導体基板１の主面を選択的に酸
化した厚い膜厚の酸化珪素膜で形成されている。チャネ
ルストッパ領域３Ａは、フィールド絶縁膜２下において
半導体基板１の主面部に形成されている。フィールド絶
縁膜２及びチャネルストッパ領域３ＡはメモリセルＭ間
を電気的に分離するように構成されている。
化した厚い膜厚の酸化珪素膜で形成されている。チャネ
ルストッパ領域３Ａは、フィールド絶縁膜２下において
半導体基板１の主面部に形成されている。フィールド絶
縁膜２及びチャネルストッパ領域３ＡはメモリセルＭ間
を電気的に分離するように構成されている。
ポテンシャルバリア領域３ＢはメモリセルＭの全面下つ
まりメモリセルアレイの全面において半導体基板１の主
面部に設けられている。基本的には、ポテンシャルバリ
ア領域３Ｂは少なくともメモリセルＭの情報蓄積用容量
素子Ｃ下に設けられていればよい。ポテンシャルバリア
領域３Ｂは、主に、半導体基板１の内部にα線の入射で
発生する少数キャリアに対してポテンシャルバリアを構
成するようになっている。つまり、ポテンシャルバリア
領域３Ｂは、少数キャリアが情報蓄積用容量素子Ｃの電
荷蓄積量を変化させることを防止し。
まりメモリセルアレイの全面において半導体基板１の主
面部に設けられている。基本的には、ポテンシャルバリ
ア領域３Ｂは少なくともメモリセルＭの情報蓄積用容量
素子Ｃ下に設けられていればよい。ポテンシャルバリア
領域３Ｂは、主に、半導体基板１の内部にα線の入射で
発生する少数キャリアに対してポテンシャルバリアを構
成するようになっている。つまり、ポテンシャルバリア
領域３Ｂは、少数キャリアが情報蓄積用容量素子Ｃの電
荷蓄積量を変化させることを防止し。
メモリセルモードのソフトエラーの発生率を低減するよ
うに構成されている。また、ポテンシャルバリア領域３
Ｂは情報蓄積用容量素子Ｃの電荷蓄積量を増加するよう
に構成されている。このポテンシャルバリア領域３Ｂは
、前記チャネルストッパ領域３Ａと同一製造工程で形成
されている。周辺回路例えばデコーダ回路を構成するＭ
ＩＳＦＥＴの領域を規定するｐ型チャネルストッパ領域
は。
うに構成されている。また、ポテンシャルバリア領域３
Ｂは情報蓄積用容量素子Ｃの電荷蓄積量を増加するよう
に構成されている。このポテンシャルバリア領域３Ｂは
、前記チャネルストッパ領域３Ａと同一製造工程で形成
されている。周辺回路例えばデコーダ回路を構成するＭ
ＩＳＦＥＴの領域を規定するｐ型チャネルストッパ領域
は。
フィールド絶縁膜２と実質的に同一製造工程で形成され
、前記チャネルストッパ領域３Ａと別の製造工程で形成
される。ポテンシャルバリア領域３Ｂ及びチャネルスト
ッパ領域３Ａは、フィールド絶縁膜２を形成する前又は
後に、ｐ型不純物をイオン打込法で導入し、このｐ型不
純物を引き伸し拡散することによって形成することがで
きる。
、前記チャネルストッパ領域３Ａと別の製造工程で形成
される。ポテンシャルバリア領域３Ｂ及びチャネルスト
ッパ領域３Ａは、フィールド絶縁膜２を形成する前又は
後に、ｐ型不純物をイオン打込法で導入し、このｐ型不
純物を引き伸し拡散することによって形成することがで
きる。
前記メモリセルＭは、メモリセル選択用ＭＩＳＦＥＴＱ
と情報蓄積用容量素子Ｃとの直列回路で構成されている
。
と情報蓄積用容量素子Ｃとの直列回路で構成されている
。
情報蓄積用容量素子Ｃは、一方の電極（下部電極）であ
るｎ゛型半導体領域４、誘電体膜５．他方の電極（上部
電極）であるプレート電極６を順次積層して構成されて
いる。つまり、情報蓄積用容量素子Ｃはプレーナ構造で
構成されている。
るｎ゛型半導体領域４、誘電体膜５．他方の電極（上部
電極）であるプレート電極６を順次積層して構成されて
いる。つまり、情報蓄積用容量素子Ｃはプレーナ構造で
構成されている。
前記プレート電極６には電源電圧１／２ｖｃ、が印加さ
れている。電源電圧１ ／ ２ Ｖ ａ。は例えば回路
の動作電位５［ｖ］である電源電圧ｖ、、ｃと回路の接
地電位０［ｖ］である基準電圧ｖ！、どの中間の電位約
２．５［Ｖ］である。電源電圧１ ／ ２ Ｖ ｃ ｃ
は、半導体領域４とプレート電極６との間の電極間の電
界強度を低減することができるので、誘電体膜５を薄膜
化し、情報蓄積用容量素子Ｃの電荷蓄積量を増加できる
ようになっている。プレート電極６は例えば抵抗値を低
減するｎ型不純物（Ａｓ或はＰ）が導入された多結晶珪
素膜で構成されている。
れている。電源電圧１ ／ ２ Ｖ ａ。は例えば回路
の動作電位５［ｖ］である電源電圧ｖ、、ｃと回路の接
地電位０［ｖ］である基準電圧ｖ！、どの中間の電位約
２．５［Ｖ］である。電源電圧１ ／ ２ Ｖ ｃ ｃ
は、半導体領域４とプレート電極６との間の電極間の電
界強度を低減することができるので、誘電体膜５を薄膜
化し、情報蓄積用容量素子Ｃの電荷蓄積量を増加できる
ようになっている。プレート電極６は例えば抵抗値を低
減するｎ型不純物（Ａｓ或はＰ）が導入された多結晶珪
素膜で構成されている。
前記半導体領域４はメモリセル選択用ＭＩＳＦＥＴＱを
通してデータ線（ＤＬ）１８がらの情報となる電位が印
加されるように構成されている。半導体領域４はプレー
ト電極６を電源電圧１／２ｖｅｅに印加した場合におい
ても情報となる電荷を確実に蓄積できるように構成され
ている。半導体領域４はＩ Ｘ １０”〜Ｉ Ｘ １０
”［ａｔｏｍｓ／ａｓ”］程度の不純物濃度のＡｓ（又
はＰ）をイオン打込法によって導入することによって構
成されている。
通してデータ線（ＤＬ）１８がらの情報となる電位が印
加されるように構成されている。半導体領域４はプレー
ト電極６を電源電圧１／２ｖｅｅに印加した場合におい
ても情報となる電荷を確実に蓄積できるように構成され
ている。半導体領域４はＩ Ｘ １０”〜Ｉ Ｘ １０
”［ａｔｏｍｓ／ａｓ”］程度の不純物濃度のＡｓ（又
はＰ）をイオン打込法によって導入することによって構
成されている。
誘電体膜５は半導体領域４の表面を酸化して形成した酸
化珪素膜で形成する。また、誘電体膜５は酸化珪素膜と
窒化珪素膜とを重ね合せた複合膜で構成してもよい。
化珪素膜で形成する。また、誘電体膜５は酸化珪素膜と
窒化珪素膜とを重ね合せた複合膜で構成してもよい。
情報蓄積用容量素子Ｃは、基本的には前述のように半導
体領域４、誘電体膜５及びプレート電極６で構成されて
いるが、半導体類−域４とポテンシャルバリア領域３Ｂ
とのｐｎ接合容量が電荷蓄積量の増加に寄与している。
体領域４、誘電体膜５及びプレート電極６で構成されて
いるが、半導体類−域４とポテンシャルバリア領域３Ｂ
とのｐｎ接合容量が電荷蓄積量の増加に寄与している。
前記情報蓄積用容量素子Ｃのプレート電極６の表面には
上層の導電膜（９）と電気的に分離する層間絶縁膜７が
設けられている。
上層の導電膜（９）と電気的に分離する層間絶縁膜７が
設けられている。
メモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱは、ポ
テンシャルバリア領域３Ｂの主面部に構成されている。
テンシャルバリア領域３Ｂの主面部に構成されている。
メモリセル選択用ＭＩＳＦＥＴＱは、フィールド絶縁膜
２及びチャネルストッパ領域３Ａで規定された領域内に
構成されている。メモリセル選択用ＭＩＳＦＥＴＱは、
主に、ポテンシャルバリア領域３Ｂ、ゲート絶縁膜８．
ゲート電極９、ソース領域及びドレイン領域である一対
のｎ型半導体領域１１及び一対のｎ゛型半導体領域１３
で構成されている。
２及びチャネルストッパ領域３Ａで規定された領域内に
構成されている。メモリセル選択用ＭＩＳＦＥＴＱは、
主に、ポテンシャルバリア領域３Ｂ、ゲート絶縁膜８．
ゲート電極９、ソース領域及びドレイン領域である一対
のｎ型半導体領域１１及び一対のｎ゛型半導体領域１３
で構成されている。
前記ポテンシャルバリア領域３Ｂはメモリセル選択用Ｍ
ＩＳＦＥＴＱのチャネル形成領域として使用されている
。
ＩＳＦＥＴＱのチャネル形成領域として使用されている
。
ゲート絶縁膜８はポテンシャルバリア領域３Ｂの主面を
酸化して形成した酸化珪素膜で形成されている。
酸化して形成した酸化珪素膜で形成されている。
ゲート電極９はゲート絶縁膜８の上部に設けられている
。このゲート電極９は、抵抗値を低減するｎ型不純物が
導入された多結晶珪素膜上に高融点金属膜若しくは高融
点金属シリサイド膜を重ね合せた複合膜で形成されてい
る。前記層間絶縁膜７を介在させた情報蓄積用容量素子
Ｃの上部又はフィールド絶縁膜２の上部にはゲート電極
９と一体に構成されたワード線（ＷＬ）９が延在するよ
うに構成されている。また、ゲート電極９及びワード線
９は、単層の多結晶珪素膜若しくは高融点金属膜若しく
は高融点金属シリサイド膜で形成してもよい。
。このゲート電極９は、抵抗値を低減するｎ型不純物が
導入された多結晶珪素膜上に高融点金属膜若しくは高融
点金属シリサイド膜を重ね合せた複合膜で形成されてい
る。前記層間絶縁膜７を介在させた情報蓄積用容量素子
Ｃの上部又はフィールド絶縁膜２の上部にはゲート電極
９と一体に構成されたワード線（ＷＬ）９が延在するよ
うに構成されている。また、ゲート電極９及びワード線
９は、単層の多結晶珪素膜若しくは高融点金属膜若しく
は高融点金属シリサイド膜で形成してもよい。
低不純物濃度のｎ型半導体領域１１は、チャネル形成領
域側に形成されており、所謂ＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄ ｏｐｅｄ Ｄ ｒａｉｎ）構造のメモリセル選択用
ＭＩＳＦＥＴＱを構成する。半導体領域１１はゲート電
極９に対して自己整合で形成されている。高不純物濃度
の半導体領域１３は、サイドウオールスペーサ１２を介
在させ、ゲート電極９に対して自己整合で形成されてい
る。
域側に形成されており、所謂ＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄ ｏｐｅｄ Ｄ ｒａｉｎ）構造のメモリセル選択用
ＭＩＳＦＥＴＱを構成する。半導体領域１１はゲート電
極９に対して自己整合で形成されている。高不純物濃度
の半導体領域１３は、サイドウオールスペーサ１２を介
在させ、ゲート電極９に対して自己整合で形成されてい
る。
また、メモリセル選択用ＭＩＳＦＥＴＱは、情報蓄積用
容量素子Ｃに接続される一方をｎ型半導体領域１１で構
成し、データ線１８に接続される他端側をｎ型半導体領
域１１と熱拡散法で形成した高不純物濃度のｎ゛型半導
体領域で構成してもよい。
容量素子Ｃに接続される一方をｎ型半導体領域１１で構
成し、データ線１８に接続される他端側をｎ型半導体領
域１１と熱拡散法で形成した高不純物濃度のｎ゛型半導
体領域で構成してもよい。
このように構成されるメモリセル選択用ＭＩＳＦＥＴＱ
の他方の半導体領域１３には中間導電膜１５を介在させ
てデータ線（ＤＬ）１８が接続されている。
の他方の半導体領域１３には中間導電膜１５を介在させ
てデータ線（ＤＬ）１８が接続されている。
中間導電膜１５の一端側（中央部分）はゲート電極９の
側壁に形成されたサイドウオールスペーサ１２で規定さ
れた接続孔１４を通して半導体領域１３に接続されてい
る。中間導電膜１５の他端側（周辺部分）はサイドウオ
ールスペーサ１２に沿ってゲート電極９の上部に引き出
されている。中間導電膜１５とゲート電極９とは層間絶
縁膜１０を介在させて電気的に分離されている。
側壁に形成されたサイドウオールスペーサ１２で規定さ
れた接続孔１４を通して半導体領域１３に接続されてい
る。中間導電膜１５の他端側（周辺部分）はサイドウオ
ールスペーサ１２に沿ってゲート電極９の上部に引き出
されている。中間導電膜１５とゲート電極９とは層間絶
縁膜１０を介在させて電気的に分離されている。
中間導電膜１５は、例えばＣＶＤ法で堆積させた多結晶
珪素膜で形成され、１５００〜２５００［人］程度の膜
厚で形成されている。この多結晶珪素膜には、抵抗値を
低減するｎ型不純物が過飽和状態例えば１０ ” ’
［ａｔｏ＋ｍｓ／ ｃｍ ’コ程度以上の高不純物濃度
のＰが導入されている。前記メモリセル選択用ＭＩＳＦ
ＥＴＱのゲート電極９の下層の多結晶珪素膜にもｎ型不
純物が導入されているが、中間導電膜１５は前記ゲート
電極９に比べて半導体領域１３のｐｎ接合を浅くするた
めに若干低い不純物濃度で構成されている。
珪素膜で形成され、１５００〜２５００［人］程度の膜
厚で形成されている。この多結晶珪素膜には、抵抗値を
低減するｎ型不純物が過飽和状態例えば１０ ” ’
［ａｔｏ＋ｍｓ／ ｃｍ ’コ程度以上の高不純物濃度
のＰが導入されている。前記メモリセル選択用ＭＩＳＦ
ＥＴＱのゲート電極９の下層の多結晶珪素膜にもｎ型不
純物が導入されているが、中間導電膜１５は前記ゲート
電極９に比べて半導体領域１３のｐｎ接合を浅くするた
めに若干低い不純物濃度で構成されている。
中間導電膜１５である多結晶珪素膜の結晶粒径は、０．
１〜０．２［μｍコ程度以上の寸法（平坦部分の結晶粒
径であり１段差部分の結晶粒径はそれよりも小さい）で
構成されており、従来のＣＶＤ法で堆積させた多結晶珪
素膜の結晶粒径に比べて大きく構成されている。第２図
（Ｗ換反応の結晶粒径依存性を示す図）に示すように、
中間導電膜１５とデータ線１８との接続部分の近傍であ
って、データ線１８内に珪素の析出物が生成される率は
、中間導電膜１５の多結晶珪素膜の結晶粒径に依存する
。第２図に示す横軸は平坦部分における多結晶珪素膜の
結晶粒径ｃμｍ］である。縦軸は母数４０個中の反応個
数から計算した置換反応の発生率［％コである。
１〜０．２［μｍコ程度以上の寸法（平坦部分の結晶粒
径であり１段差部分の結晶粒径はそれよりも小さい）で
構成されており、従来のＣＶＤ法で堆積させた多結晶珪
素膜の結晶粒径に比べて大きく構成されている。第２図
（Ｗ換反応の結晶粒径依存性を示す図）に示すように、
中間導電膜１５とデータ線１８との接続部分の近傍であ
って、データ線１８内に珪素の析出物が生成される率は
、中間導電膜１５の多結晶珪素膜の結晶粒径に依存する
。第２図に示す横軸は平坦部分における多結晶珪素膜の
結晶粒径ｃμｍ］である。縦軸は母数４０個中の反応個
数から計算した置換反応の発生率［％コである。
第２図に示すように、中間導電膜１５の結晶粒径が０．
１〜０．２［μｍ］程度を越えると置換反応の発生率が
急激に低下する。また、中間導電膜１５の結晶粒径が０
．３［μｍ］程度を越えると置換反応の発生率が略０［
％］になる。したがって、前述のように、中間導電膜１
５はそれを構成する多結晶珪素膜の結晶粒径を０．１〜
０．２［μｍ］程度以上にする。このような大きな結晶
粒径は、後に製造方法において詳述するが、６３０〜６
５０［’Ｃ］程度の温度のＣＶＤ法で形成することが非
常に難しい。
１〜０．２［μｍ］程度を越えると置換反応の発生率が
急激に低下する。また、中間導電膜１５の結晶粒径が０
．３［μｍ］程度を越えると置換反応の発生率が略０［
％］になる。したがって、前述のように、中間導電膜１
５はそれを構成する多結晶珪素膜の結晶粒径を０．１〜
０．２［μｍ］程度以上にする。このような大きな結晶
粒径は、後に製造方法において詳述するが、６３０〜６
５０［’Ｃ］程度の温度のＣＶＤ法で形成することが非
常に難しい。
前記中間導電膜１５の表面には、層間絶縁膜１６に形成
された接続孔１７を通してデータ線（ＤＬ）１８が接続
されている。データ線１８は半導体領域１３に対して製
造工程におけるマスク合せずれを生じるが、中間導電膜
１５の中央部分が半導体領域１３に自己整合で接続され
ているので、この中間導電膜１５を介在させることによ
って実質的にデータ線１８と半導体領域１３とをゲート
電極９間の狭い領域において自己整合で接続することが
できる。
された接続孔１７を通してデータ線（ＤＬ）１８が接続
されている。データ線１８は半導体領域１３に対して製
造工程におけるマスク合せずれを生じるが、中間導電膜
１５の中央部分が半導体領域１３に自己整合で接続され
ているので、この中間導電膜１５を介在させることによ
って実質的にデータ線１８と半導体領域１３とをゲート
電極９間の狭い領域において自己整合で接続することが
できる。
データ線１８は、第１図に示すように、遮蔽膜１８Ａ、
アルミニウム合金膜１８Ｂ、遮蔽膜１８Ｃの夫々を順次
重ね合せた複合膜で構成されている。つまり、データ線
１８のアルミニウム合金膜１８Ｂの下面は遮蔽膜１８Ａ
を介在させて層間絶縁膜１６に接触し、アルミニウム合
金膜１８Ｂの上面は遮蔽膜１８Ｇを介在させて層間絶縁
膜１９に接触するように構成されている。
アルミニウム合金膜１８Ｂ、遮蔽膜１８Ｃの夫々を順次
重ね合せた複合膜で構成されている。つまり、データ線
１８のアルミニウム合金膜１８Ｂの下面は遮蔽膜１８Ａ
を介在させて層間絶縁膜１６に接触し、アルミニウム合
金膜１８Ｂの上面は遮蔽膜１８Ｇを介在させて層間絶縁
膜１９に接触するように構成されている。
アルミニウム合金膜１８Ｂは１例えばアルミニウムか、
Ｓｉ又は及びＣｕを添加したアルミニウム合金膜、つま
りアルミニウムを主体として構成されている。本実施例
のアルミニウム合金１１％１８Ｂは例えば５０００［人
］程度の膜厚のＡＪ、−０，５重量％Ｃｕ−１，５重量
％Ｓｉで形成されている。
Ｓｉ又は及びＣｕを添加したアルミニウム合金膜、つま
りアルミニウムを主体として構成されている。本実施例
のアルミニウム合金１１％１８Ｂは例えば５０００［人
］程度の膜厚のＡＪ、−０，５重量％Ｃｕ−１，５重量
％Ｓｉで形成されている。
遮蔽膜１８Ａ、遮蔽膜１８Ｃの夫々は、例えば高融点金
属膜（ＭｏＳｉｔ ）で形成され、少なくとも１５０〜
６００［人］程度の膜厚で形成されている。遮蔽膜１８
Ａ、遮蔽膜１８Ｃの夫々は、珪素系絶縁膜で形成された
層間絶縁膜１６．１９の未反応の珪素原子がアルミニウ
ム合金膜１８Ｂの下面、上面或は内部へ侵入することを
遮蔽するように構成されている。すなわち、遮蔽膜１８
Ａ２遮蔽膜１８Ｃの夫々は、データ線１８内に生成され
る珪素の析出物の核となる珪素原子の侵入を防止するよ
うに構成されている。
属膜（ＭｏＳｉｔ ）で形成され、少なくとも１５０〜
６００［人］程度の膜厚で形成されている。遮蔽膜１８
Ａ、遮蔽膜１８Ｃの夫々は、珪素系絶縁膜で形成された
層間絶縁膜１６．１９の未反応の珪素原子がアルミニウ
ム合金膜１８Ｂの下面、上面或は内部へ侵入することを
遮蔽するように構成されている。すなわち、遮蔽膜１８
Ａ２遮蔽膜１８Ｃの夫々は、データ線１８内に生成され
る珪素の析出物の核となる珪素原子の侵入を防止するよ
うに構成されている。
高融点金属膜で形成されるこれらの遮蔽膜１８Ａ及び遮
蔽膜１８Ｃは６００［入］程度以上の厚い膜厚で形成し
てもよい。この場合、下面側の遮蔽膜１８Ａはバリアメ
タル膜として作用する。つまり、データ線１８と同一導
電膜で形成される信号配線は周辺回路のＭＩ ５ＦＥＴ
のソース領域及びドレイン領域に直接々続されるので、
下面側の遮蔽膜１８Ａはこの接続部分にエピタキシャル
層が成長することを防止して接続部分のオーミック特性
を向上できるように構成されている。また、下面側の遮
蔽膜１８Ａの膜厚が厚すぎると、データ線１８と中間導
電膜１５との接続部分において接続抵抗値（コンタクト
抵抗値）が増加するので、下面側の遮蔽膜１８Ａは適度
な膜厚に設定する必要がある。なお、遮蔽膜１８Ａ、遮
蔽膜１８Ｃの夫々は前記以外にＴｉＳｉ、。
蔽膜１８Ｃは６００［入］程度以上の厚い膜厚で形成し
てもよい。この場合、下面側の遮蔽膜１８Ａはバリアメ
タル膜として作用する。つまり、データ線１８と同一導
電膜で形成される信号配線は周辺回路のＭＩ ５ＦＥＴ
のソース領域及びドレイン領域に直接々続されるので、
下面側の遮蔽膜１８Ａはこの接続部分にエピタキシャル
層が成長することを防止して接続部分のオーミック特性
を向上できるように構成されている。また、下面側の遮
蔽膜１８Ａの膜厚が厚すぎると、データ線１８と中間導
電膜１５との接続部分において接続抵抗値（コンタクト
抵抗値）が増加するので、下面側の遮蔽膜１８Ａは適度
な膜厚に設定する必要がある。なお、遮蔽膜１８Ａ、遮
蔽膜１８Ｃの夫々は前記以外にＴｉＳｉ、。
ＴｉＮ、Ｔｉｅ、ＷＮ等の導電性バリアメタルとして使
用される金属膜で構成することができる。
用される金属膜で構成することができる。
データ線１８の上部には層間絶縁膜１９を介在させてシ
ャント用ワード線（ＷＬ）２０が設けられている。
ャント用ワード線（ＷＬ）２０が設けられている。
図示しないが、シャント用ワード線２０は、所定領域に
おいてワード線９と接続され、その抵抗値を低減するよ
うに構成されている。シャント用ワード［２０は例えば
データ線１８と同様にアルミニウムを主体として構成さ
れている。
おいてワード線９と接続され、その抵抗値を低減するよ
うに構成されている。シャント用ワード［２０は例えば
データ線１８と同様にアルミニウムを主体として構成さ
れている。
前記層間絶縁膜１６は例えばＣＶＤ法で堆積させたＢＰ
ＳＧ膜で形成する０層間絶縁膜１９は例えばプラズマＣ
ＶＤ法やスパッタ法で堆積させた酸化珪素膜（又は窒化
珪素膜）で形成する。
ＳＧ膜で形成する０層間絶縁膜１９は例えばプラズマＣ
ＶＤ法やスパッタ法で堆積させた酸化珪素膜（又は窒化
珪素膜）で形成する。
このように、半導体領域１３に中間導電膜（珪素１１Ｎ
り １５を介在させて珪素系絶縁膜（１６及び１９）で
被覆されたデータ線１８を接続するＤＲＡＭにおいて、
前記データ線１８の少なくとも下面及び上面に前記絶縁
膜の珪素原子を遮蔽する遮蔽膜１８Ａ及び１８Ｃを構成
することにより、前記データ線１８の上面や下面或は内
部において、珪素の析出物の核となる前記絶縁膜中の珪
素原子を低減し、前記データ線１８内に形成される珪素
の析出物を低減することができるので、前記データ線１
８の抵抗値を低減し戒はデータ線１８の断線を防止し、
ＤＲＡＭの電気的信頼性を向上することができる。
り １５を介在させて珪素系絶縁膜（１６及び１９）で
被覆されたデータ線１８を接続するＤＲＡＭにおいて、
前記データ線１８の少なくとも下面及び上面に前記絶縁
膜の珪素原子を遮蔽する遮蔽膜１８Ａ及び１８Ｃを構成
することにより、前記データ線１８の上面や下面或は内
部において、珪素の析出物の核となる前記絶縁膜中の珪
素原子を低減し、前記データ線１８内に形成される珪素
の析出物を低減することができるので、前記データ線１
８の抵抗値を低減し戒はデータ線１８の断線を防止し、
ＤＲＡＭの電気的信頼性を向上することができる。
また、データ線１８は、アルミニウム合金膜１１３Ｂの
下面及び上面に設けた遮蔽膜１８Ａ及び１８Ｇに加えて
、若干製造工程数は増加するが、アルミニウム合金膜１
８Ｂの側壁にも遮蔽膜を設け、より珪素原子の侵入を防
止してもよい。このアルミニウム合金膜１８Ｂの側壁の
遮蔽膜は、アルミニウム合金膜１８Ｂ上を含む基板全面
に遮蔽膜を堆積し、この遮蔽膜にＲＩＥ等の異方性エツ
チングを施すことによって形成することができる。また
、アルミニウム合金膜１８Ｂの側壁の遮蔽膜はメツキ法
等で形成してもよい。
下面及び上面に設けた遮蔽膜１８Ａ及び１８Ｇに加えて
、若干製造工程数は増加するが、アルミニウム合金膜１
８Ｂの側壁にも遮蔽膜を設け、より珪素原子の侵入を防
止してもよい。このアルミニウム合金膜１８Ｂの側壁の
遮蔽膜は、アルミニウム合金膜１８Ｂ上を含む基板全面
に遮蔽膜を堆積し、この遮蔽膜にＲＩＥ等の異方性エツ
チングを施すことによって形成することができる。また
、アルミニウム合金膜１８Ｂの側壁の遮蔽膜はメツキ法
等で形成してもよい。
次に、前記ＤＲＡＭの製造方法について、第３図乃至第
１０図（各製造工程毎に示す要部断面図）を用いて簡単
に説明する。
１０図（各製造工程毎に示す要部断面図）を用いて簡単
に説明する。
まず、単結晶珪素基板からなるｐ°型半導体基板１を用
意する。
意する。
次に、メモリセルＭの形成領域間において、半導体基板
１の主面上にフィールド絶縁膜２を形成する。
１の主面上にフィールド絶縁膜２を形成する。
次に、第３図に示すように、メモリセルＭの形成領域に
おいて半導体基板１の主面部にｐ型ポテンシャルバリア
領域８Ｂを形成すると共に、メモリセルＭの形成領域間
の半導体基板１の主面部にＰ型チャネルストッパ領域３
Ａを形成する。
おいて半導体基板１の主面部にｐ型ポテンシャルバリア
領域８Ｂを形成すると共に、メモリセルＭの形成領域間
の半導体基板１の主面部にＰ型チャネルストッパ領域３
Ａを形成する。
次に、メモリセルＭの情報蓄積用容量素子Ｃの形成領域
において、ｐ型ポテンシャルバリア領域３Ｂの主面部に
ｎ゛型半導体領域４を形成する。この半導体領域４は下
部電極として使用される。
において、ｐ型ポテンシャルバリア領域３Ｂの主面部に
ｎ゛型半導体領域４を形成する。この半導体領域４は下
部電極として使用される。
次に、少なくとも前記半導体領域４の主面上に誘電体膜
５を形成する。
５を形成する。
次に、第４図に示すように、メモリセル選択用ＭＩＳＦ
ＥＴＱの形成領域以外の領域において、誘電体膜４上及
びフィールド絶縁膜２上にプレート電極６を形成する。
ＥＴＱの形成領域以外の領域において、誘電体膜４上及
びフィールド絶縁膜２上にプレート電極６を形成する。
このプレート電極６は上部電極として使用される。プレ
ート電極６は製造工程における第１層目ゲート配線形成
工程によって形成されている。このプレート電極６を形
成することによって、情報蓄積用容量素子Ｃが完成する
。
ート電極６は製造工程における第１層目ゲート配線形成
工程によって形成されている。このプレート電極６を形
成することによって、情報蓄積用容量素子Ｃが完成する
。
次に、プレート電極６の表面上に眉間絶縁膜７を形成す
ると共に、メモリセル選択用ＭＩＳＦＥＴＱの形成領域
においてポテンシャルバリア領域３Ａの主面上にゲート
絶縁膜８を形成する。層間絶縁膜７はプレート電極（多
結晶珪素膜）６の表面に熱酸化を施して形成した酸化珪
素膜で形成する。
ると共に、メモリセル選択用ＭＩＳＦＥＴＱの形成領域
においてポテンシャルバリア領域３Ａの主面上にゲート
絶縁膜８を形成する。層間絶縁膜７はプレート電極（多
結晶珪素膜）６の表面に熱酸化を施して形成した酸化珪
素膜で形成する。
ゲート絶縁膜８はポテンシャルバリア領域３Ｂの主面に
熱酸化を施して形成した酸化珪素膜で形成する。
熱酸化を施して形成した酸化珪素膜で形成する。
次に、メモリセル選択用ＭＩＳＦＥＴＱの形成領域にお
いてゲート絶縁膜８の主面上にゲート電極９及び層間絶
縁膜１０を形成すると共に、眉間絶縁膜７上及びフィー
ルド絶縁膜２上にワード線９及び層間絶縁膜１０を形成
する。ゲート電極９、ワード線９の夫々は、多結晶珪素
膜９Ａ上に高融点金属シリサイド膜９Ｂを積層した複合
膜で形成される。このゲート電極９及びその上部の層間
絶縁膜１０はＲＩＥ等の異方性エツチングによって重ね
切りすることによって形成されている。ゲート電極９及
びワード線９は製造工程における第２層目ゲート配線形
成工程によって形成される。
いてゲート絶縁膜８の主面上にゲート電極９及び層間絶
縁膜１０を形成すると共に、眉間絶縁膜７上及びフィー
ルド絶縁膜２上にワード線９及び層間絶縁膜１０を形成
する。ゲート電極９、ワード線９の夫々は、多結晶珪素
膜９Ａ上に高融点金属シリサイド膜９Ｂを積層した複合
膜で形成される。このゲート電極９及びその上部の層間
絶縁膜１０はＲＩＥ等の異方性エツチングによって重ね
切りすることによって形成されている。ゲート電極９及
びワード線９は製造工程における第２層目ゲート配線形
成工程によって形成される。
次に、第５図に示すように、メモリセル選択用ＭＩＳＦ
ＥＴＱの形成領域において、ポテンシャルバリア領域３
Ｂの主面部にｎ型不純物１１ｎを導入する。ｎ型不純物
１１ｎは、例えばＰを用い、主にゲート電極９をマスク
としたイオン打込法によって導入される。
ＥＴＱの形成領域において、ポテンシャルバリア領域３
Ｂの主面部にｎ型不純物１１ｎを導入する。ｎ型不純物
１１ｎは、例えばＰを用い、主にゲート電極９をマスク
としたイオン打込法によって導入される。
次に、前記ゲート電極９、ワード線９の夫々の側壁にサ
イドウオールスペーサ１２を形成する。サイドウォール
スペーサエ２は、ＣＶＤ法で堆積させた酸化珪素膜にＲ
ＩＥ等の異方性エツチングを施すことによって形成する
ことができる。
イドウオールスペーサ１２を形成する。サイドウォール
スペーサエ２は、ＣＶＤ法で堆積させた酸化珪素膜にＲ
ＩＥ等の異方性エツチングを施すことによって形成する
ことができる。
次に、第６図に示すように、メモリセル選択用ＭＩＳＦ
ＥＴＱの形成領域において、ポテンシャルバリア領域３
Ｂの主面部にｎ型不純物１３ｎを導入する。ｎ型不純物
１３ｎは、例えばＡｓを用い、主にサイドウオールスペ
ーサ１２をマスクとしたイオン打込法によって導入され
る。
ＥＴＱの形成領域において、ポテンシャルバリア領域３
Ｂの主面部にｎ型不純物１３ｎを導入する。ｎ型不純物
１３ｎは、例えばＡｓを用い、主にサイドウオールスペ
ーサ１２をマスクとしたイオン打込法によって導入され
る。
次に、メモリセル選択用ＭＩＳＦＥＴＱの他方の半導体
領域（データ線１８に接続される側）の形成領域におい
て接続孔工４を形成する。接続孔１４は、エツチングマ
スク（例えばフォトレジスト膜）及びサイドウオールス
ペーサ１２をマスクとして、ポテンシャルバリア領域３
Ｂ上の絶縁膜を除去することによって形成することがで
きる。
領域（データ線１８に接続される側）の形成領域におい
て接続孔工４を形成する。接続孔１４は、エツチングマ
スク（例えばフォトレジスト膜）及びサイドウオールス
ペーサ１２をマスクとして、ポテンシャルバリア領域３
Ｂ上の絶縁膜を除去することによって形成することがで
きる。
次に、接続孔１４を通してポテンシャルバリア領域３Ｂ
の表面と接触するように、層間絶縁膜１０上を含む基板
全面に非晶質珪素膜１５Ａを堆積する。
の表面と接触するように、層間絶縁膜１０上を含む基板
全面に非晶質珪素膜１５Ａを堆積する。
非晶質珪素膜１５Ａは、ＣＶＤ法によって堆積し、前述
のように１５００〜２５００［人］程度の膜厚で形成す
る。単結晶珪素の表面に堆積される珪素膜の結晶状態は
ＣＶＤ法で使用する温度で変化する。６２５〜９００［
’Ｃ］の温度を使用するＣＶＤ法は多結晶の珪素膜を堆
積する。９００［’Ｃ］以上の温度を使用するＣＶＤ法
は単結晶の珪素膜を堆積する（エピタキシャル成長させ
る） 、 ５８０〜６２５［’Ｃ］の温度を使用するＣ
ＶＤ法は多結晶と非晶質とが混在した珪素膜を堆積する
。通常、この範囲の温度は、結晶状態が不安定なので使
用されていない。５８０［’Ｃ］以下の温度を使用する
ＣＶＤ法は非晶質の珪素膜を堆積する。したがって、前
記非晶質珪素１ｆｆ１５Ａは、若干の温度マージンを考
慮して、６００［’Ｃ］以下の温度のＣＶＤ法で堆積さ
せている。この非晶質珪素膜１５Ａは、製造工程におけ
る第３層目ゲート配線形成工程によって形成される。
のように１５００〜２５００［人］程度の膜厚で形成す
る。単結晶珪素の表面に堆積される珪素膜の結晶状態は
ＣＶＤ法で使用する温度で変化する。６２５〜９００［
’Ｃ］の温度を使用するＣＶＤ法は多結晶の珪素膜を堆
積する。９００［’Ｃ］以上の温度を使用するＣＶＤ法
は単結晶の珪素膜を堆積する（エピタキシャル成長させ
る） 、 ５８０〜６２５［’Ｃ］の温度を使用するＣ
ＶＤ法は多結晶と非晶質とが混在した珪素膜を堆積する
。通常、この範囲の温度は、結晶状態が不安定なので使
用されていない。５８０［’Ｃ］以下の温度を使用する
ＣＶＤ法は非晶質の珪素膜を堆積する。したがって、前
記非晶質珪素１ｆｆ１５Ａは、若干の温度マージンを考
慮して、６００［’Ｃ］以下の温度のＣＶＤ法で堆積さ
せている。この非晶質珪素膜１５Ａは、製造工程におけ
る第３層目ゲート配線形成工程によって形成される。
次に、前記非晶質珪素膜１５Ａに低抵抗処理を施す、こ
の低抵抗化処理は、非晶質珪素膜１５Ａにｎ型不純物Ｃ
Ｐ又はＡｓ）をイオン打込法或は固相拡散法（熱拡散法
）で導入し、このｎ型不純物に８７０〜８８０［’Ｃ］
程度の温度で約１０［分］の熱処理を施し活性化するこ
とによって行われている。
の低抵抗化処理は、非晶質珪素膜１５Ａにｎ型不純物Ｃ
Ｐ又はＡｓ）をイオン打込法或は固相拡散法（熱拡散法
）で導入し、このｎ型不純物に８７０〜８８０［’Ｃ］
程度の温度で約１０［分］の熱処理を施し活性化するこ
とによって行われている。
次に、前記非晶質珪素膜１５Ａにパターンニングを施し
、前記低抵抗処理によって若干非晶質がら多結晶に変化
させた中間導電膜１５を形成する。
、前記低抵抗処理によって若干非晶質がら多結晶に変化
させた中間導電膜１５を形成する。
次に、第８図に示すように、基板全面に熱処理（アニー
ル処理）を施し、前記導入されたｎ型不純物ｆｉｎに引
き伸し拡散を施してｎ型半導体領域１工、ｎ型不純物１
３ｎに引き伸し拡散を施してｎ゛型半導体領域１３を夫
々形成する。この熱処理は９５０〔℃］程度の温度で約
３０［９１行う、この半導体領域１１及び１３を形成す
ることによって、メモリセル選択用ＭＩＳＦＥＴＱが完
成する。また、前記中間導電膜１５の多結晶化はさらに
進み、結晶粒径は大きくなる。
ル処理）を施し、前記導入されたｎ型不純物ｆｉｎに引
き伸し拡散を施してｎ型半導体領域１工、ｎ型不純物１
３ｎに引き伸し拡散を施してｎ゛型半導体領域１３を夫
々形成する。この熱処理は９５０〔℃］程度の温度で約
３０［９１行う、この半導体領域１１及び１３を形成す
ることによって、メモリセル選択用ＭＩＳＦＥＴＱが完
成する。また、前記中間導電膜１５の多結晶化はさらに
進み、結晶粒径は大きくなる。
次に、中間導電膜１５上を含む基板全面に層間絶縁膜１
６を形成する。層間絶縁膜１６は例えばＣＶＤ法で堆積
させたＢＰＳＧ膜で形成する。
６を形成する。層間絶縁膜１６は例えばＣＶＤ法で堆積
させたＢＰＳＧ膜で形成する。
次に、中間導電膜１５上において、前記層間絶縁膜１５
を除去し、接続孔１７を形成する。
を除去し、接続孔１７を形成する。
次に、前記層間絶縁膜１６にグラスフローを施し、層間
絶縁膜１６の表面を平坦化する。このグラスフローは例
えば９５０〔℃］程度の温度で約３０［９１行う。グラ
スフローは前記中間導電膜１５の結晶粒径をさらに大き
くしている。
絶縁膜１６の表面を平坦化する。このグラスフローは例
えば９５０〔℃］程度の温度で約３０［９１行う。グラ
スフローは前記中間導電膜１５の結晶粒径をさらに大き
くしている。
次に、第１０図に示すように、前記接続孔１７を通して
中間導電膜１５の表面に接触するように、層間絶縁膜１
６上にデータ１１１８を形成する。データ線１８は、ス
パッタ法で遮蔽膜１８Ａ、アルミニウム合金膜１８Ｂ、
遮蔽膜１８Ｇの夫々を順次積層し、これらの層にパター
ンニング（重ね切り）を施すことによって形成すること
ができる。
中間導電膜１５の表面に接触するように、層間絶縁膜１
６上にデータ１１１８を形成する。データ線１８は、ス
パッタ法で遮蔽膜１８Ａ、アルミニウム合金膜１８Ｂ、
遮蔽膜１８Ｇの夫々を順次積層し、これらの層にパター
ンニング（重ね切り）を施すことによって形成すること
ができる。
前記中間導電膜１５は、非晶質珪素膜１５Ａの堆積後か
らデータ！１Ｂを形成する前までに、低抵抗化処理、引
き伸し拡散、グラスフロー等の熱処理工程を利用して多
結晶化がなされ、その結晶粒径を大きくしている。つま
り、中間導電膜１５の多結晶化及び結晶粒径の大型化の
ための製造工程は他の工程を利用することができるので
、前記製造工程に相当する分、ＤＲＡＭの製造工程数が
低減できる。
らデータ！１Ｂを形成する前までに、低抵抗化処理、引
き伸し拡散、グラスフロー等の熱処理工程を利用して多
結晶化がなされ、その結晶粒径を大きくしている。つま
り、中間導電膜１５の多結晶化及び結晶粒径の大型化の
ための製造工程は他の工程を利用することができるので
、前記製造工程に相当する分、ＤＲＡＭの製造工程数が
低減できる。
このように、半導体領域１３に中間導電膜（珪素膜）１
５を介在させてデータ線工８を接続するＤＲＡＭにｉい
て、前記非晶質珪素膜１５Ａを堆積し、これに熱処理を
施して多結晶の中間導電膜１５を形成することにより、
前記中間導電膜１５の結晶粒径を０．１〜０．２［μｍ
１以上に大きくすることができる。
５を介在させてデータ線工８を接続するＤＲＡＭにｉい
て、前記非晶質珪素膜１５Ａを堆積し、これに熱処理を
施して多結晶の中間導電膜１５を形成することにより、
前記中間導電膜１５の結晶粒径を０．１〜０．２［μｍ
１以上に大きくすることができる。
この結晶粒径の大きな中間導電膜１５は、結晶粒界エネ
ルギを安定にすることができるので、前記中間導電膜１
５の珪素原子がブータボ１１８内に溶けにくくなり、前
記データ線１８内に珪素が析出することを低減すること
ができる。この結果、前記中間導電膜１５とデータ線１
８との接続部分の近傍であって。
ルギを安定にすることができるので、前記中間導電膜１
５の珪素原子がブータボ１１８内に溶けにくくなり、前
記データ線１８内に珪素が析出することを低減すること
ができる。この結果、前記中間導電膜１５とデータ線１
８との接続部分の近傍であって。
前記データ線１８内に生成される珪素の析出物を低減す
ることができるので、前記データ［１８の抵抗値を低減
し或はデータ線１８の断線を防止し、ＤＲＡＭの電気的
信頼性を向上することができる。
ることができるので、前記データ［１８の抵抗値を低減
し或はデータ線１８の断線を防止し、ＤＲＡＭの電気的
信頼性を向上することができる。
また、前記中間導電膜１５を６００〔℃］以下のＣＶＤ
法で堆積した後に熱処理を施して多結晶化することによ
り、前述の効果と同様の効果を得ることができる。
法で堆積した後に熱処理を施して多結晶化することによ
り、前述の効果と同様の効果を得ることができる。
また、半導体領域１３に中間導電膜１５を介在させて珪
素系絶縁膜（１６及び１９）で被覆されたデータ線１８
を接続するＤＲＡＭにおいて、非晶質珪素膜１５Ａを堆
積してこれに熱処理を施して多結晶の中間導電膜１５を
構成し、前記データ線１８の少なくとも下面及び上面に
前記絶縁膜の珪素原子を遮蔽する遮蔽膜１８Ａ及び１８
Ｇを構成することにより、より一層ＤＲＡＭの電気的信
頼性を向上することができる。
素系絶縁膜（１６及び１９）で被覆されたデータ線１８
を接続するＤＲＡＭにおいて、非晶質珪素膜１５Ａを堆
積してこれに熱処理を施して多結晶の中間導電膜１５を
構成し、前記データ線１８の少なくとも下面及び上面に
前記絶縁膜の珪素原子を遮蔽する遮蔽膜１８Ａ及び１８
Ｇを構成することにより、より一層ＤＲＡＭの電気的信
頼性を向上することができる。
前記第１０図に示すデータ線１８を形成する工程の後に
、データ線１８上を含む基板全面に層間絶縁膜１９を形
成する。層間絶縁膜１９は例えばプラズマＣＶＤ法やス
パッタ法で堆積させた酸化珪素膜で形成する。
、データ線１８上を含む基板全面に層間絶縁膜１９を形
成する。層間絶縁膜１９は例えばプラズマＣＶＤ法やス
パッタ法で堆積させた酸化珪素膜で形成する。
次に、前記第１図に示すように、層間絶縁膜１９上にシ
ャント用ワード線２０を形成する。シャント用ワード線
２０上には図示しないがパッシベーション膜が形成され
る。
ャント用ワード線２０を形成する。シャント用ワード線
２０上には図示しないがパッシベーション膜が形成され
る。
これら一連の製造工程を施すことによって、本実施例Ｉ
のＤＲＡＭは完成する。
のＤＲＡＭは完成する。
（実施例■）
本実施例は、ＳＲＡＭの高抵抗負荷型メモリセルに本発
明を適用した、本発明の第２実施例である。
明を適用した、本発明の第２実施例である。
本発明の実施例■であるＳＲＡＭの高抵抗負荷型メモリ
セルの構成を第１１図（要部断面図）で示す６ 高抵抗負荷型メモリセルは、フリップフロップ回路（情
報蓄積部）とその一対の入出力端子に夫々接続された転
送用ＭＩＳＦＥＴＱとで構成されている。フリップフロ
ップ回路は２個の駆動用ＭＩＳＦＥＴと２個の高抵抗素
子Ｒとで構成されている。
セルの構成を第１１図（要部断面図）で示す６ 高抵抗負荷型メモリセルは、フリップフロップ回路（情
報蓄積部）とその一対の入出力端子に夫々接続された転
送用ＭＩＳＦＥＴＱとで構成されている。フリップフロ
ップ回路は２個の駆動用ＭＩＳＦＥＴと２個の高抵抗素
子Ｒとで構成されている。
第１１図には、高抵抗負荷型メモリセルの転送用ＭＩＳ
ＦＥＴＱと高抵抗素子Ｒとを示している。
ＦＥＴＱと高抵抗素子Ｒとを示している。
転送用ＭＩＳＦＥＴＱは前記実施例Ｉのメモリセル選択
用ＭＩＳＦＥＴＱと実質的に同一構造で構成されている
。転送用ＭＩＳＦＥＴＱの一方の半導体領域１３は中間
導電膜１５を介在させてデータ線１８に接続されている
。転送用ＭＩＳＦＥＴＱの他方の半導体領域１３は導電
膜１５Ｂを介在させて高抵抗素子Ｒに接続されている。
用ＭＩＳＦＥＴＱと実質的に同一構造で構成されている
。転送用ＭＩＳＦＥＴＱの一方の半導体領域１３は中間
導電膜１５を介在させてデータ線１８に接続されている
。転送用ＭＩＳＦＥＴＱの他方の半導体領域１３は導電
膜１５Ｂを介在させて高抵抗素子Ｒに接続されている。
導電膜１５Ｂは、中間導電膜１５と同様に、非晶質珪素
膜１５Ａに低抵抗化処理を施し、多結晶化することによ
って形成されている。つまり、導電膜１５Ｂは中間導電
膜１５と同一製造工程によって形成されている。
膜１５Ａに低抵抗化処理を施し、多結晶化することによ
って形成されている。つまり、導電膜１５Ｂは中間導電
膜１５と同一製造工程によって形成されている。
高抵抗素子Ｒは、非晶質珪素膜１５Ａを用い、これに低
抵抗化処理を施さない（熱処理は施すがｎ型不純物は導
入しない）多結晶珪素膜１５Ｇで形成されている。つま
り、高抵抗素子Ｒは、低抵抗化処理の際に、非晶質珪素
膜１５Ｂ上に耐不純物導入マスクを形成することによっ
て形成することができる。すなわち、高抵抗素子Ｒ（及
び導電膜１５Ｂ）は、中間導電膜１５と同一の非晶質珪
素膜１５Ａで形成されている。
抵抗化処理を施さない（熱処理は施すがｎ型不純物は導
入しない）多結晶珪素膜１５Ｇで形成されている。つま
り、高抵抗素子Ｒは、低抵抗化処理の際に、非晶質珪素
膜１５Ｂ上に耐不純物導入マスクを形成することによっ
て形成することができる。すなわち、高抵抗素子Ｒ（及
び導電膜１５Ｂ）は、中間導電膜１５と同一の非晶質珪
素膜１５Ａで形成されている。
このように、第１領域に半導体領域１３とデータ線１８
との間に介在させた中間導電膜１５、第２領域に高抵抗
素子Ｒを夫々有するＳＲＡＭにおいて。
との間に介在させた中間導電膜１５、第２領域に高抵抗
素子Ｒを夫々有するＳＲＡＭにおいて。
第１領域及び第２領域に非晶質珪素膜１５Ａを堆積し、
この非晶質珪素膜１５Ａのうち、第１領域の非晶質珪素
膜１５Ａに低抵抗化処理を施し多結晶にする（中間導電
膜１５を形成する）と共に、第２領域の非晶質珪素膜１
５Ａで高抵抗素子Ｒを形成することにより、前記実施例
Ｉの効果と同様の効果を得ることができると共に、中間
導電膜１５を形成する非晶質珪素膜１５Ａで前記高抵抗
素子Ｒ（多結晶珪素膜１５Ｃ）を形成することができる
ので一５ＲＡＭの製造工程数を低減することができる。
この非晶質珪素膜１５Ａのうち、第１領域の非晶質珪素
膜１５Ａに低抵抗化処理を施し多結晶にする（中間導電
膜１５を形成する）と共に、第２領域の非晶質珪素膜１
５Ａで高抵抗素子Ｒを形成することにより、前記実施例
Ｉの効果と同様の効果を得ることができると共に、中間
導電膜１５を形成する非晶質珪素膜１５Ａで前記高抵抗
素子Ｒ（多結晶珪素膜１５Ｃ）を形成することができる
ので一５ＲＡＭの製造工程数を低減することができる。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変形し得ることは勿論である。
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変形し得ることは勿論である。
例えば、本発明は、ＤＲＡＭやＳＲＡＭに限定されず、
ＭＩＳＦＥＴやバイポーラトランジスタを有する半導体
集積回路装置に適用することができる。つまり、本発明
は、半導体領域（ソース領域、ドレイン領域、エミッタ
領域、ベース領域、コレクタ領域等）に珪素膜を介在さ
せて配線を接続する半導体集積回路装置に広く適用する
ことができる。
ＭＩＳＦＥＴやバイポーラトランジスタを有する半導体
集積回路装置に適用することができる。つまり、本発明
は、半導体領域（ソース領域、ドレイン領域、エミッタ
領域、ベース領域、コレクタ領域等）に珪素膜を介在さ
せて配線を接続する半導体集積回路装置に広く適用する
ことができる。
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、次のとおりであ
る。
って得られる効果を簡単に説明すれば、次のとおりであ
る。
半導体集積回路装置において、配線内に珪素の析出物が
生成されることを低減し、半導体集積回路装置の電気的
信頼性を向上することができる。
生成されることを低減し、半導体集積回路装置の電気的
信頼性を向上することができる。
また、前記目的を達成するための製造工程数を低減する
ことができる。
ことができる。
第１図は、本発明の実施例■であるＤＲＡＭのメモリセ
ルの構成を示す要部断面図、 第２図は、置換反応の結晶粒径依存性を示す図、第３図
乃至第１０図は、前記ＤＲＡＭのメモリセルを各製造工
程毎に示す要部断面図、第１１図は、本発明の実施例■
であるＳＲＡＭのメモリセルの構成を示す要部断面図で
ある。 図中、Ｑ・・・メモリセル選択用ＭＩＳＦＥＴ、Ｃ・・
・情報蓄積用容量素子、Ｍ・・・メモリセル、Ｒ・・・
高抵抗素子、１１．１３・・・半導体領域、１２・・・
サイドウオールスペーサ、 １４．１７・・・接続孔、
１５・・・中間導電膜（珪素膜）、１５Ａ・・・非晶質
珪素膜、１５Ｃ・・・多結晶珪素膜、１８・・・データ
線、１８Ａ、１８Ｃ・・・遮蔽膜、１８Ｂ・・・アルミ
ニウム合金膜、ｔｓ、 １９・・・層間絶縁膜である。
ルの構成を示す要部断面図、 第２図は、置換反応の結晶粒径依存性を示す図、第３図
乃至第１０図は、前記ＤＲＡＭのメモリセルを各製造工
程毎に示す要部断面図、第１１図は、本発明の実施例■
であるＳＲＡＭのメモリセルの構成を示す要部断面図で
ある。 図中、Ｑ・・・メモリセル選択用ＭＩＳＦＥＴ、Ｃ・・
・情報蓄積用容量素子、Ｍ・・・メモリセル、Ｒ・・・
高抵抗素子、１１．１３・・・半導体領域、１２・・・
サイドウオールスペーサ、 １４．１７・・・接続孔、
１５・・・中間導電膜（珪素膜）、１５Ａ・・・非晶質
珪素膜、１５Ｃ・・・多結晶珪素膜、１８・・・データ
線、１８Ａ、１８Ｃ・・・遮蔽膜、１８Ｂ・・・アルミ
ニウム合金膜、ｔｓ、 １９・・・層間絶縁膜である。
Claims (1)
- 【特許請求の範囲】 １、単結晶珪素基板の主面部に形成された半導体領域に
、アルミニウム膜若しくはその合金膜を主体としかつそ
の周囲を珪素系の絶縁膜で被覆された配線が珪素膜を介
在させて接続される半導体集積回路装置において、前記
配線の少なくとも下面及び上面と前記絶縁膜との間に、
前記絶縁膜中の珪素原子の析出を遮蔽する遮蔽膜を設け
たことを特徴とする半導体集積回路装置。 ２、前記遮蔽膜はＭｏＳｉ＿２、ＴｉＳｉ＿２、ＴｉＮ
、ＴｉＯ、ＷＮ等の導電性バリアメタルで形成されてい
ることを特徴とする特許請求の範囲第１項に記載の半導
体集積回路装置。 ３、前記遮蔽膜は前記珪素膜と配線との接続部分の配線
の下面にも設けられており、この部分の遮蔽膜はバリア
メタル膜として使用されていることを特徴とする特許請
求の範囲第１項又は第２項に記載の半導体集積回路装置
。 ４、前記遮蔽膜は、１５０〜６００［Å］程度の範囲内
の膜厚で形成されていることを特徴とする特許請求の範
囲第１項乃至第３項に記載の夫々の半導体集積回路装置
。 ５、単結晶珪素基板の主面部に形成された半導体領域に
、アルミニウム膜若しくはその合金膜を主体としかつそ
の周囲を珪素系の絶縁膜で被覆された配線が珪素膜を介
在させて接続される半導体集積回路装置において、非晶
質で堆積された後に熱処理を施して多結晶化した前記珪
素膜を構成し、この珪素膜に接続される前記配線の少な
くとも下面及び上面と前記絶縁膜との間に、前記絶縁膜
中の珪素原子の析出を遮蔽する遮蔽膜を構成したことを
特徴とする半導体集積回路装置。 ６、単結晶珪素基板の主面部に形成された半導体領域に
珪素膜を介在させてアルミニウム膜若しくはその合金膜
を主体とした配線を接続する半導体集積回路装置の製造
方法において、前記半導体領域の主面に非晶質の珪素膜
を堆積する工程と、該珪素膜に熱処理を施してこの珪素
膜を多結晶にする工程とを備えたことを特徴とする半導
体集積回路装置の製造方法。 ７、単結晶珪素基板の主面部に形成された半導体領域に
珪素膜を介在させてアルミニウム膜若しくはその合金膜
を主体とした配線を接続する半導体集積回路装置の製造
方法において、前記半導体領域の主面に６００〔℃］以
下の温度のＣＶＤ法で珪素膜を堆積する工程と、該珪素
膜に熱処理を施してこの珪素膜を多結晶にする工程とを
備えたことを特徴とする半導体集積回路装置の製造方法
。 ８、前記珪素膜に熱処理を施す工程は、前記珪素膜の抵
抗値を低減する低抵抗化処理の際の熱処理、前記半導体
領域の引き伸し拡散の際の熱処理等が珪素膜に施される
ことを特徴とする特許請求の範囲第６項又は第７項に記
載の半導体集積回路装置の製造方法。 ９、前記多結晶の珪素膜は、０．１〜０．２［μｍ］以
上の結晶粒径で形成されていることを特徴とする特許請
求の範囲第６項乃至第８項に記載の夫々の半導体集積回
路装置の製造方法。 １０、前記珪素膜は、ＭＩＳＦＥＴのソース領域又はド
レイン領域である前記半導体領域に、前記ＭＩＳＦＥＴ
のゲート電極に対して自己整合でしかも前記ゲート電極
の側壁に形成されたサイドウォールスペーサに規定され
た領域内で接続されていることを特徴とする特許請求の
範囲第６項乃至第９項に記載の夫々の半導体集積回路装
置の製造方法。 １１、単結晶珪素基板の第１領域の主面部に形成された
半導体領域とアルミニウム膜若しくはその合金膜を主体
とした配線との間に介在させた珪素膜と、前記単結晶珪
素基板の第２領域に形成された抵抗素子とを有する半導
体集積回路装置の製造方法において、前記単結晶珪素基
板の第１領域、第２領域の夫々の主面に非晶質の珪素膜
を堆積する工程と、該非晶質の珪素膜のうち、第１領域
の非晶質の珪素膜に抵抗値を低減する不純物を導入して
低抵抗化処理を施し、この第１領域の非晶質の珪素膜を
多結晶にすると共に、前記第２領域の非晶質の珪素膜で
抵抗素子を形成する工程とを備えたことを特徴とする半
導体集積回路装置の製造方法。 １２、前記半導体領域はメモリセルの転送用ＭＩＳＦＥ
Ｔのソース領域又はドレイン領域、前記配線は前記メモ
リセルに接続されるデータ線、前記抵抗素子は前記メモ
リセルの負荷抵抗素子であり、前記メモリセルはＳＲＡ
Ｍを構成していることを特徴とする特許請求の範囲第１
１項に記載の半導体集積回路装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109781A JP2695185B2 (ja) | 1988-05-02 | 1988-05-02 | 半導体集積回路装置及びその製造方法 |
| US07/344,404 US5025741A (en) | 1988-05-02 | 1989-04-28 | Method of making semiconductor integrated circuit device with polysilicon contacts |
| KR1019890005802A KR890017707A (ko) | 1988-05-02 | 1989-05-01 | 반도체 집적회로 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109781A JP2695185B2 (ja) | 1988-05-02 | 1988-05-02 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01280335A true JPH01280335A (ja) | 1989-11-10 |
| JP2695185B2 JP2695185B2 (ja) | 1997-12-24 |
Family
ID=14519061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63109781A Expired - Fee Related JP2695185B2 (ja) | 1988-05-02 | 1988-05-02 | 半導体集積回路装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5025741A (ja) |
| JP (1) | JP2695185B2 (ja) |
| KR (1) | KR890017707A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02222148A (ja) * | 1989-02-22 | 1990-09-04 | Yamaha Corp | 半導体装置 |
| US5843842A (en) * | 1991-07-08 | 1998-12-01 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device having a wiring layer without producing silicon precipitates |
| JP2001284578A (ja) * | 2000-03-30 | 2001-10-12 | Fujitsu Ltd | 半導体三端子装置 |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0439965B1 (en) * | 1989-12-29 | 1997-04-09 | Sharp Kabushiki Kaisha | Method of manufacturing a semiconductor memory |
| US5366917A (en) * | 1990-03-20 | 1994-11-22 | Nec Corporation | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| US5691249A (en) * | 1990-03-20 | 1997-11-25 | Nec Corporation | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| JPH04359557A (ja) * | 1991-06-06 | 1992-12-11 | Nec Corp | 半導体装置の製造方法 |
| US5591674A (en) * | 1991-12-30 | 1997-01-07 | Lucent Technologies Inc. | Integrated circuit with silicon contact to silicide |
| JPH05234900A (ja) * | 1992-02-19 | 1993-09-10 | Nec Corp | 半導体装置の製造方法 |
| US5674771A (en) * | 1992-04-20 | 1997-10-07 | Nippon Telegraph And Telephone Corporation | Capacitor and method of manufacturing the same |
| US5397729A (en) * | 1992-06-15 | 1995-03-14 | Asahi Kasei Microsystems Co., Ltd. | Method for fabrication of semiconductor device having polycrystalline silicon and metal silicides |
| US5425392A (en) * | 1993-05-26 | 1995-06-20 | Micron Semiconductor, Inc. | Method DRAM polycide rowline formation |
| US5716862A (en) * | 1993-05-26 | 1998-02-10 | Micron Technology, Inc. | High performance PMOSFET using split-polysilicon CMOS process incorporating advanced stacked capacitior cells for fabricating multi-megabit DRAMS |
| US5326714A (en) * | 1993-07-22 | 1994-07-05 | Taiwan Semiconductor Manufacturing Company | Method of making a fully used tub DRAM cell |
| US5545926A (en) | 1993-10-12 | 1996-08-13 | Kabushiki Kaisha Toshiba | Integrated mosfet device with low resistance peripheral diffusion region contacts and low PN-junction failure memory diffusion contacts |
| US5500387A (en) * | 1994-02-16 | 1996-03-19 | Texas Instruments Incorporated | Method of making high performance capacitors and/or resistors for integrated circuits |
| US5959319A (en) * | 1995-04-18 | 1999-09-28 | Nippon Steel Corporation | Semiconductor memory device having word line conductors provided at lower level than memory cell capacitor and method of manufacturing same |
| US6696351B1 (en) * | 1995-08-15 | 2004-02-24 | Sony Corporation | Semiconductor device having a selectively deposited conductive layer |
| JP3415712B2 (ja) * | 1995-09-19 | 2003-06-09 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| US6077752A (en) * | 1995-11-20 | 2000-06-20 | Telefonaktiebolaget Lm Ericsson | Method in the manufacturing of a semiconductor device |
| TW329563B (en) * | 1996-06-01 | 1998-04-11 | Winbond Electronics Corp | The manufacturing method for load resistors of SRAM |
| US5728598A (en) * | 1996-07-24 | 1998-03-17 | Mosel Vitelic Inc. | Method of manufacturing a SRAM cell having a low stand-by current |
| JP2862129B2 (ja) * | 1996-11-21 | 1999-02-24 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6143613A (en) * | 1997-06-30 | 2000-11-07 | Vlsi Technology, Inc. | Selective exclusion of silicide formation to make polysilicon resistors |
| TW402809B (en) * | 1997-10-18 | 2000-08-21 | United Microelectronics Corp | The manufacture method of electrical charge storage structure |
| WO1999031722A1 (de) | 1997-12-16 | 1999-06-24 | Infineon Technologies Ag | Barriereschicht für kupfermetallisierung |
| JP4931267B2 (ja) | 1998-01-29 | 2012-05-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| EP1287555A1 (en) * | 2000-05-31 | 2003-03-05 | Infineon Technologies North America Corp. | Process for forming doped epitaxial silicon on a silicon substrate |
| JP4083397B2 (ja) * | 2001-06-18 | 2008-04-30 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US20090057810A1 (en) * | 2007-09-05 | 2009-03-05 | Victor Verdugo | Method of Fabricating an Integrated Circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224077A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPS645035A (en) * | 1987-06-29 | 1989-01-10 | Toshiba Corp | Semiconductor device and its manufacture |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2449688C3 (de) * | 1974-10-18 | 1980-07-10 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zur Herstellung einer dotierten Zone eines Leitfähigkeitstyps in einem Halbleiterkörper |
| JPS55138874A (en) * | 1979-04-18 | 1980-10-30 | Fujitsu Ltd | Semiconductor device and method of fabricating the same |
| JPS56134757A (en) * | 1980-03-26 | 1981-10-21 | Nec Corp | Complementary type mos semiconductor device and its manufacture |
| US4796081A (en) * | 1986-05-02 | 1989-01-03 | Advanced Micro Devices, Inc. | Low resistance metal contact for silicon devices |
-
1988
- 1988-05-02 JP JP63109781A patent/JP2695185B2/ja not_active Expired - Fee Related
-
1989
- 1989-04-28 US US07/344,404 patent/US5025741A/en not_active Expired - Lifetime
- 1989-05-01 KR KR1019890005802A patent/KR890017707A/ko not_active Application Discontinuation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224077A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPS645035A (en) * | 1987-06-29 | 1989-01-10 | Toshiba Corp | Semiconductor device and its manufacture |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02222148A (ja) * | 1989-02-22 | 1990-09-04 | Yamaha Corp | 半導体装置 |
| US5843842A (en) * | 1991-07-08 | 1998-12-01 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device having a wiring layer without producing silicon precipitates |
| JP2001284578A (ja) * | 2000-03-30 | 2001-10-12 | Fujitsu Ltd | 半導体三端子装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2695185B2 (ja) | 1997-12-24 |
| KR890017707A (ko) | 1989-12-16 |
| US5025741A (en) | 1991-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01280335A (ja) | 半導体集積回路装置及びその製造方法 | |
| US6737318B2 (en) | Semiconductor integrated circuit device having switching misfet and capacitor element and method of producing the same, including wiring therefor and method of producing such wiring | |
| US7193270B2 (en) | Semiconductor device with a vertical transistor | |
| EP0080730B1 (en) | Semiconductor device with wiring layers and method of manufacturing the same | |
| JPH01256125A (ja) | 半導体集積回路装置の製造方法 | |
| JP2547800B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH04209569A (ja) | 半導体記憶装置およびその製造方法 | |
| JP3149231B2 (ja) | 半導体装置の製造方法 | |
| JP2644783B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2739965B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2544419B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH02144964A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH07321234A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH04286152A (ja) | 半導体メモリの製造方法 | |
| JP2567873B2 (ja) | 半導体集積回路装置 | |
| KR0150407B1 (ko) | 반도체 집적회로장치 및 그 제조방법 | |
| JPH0744269B2 (ja) | 半導体集積回路装置 | |
| JP2803729B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPS6197961A (ja) | 半導体集積回路装置の製造方法 | |
| JP2827195B2 (ja) | 半導体記憶装置 | |
| JPH09199614A (ja) | 半導体記憶装置及びその製造方法 | |
| JPS61139059A (ja) | 半導体集積回路装置 | |
| JPS63182859A (ja) | 半導体集積回路装置 | |
| JPS61292956A (ja) | 半導体装置 | |
| JPH01144674A (ja) | 半導体集積回路装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |