JPH11154701A - 半導体装置 - Google Patents

半導体装置

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JPH11154701A
JPH11154701A JP9320850A JP32085097A JPH11154701A JP H11154701 A JPH11154701 A JP H11154701A JP 9320850 A JP9320850 A JP 9320850A JP 32085097 A JP32085097 A JP 32085097A JP H11154701 A JPH11154701 A JP H11154701A
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JP
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conductive layer
insulating film
interlayer insulating
contact hole
semiconductor device
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JP9320850A
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Tomoharu Mametani
智治 豆谷
Takahiro Nagai
享浩 永井
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Mitsubishi Electric Corp
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    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

(57)【要約】 【課題】 コンタクトホールの突き抜けによって生じ
る、配線層と半導体基板のショート、を防止することが
できるように改良された半導体装置を提供することを目
的とする。 【解決手段】 第２の層間絶縁膜５ｂの上に下層導電層
３が設けられる。下層導電層３を、第３の層間絶縁膜５
ｃが覆っている。第３の層間絶縁膜５ｃ中に、上層導電
層４ｂと下層導電層３を接続するためのコンタクトホー
ル６ｂが設けられている。半導体基板１の表面と下層導
電層３との間であって、かつコンタクトホール６ｂの下
方位置に、シリサイドまたは金属で形成されたストッパ
層７が設けられている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、一般に半導体装
置に関するものであり、より特定的には、配線層を含
み、この配線層が異電位の配線層もしくは半導体基板と
のショートを防止することができるように改良された半
導体装置に関する。
【０００２】
【従来の技術】図３は、従来の多層配線構造を有する半
導体記憶装置等の半導体装置の断面図である。
【０００３】図３を参照して、半導体基板１の上に、層
間絶縁膜５ａが設けられている。層間絶縁膜５ａの上に
第１の導電層２が設けられている。第１の導電層２を覆
うように層間絶縁膜５ａの上に層間絶縁膜５ｂが設けら
れている。層間絶縁膜５ｂの上に第２導電層３が設けら
れている。第２導電層３を覆うように層間絶縁膜５ｂの
上に層間絶縁膜５ｃが設けられている。層間絶縁膜５
ａ，５ｂ，５ｃ中に、半導体基板１の表面を露出させる
ためのコンタクトホール６ａが設けられている。層間絶
縁膜５ｃ中に第２導電層３の表面を露出させるためのコ
ンタクトホール６ｂが設けられている。コンタクトホー
ル６ｂは第２の導電層３を貫通し、さらに層間絶縁膜５
ｂを貫通し、さらに層間絶縁膜５ａを貫通し、半導体基
板１の表面にまで至っている。層間絶縁膜５ｂ，５ｃ中
に第１の導電層２の表面を露出させるためのコンタクト
ホール６ｃが設けられている。コンタクトホール６ａを
通って半導体基板１の表面に接続されるように、層間絶
縁膜５ｃの上に第３導電層４ａが設けられている。コン
タクトホール６ｂを通って第２導電層３に接続されるよ
うに層間絶縁膜５ｃの上に第３導電層４ｂが設けられて
いる。第３の導電層４ｂは、コンタクトホール６ｃを通
って第１導電層２に接続されている。
【０００４】
【発明が解決しようとする課題】従来の半導体装置にお
いては、図３を参照して、多層にまたがって形成され
る、２つの導電層を接続するために、層間絶縁膜中にコ
ンタクトホールを形成し、それを介して各導電層を接続
していた。
【０００５】しかしながら、図３に示すように、第３導
電層４ａと半導体基板１との間に設けられる層間絶縁膜
５ａ，５ｂ，５ｃの総膜厚と、第３導電層４ｂと第２導
電層３との間に設けられる層間絶縁膜５ｃの膜厚と、第
３導電層４ｂと第１導電層２との間に設けられる層間絶
縁膜５ｂ，５ｃの膜厚は異なっている。したがって、コ
ンタクトホール６ａとコンタクトホール６ｂとコンタク
トホール６ｃを同時に形成する場合、半導体基板１の表
面に至るまでのコンタクトホール６ａを形成するための
エッチングを実行した場合、コンタクトホール６ｂが第
２導電層３を突き抜けてしまい、半導体基板１の表面に
まで到達するという問題点があった。
【０００６】第２の導電層３と層間絶縁膜５ｃとのエッ
チング選択比が小さい場合に、このような突き抜け現象
は起こる。たとえば、ポリシリコン、ドープトポリシリ
コンなどは、層間絶縁膜５ｃとエッチング選択比が小さ
い。
【０００７】このように、従来の装置では、層間絶縁膜
５ｃとエッチング選択比の小さい材質で第２導電層３を
形成した場合、コンタクトホール６ｂが第２導電層３を
突き抜けてしまう。その結果、配線層と異電位の配線
層、または配線層と半導体基板とのショートが生じると
いう問題点があった。
【０００８】この発明は上記のような問題点を解決する
ためになされたもので、上記のようなショートを防止す
ることができるように改良された半導体装置を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】請求項１に係る発明は、
上層導電層と下層導電層がコンタクトホールによって接
続された半導体装置にかかる。当該半導体装置は、表面
を有する半導体基板を備える。上記半導体基板の上に第
１の層間絶縁膜が設けられている。上記第１の層間絶縁
膜の上に、下層導電層が設けられている。上記下層導電
層を覆うように上記第１の層間絶縁膜の上に、第２の層
間絶縁膜が設けられている。上記第２の層間絶縁膜中
に、上記上層導電層と上記下層導電層を接続するための
コンタクトホールが設けられている。上記コンタクトホ
ールを通って、上記下層導電層に接続されるように、上
記第２の層間絶縁膜の上に上層導電層が設けられてい
る。上記半導体基板の表面と上記下層導電層との間であ
って、かつ上記コンタクトホールの下方位置に、シリサ
イドまたは金属で形成されたストッパ層が設けられてい
る。
【００１０】この発明によれば、半導体基板の表面と上
記下層導電層との間であって、かつ上記コンタクトホー
ルの下方位置に、シリサイドまたは金属で形成されたス
トッパ層が設けられているので、コンタクトホールが下
層導電層を突き抜けても、ストッパ層で、それ以上の突
き抜けは止められる。
【００１１】請求項２に係る半導体装置によれば、スト
ッパ層はＷＳｉで形成されているので、第２の層間絶縁
膜とストッパ層とのエッチング選択比が高くなる。
【００１２】請求項３に係る半導体装置によれば、スト
ッパ層はＴｉＳｉで形成される。したがって、第２の層
間絶縁膜とストッパ層とのエッチング選択比が高くな
る。
【００１３】請求項４に係る半導体装置によれば、スト
ッパ層は、ＷＳｉ／ポリシリコンの２層で形成される。
したがって、第２の層間絶縁膜とストッパ層とのエッチ
ング選択比が高くなる。
【００１４】請求項５に係る半導体装置によれば、スト
ッパ層は、上層導電層と同電位にされている。したがっ
て、コンタクトホールが下層導電層を突き抜けてストッ
パ層にまで延びても、ショートが防止される。
【００１５】請求項６に係る半導体装置によれば、スト
ッパ層は、フローティングな状態にされている。したが
って、コンタクトホールが下層導電層を突き抜けてスト
ッパ層にまで延びても、ショートは生じない。
【００１６】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図について説明する。
【００１７】図１は、実施の形態に係る半導体装置の断
面図である。半導体装置は、半導体基板１を備える。半
導体基板１の上に、第１の層間絶縁膜５ａが設けられて
いる。第１の層間絶縁膜５ａの上に、第１の導電層２と
ストッパ層７が設けられている。ストッパ層７について
は後述する。
【００１８】第１の導電層２およびストッパ層７を覆う
ように、層間絶縁膜５ａの上に層間絶縁膜５ｂが設けら
れている。層間絶縁膜５ｂの上に第２導電層３が設けら
れている。第２導電層３を覆うように層間絶縁膜５ｂの
上に層間絶縁膜５ｃが設けられている。層間絶縁膜５
ａ，５ｂ，５ｃ中に、半導体基板１の表面を露出させる
ためのコンタクトホール６ａが設けられている。層間絶
縁膜５ｃ中に第２導電層３の表面を露出させるためのコ
ンタクトホール６ｂが設けられている。層間絶縁膜５
ｂ，５ｃ中に第１導電層２の表面を露出させるためのコ
ンタクトホール６ｃが設けられている。
【００１９】コンタクトホール６ａを通って半導体基板
１の表面に接続されるように層間絶縁膜５ｃの上に上層
導電層４ａが設けられている。コンタクトホール６ｂを
通って第２導電層３に接続されるように層間絶縁膜５ｃ
の上に上層導電層４ｂが設けられている。上層導電層４
ｂはコンタクトホール６ｃを通って第１導電層２にも接
続されている。
【００２０】実施の形態に係る半導体装置によれば、ス
トッパ層７が、半導体基板１の表面と第２導電層３の間
に設けられている。ストッパ層７は、コンタクトホール
６ｂの下方位置に設けられている。ストッパ層７は、エ
ッチング選択比の高い材質、たとえばＷＳｉまたはＴｉ
Ｓｉ等のシリサイド、もしくは金属で形成される。
【００２１】この実施の形態による半導体装置によれ
ば、図２を参照して、コンタクトホール６ａ、コンタク
トホール６ｂ、コンタクトホール６ｃを形成するとき
に、コンタクトホール６ｂが第２導電層３を突き抜けて
も、ストッパ層７が存在するため、コンタクトホール６
ｂは半導体基板１の表面にまで至らない。したがって、
第３導電層４ｂをコンタクトホール６ｂ内に埋込んで
も、半導体基板１と第３導電層４ｂとのショートは生じ
ない。
【００２２】なお、ストッパ層７として、ＷＳｉ／ポリ
シリコン等の２つ以上の材質を積層して、構成してもよ
い。ポリシリコン自体はエッチング選択比は低いが、Ｗ
Ｓｉが存在するので、全体で、エッチング選択比の高い
ものとなる。
【００２３】なお、ストッパ層７は、第３導電層４と同
電位にするのが好ましい。また、ストッパ層７をフロー
ティングの状態にすることも好ましい。
【００２４】なお上記実施の形態では、第３導電層４と
半導体基板１とのショートを回避するための手段につい
て説明したが、この発明はこれに限られるものではな
い。すなわち、ストッパ層７と半導体基板１との間に別
の導電層が存在する場合には、ストッパ層７を設けるこ
とにより、第３導電層４とその別の導電層とのショート
が防止される。
【００２５】
【発明の効果】請求項１に係る半導体装置によれば、半
導体基板の表面と下層導電層との間であって、かつコン
タクトホールの下方位置に、シリサイドまたは金属で形
成されたストッパ層が設けられているので、コンタクト
ホールが下層導電層を突き抜けても、ストッパ層で、そ
れ以上の突き抜けは止められる。その結果、上層導電層
と基板とのショートまたは上層導電層と他層とのショー
トは生じないという効果を奏する。
【００２６】請求項２に係る半導体装置によればストッ
パ層がＷＳｉで形成されているので、第２の層間絶縁膜
とストッパ層とのエッチング選択比が高くなるという効
果を奏する。
【００２７】請求項３に係る半導体装置によれば、スト
ッパ層がＴｉＳｉで形成されているので、第２の層間絶
縁膜とストッパ層とのエッチング選択比が高くなるとい
う効果を奏する。
【００２８】請求項４に係る半導体装置によれば、スト
ッパ層は、ＷＳｉ／ポリシリコンの２層で形成されるの
で、第２の層間絶縁膜とストッパ層とのエッチング選択
比が高くなるという効果を奏する。
【００２９】請求項５に係る半導体装置によれば、スト
ッパ層が、上層導電層と同電位にされているので、コン
タクトホールが下層導電層を突き抜けてストッパ層にま
で延びても、ショートが防止されるという効果を奏す
る。
【００３０】請求項６に係る半導体装置によれば、スト
ッパ層はフローティングな状態にされているので、コン
タクトホールが下層導電層を突き抜けてストッパ層にま
で延びても、ショートは生じないという効果を奏する。
【図面の簡単な説明】
【図１】 実施の形態に係る半導体装置の断面図であ
る。
【図２】 実施の形態に係る半導体装置の効果を説明す
るための図である。
【図３】 従来の半導体装置の断面図である。
【符号の説明】
１ 半導体基板、３ 第２導電層、４ 第３導電層、５
ａ 第１の層間絶縁膜、５ｂ 第２の層間絶縁膜、５ｃ
第３の層間絶縁膜、６ｂ コンタクトホール、７ ス
トッパ層。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 上層導電層と下層導電層がコンタクトホ
    ールによって接続された半導体装置であって、 表面を有する半導体基板と、 前記半導体基板の上に設けられた第１の層間絶縁膜と、 前記第１の層間絶縁膜の上に設けられた下層導電層と、 前記下層導電層を覆うように前記第１の層間絶縁膜の上
    に設けられた第２の層間絶縁膜と、 前記第２の層間絶縁膜中に設けられ、前記上層導電層と
    前記下層導電層を接続するためのコンタクトホールと、 前記コンタクトホールを通って前記下層導電層に接続さ
    れるように、前記第２の層間絶縁膜の上に設けられた上
    層導電層と、 前記半導体基板の前記表面と前記下層導電層との間であ
    って、かつ前記コンタクトホールの下方位置に設けられ
    た、シリサイドまたは金属で形成されたストッパ層と、
    を備えた半導体装置。
  2. 【請求項２】 前記ストッパ層はＷＳｉで形成される、
    請求項１に記載の半導体装置。
  3. 【請求項３】 前記ストッパ層はＴｉＳｉで形成され
    る、請求項１に記載の半導体装置。
  4. 【請求項４】 前記ストッパ層は、ＷＳｉ／ポリシリコ
    ンの２層で形成される、請求項１に記載の半導体装置。
  5. 【請求項５】 前記ストッパ層は、前記上層導電層と同
    電位にされている、請求項１に記載の半導体装置。
  6. 【請求項６】 前記ストッパ層は、フローティングな状
    態にされている、請求項１に記載の半導体装置。
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