JPH05267471A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05267471A JPH05267471A JP4079502A JP7950292A JPH05267471A JP H05267471 A JPH05267471 A JP H05267471A JP 4079502 A JP4079502 A JP 4079502A JP 7950292 A JP7950292 A JP 7950292A JP H05267471 A JPH05267471 A JP H05267471A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
Abstract
(57)【要約】 （修正有）
【目的】 バイアホールを平坦に埋め込み、微細化と高
歩留り・高信頼性を同時に制御性よく実現する多層配線
構造をもつ半導体装置の製造方法を提供する。 【構成】 BPSG膜１１を堆積したSi基板１００上に、Al
-Si-Cu膜よりなる第１層金属配線膜１２を形成する。次
に全面にSi酸化膜を堆積し平坦化して層間絶縁膜１３を
形成後、レジスト１４をマスクとしてドライエッチング
により層間絶縁膜を選択除去しバイアホール１５を形成
する。その底部の第１層配線膜１２上にスパッタ法でAl
-Si-Cu薄膜１６Ａを堆積する。１０−７TorrのAr雰囲気
で５００℃の熱処理により、該孔１５の底部では第１層
配線膜が孔内に移動しヒロックが生じる。その際上記薄
膜の表面を上に押上げるよう表面張力が働くので該孔の
底部が上昇し、更に真空内での昇温により表面拡散し易
くなったAl-Si-Cu薄膜は該孔内に移動する。その結果該
孔１５は埋込み部１７により完全に埋込まれる。
歩留り・高信頼性を同時に制御性よく実現する多層配線
構造をもつ半導体装置の製造方法を提供する。 【構成】 BPSG膜１１を堆積したSi基板１００上に、Al
-Si-Cu膜よりなる第１層金属配線膜１２を形成する。次
に全面にSi酸化膜を堆積し平坦化して層間絶縁膜１３を
形成後、レジスト１４をマスクとしてドライエッチング
により層間絶縁膜を選択除去しバイアホール１５を形成
する。その底部の第１層配線膜１２上にスパッタ法でAl
-Si-Cu薄膜１６Ａを堆積する。１０−７TorrのAr雰囲気
で５００℃の熱処理により、該孔１５の底部では第１層
配線膜が孔内に移動しヒロックが生じる。その際上記薄
膜の表面を上に押上げるよう表面張力が働くので該孔の
底部が上昇し、更に真空内での昇温により表面拡散し易
くなったAl-Si-Cu薄膜は該孔内に移動する。その結果該
孔１５は埋込み部１７により完全に埋込まれる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するもので、特に微細化と高歩留り、高信頼性化に適
した多層配線構造の製造方法を提供するものである。
関するもので、特に微細化と高歩留り、高信頼性化に適
した多層配線構造の製造方法を提供するものである。
【０００２】
【従来の技術】近年、半導体集積回路の微細化が大きく
進展し、これにともなって多層配線の層間を接続するた
めに形成されるビアホールの開口部寸法も微細化される
傾向にある。その結果、接続部の開口径がビアホールの
深さと比べて小さくなり、多層配線層間の接続が困難に
なってきた。この様な信頼性上の問題に対し、多くの改
良がなされてきた。その中でも下層配線上にヒロックを
形成して上層配線との接続を行う製造方法[United Stat
es Patent 4,728,627]が提案されている。
進展し、これにともなって多層配線の層間を接続するた
めに形成されるビアホールの開口部寸法も微細化される
傾向にある。その結果、接続部の開口径がビアホールの
深さと比べて小さくなり、多層配線層間の接続が困難に
なってきた。この様な信頼性上の問題に対し、多くの改
良がなされてきた。その中でも下層配線上にヒロックを
形成して上層配線との接続を行う製造方法[United Stat
es Patent 4,728,627]が提案されている。
【０００３】以下図面を参照しながら、上記した従来の
多層配線構造に関する半導体装置の製造方法の一例につ
いて説明する。
多層配線構造に関する半導体装置の製造方法の一例につ
いて説明する。
【０００４】図２０は従来の半導体装置の製造方法の工
程断面図を示すものである。図２０において、(ａ)では
表面にシリコン酸化膜を形成した半導体基板１００上に
スパッタ法で厚さ１．０μｍのＡｌ−Ｓｉ膜を堆積し、
フォトリソ工程により配線形状にエッチングして第１層
配線１を形成する。その後、ヒロック抑止効果を有する
絶縁膜としてｐ−ＳｉＮ膜２をＣＶＤ法により第１層配
線１上に３００℃以下で０．１μｍ堆積する。更に層間
絶縁膜としてｐ−ＳｉＮ膜３を温度３８０℃で０．９μ
ｍ堆積し、次いで平坦化のため厚さ０．４μｍのシリカ
絶縁膜４を形成する。(ｂ)ではフォトリソ工程により、
レジストパターン５を形成する。ここでレジストパター
ン５をマスクにしてシリカ絶縁膜４、ｐ−ＳｉＮ膜３、
２を順次エッチングして第１層配線１上の所定の領域に
スルーホール６を形成する。(ｃ)ではレジストパターン
５を除去し、５００℃、１５分の熱工程によりスルーホ
ール６内に第１層配線１からヒロック７を発生させる。
(ｄ)ではスルーホール上に第２層配線８を形成し第１層
配線１と接続させる。
程断面図を示すものである。図２０において、(ａ)では
表面にシリコン酸化膜を形成した半導体基板１００上に
スパッタ法で厚さ１．０μｍのＡｌ−Ｓｉ膜を堆積し、
フォトリソ工程により配線形状にエッチングして第１層
配線１を形成する。その後、ヒロック抑止効果を有する
絶縁膜としてｐ−ＳｉＮ膜２をＣＶＤ法により第１層配
線１上に３００℃以下で０．１μｍ堆積する。更に層間
絶縁膜としてｐ−ＳｉＮ膜３を温度３８０℃で０．９μ
ｍ堆積し、次いで平坦化のため厚さ０．４μｍのシリカ
絶縁膜４を形成する。(ｂ)ではフォトリソ工程により、
レジストパターン５を形成する。ここでレジストパター
ン５をマスクにしてシリカ絶縁膜４、ｐ−ＳｉＮ膜３、
２を順次エッチングして第１層配線１上の所定の領域に
スルーホール６を形成する。(ｃ)ではレジストパターン
５を除去し、５００℃、１５分の熱工程によりスルーホ
ール６内に第１層配線１からヒロック７を発生させる。
(ｄ)ではスルーホール上に第２層配線８を形成し第１層
配線１と接続させる。
【０００５】また、半導体基板と金属配線を接続するコ
ンタクト形成技術では、コンタクトホールに金属配線を
堆積し真空中において熱処理を施して金属配線を流れ込
ませる方法[第３８回応用物理学会講演予稿集No.2-31p-
W-7]が提案されている。
ンタクト形成技術では、コンタクトホールに金属配線を
堆積し真空中において熱処理を施して金属配線を流れ込
ませる方法[第３８回応用物理学会講演予稿集No.2-31p-
W-7]が提案されている。
【０００６】以下図面を参照しながら、上記した従来の
コンタクト形成技術に関する半導体装置の製造方法の一
例について説明する。
コンタクト形成技術に関する半導体装置の製造方法の一
例について説明する。
【０００７】図２１は従来の半導体装置の製造方法の工
程断面図を示すものである。図２１において、(ａ)では
半導体基板１００上に形成した直径０．８μｍ、アスペ
クト比１のコンタクトホール４８にスパッタ法によりＡ
ｌ−Ｓｉ−Ｃｕ４９Ａを３００ｎｍ堆積し、真空中にお
いて温度５５０℃で熱処理を行う。熱処理によってＡｌ
−Ｓｉ−Ｃｕ４９Ａがコンタクトホールへ移動する。
（ｂ）では移動したＡｌ−Ｓｉ−Ｃｕ４９Ｂによってコ
ンタクトホール４８が埋め込まれる。
程断面図を示すものである。図２１において、(ａ)では
半導体基板１００上に形成した直径０．８μｍ、アスペ
クト比１のコンタクトホール４８にスパッタ法によりＡ
ｌ−Ｓｉ−Ｃｕ４９Ａを３００ｎｍ堆積し、真空中にお
いて温度５５０℃で熱処理を行う。熱処理によってＡｌ
−Ｓｉ−Ｃｕ４９Ａがコンタクトホールへ移動する。
（ｂ）では移動したＡｌ−Ｓｉ−Ｃｕ４９Ｂによってコ
ンタクトホール４８が埋め込まれる。
【０００８】
【発明が解決しようとする課題】しかしながら上記の図
２０に示した従来の方法では、ビアホール６付近の第１
層配線膜１の体積により、また第１層配線膜１の表面と
絶縁膜(ｐ−ＳｉＮ膜２)との界面の状態によってヒロッ
クの発生にバラツキが生じる。ヒロックの表面は表面張
力により凸型形状になるため、ヒロックの成長が小さい
ビアホールでは底部側壁において第２層配線８の埋め込
みが著しく悪くなり、断線不良による歩留りの低下を招
くとともにエレクトロマイグレーション、ストレスマイ
グレーション耐性が劣化するという信頼性上の問題点を
有していた。
２０に示した従来の方法では、ビアホール６付近の第１
層配線膜１の体積により、また第１層配線膜１の表面と
絶縁膜(ｐ−ＳｉＮ膜２)との界面の状態によってヒロッ
クの発生にバラツキが生じる。ヒロックの表面は表面張
力により凸型形状になるため、ヒロックの成長が小さい
ビアホールでは底部側壁において第２層配線８の埋め込
みが著しく悪くなり、断線不良による歩留りの低下を招
くとともにエレクトロマイグレーション、ストレスマイ
グレーション耐性が劣化するという信頼性上の問題点を
有していた。
【０００９】また上記の図２１に示したコンタクトホー
ル４８上方からの流れ込みのみの埋め込み方法では、さ
らに高アスペクト比化が進むと堆積直後のＡｌ−Ｓｉ−
Ｃｕ膜４９Ａがコンタクトホール４８底部側壁では薄膜
化し表面張力が働きにくくなり、熱処理を行ってもコン
タクトホール４８底部にＡｌ−Ｓｉ−Ｃｕが移動しにく
くなる。従ってＡｌ−Ｓｉ−Ｃｕ４９Ｂの埋め込みが著
しく悪くなりエレクトロマイグレーション、ストレスマ
イグレーション耐性が劣化するという信頼性上の問題点
を有していた。
ル４８上方からの流れ込みのみの埋め込み方法では、さ
らに高アスペクト比化が進むと堆積直後のＡｌ−Ｓｉ−
Ｃｕ膜４９Ａがコンタクトホール４８底部側壁では薄膜
化し表面張力が働きにくくなり、熱処理を行ってもコン
タクトホール４８底部にＡｌ−Ｓｉ−Ｃｕが移動しにく
くなる。従ってＡｌ−Ｓｉ−Ｃｕ４９Ｂの埋め込みが著
しく悪くなりエレクトロマイグレーション、ストレスマ
イグレーション耐性が劣化するという信頼性上の問題点
を有していた。
【００１０】本発明は上記問題点に鑑み、多層配線構造
に於いて微細化に適し、高歩留り、高信頼性を有する半
導体装置の製造方法を提供するものである。
に於いて微細化に適し、高歩留り、高信頼性を有する半
導体装置の製造方法を提供するものである。
【００１１】
【課題を解決するための手段】上記問題点を解決するた
めに本発明は、半導体基板上に第ｎ層配線膜（ｎは自然
数）を形成する工程と、前記第ｎ層配線膜上に絶縁膜を
形成する工程と、前記絶縁膜の一部を選択的に除去して
接続孔を形成し、前記接続孔に於いて前記第ｎ層配線膜
を露出させる工程と、少なくとも前記接続孔の側壁部及
び底部に導電性薄膜を形成する工程と、真空雰囲気内で
熱処理を施すことによって前記導電性薄膜を前記接続孔
内に移動させ、且つ前記第ｎ層配線を前記接続孔内に隆
起させる工程と、第ｎ＋ｍ層配線膜（ｍは自然数）を少
なくとも前記接続孔上に形成し、前記第ｎ層配線膜と前
記第ｎ＋ｍ層配線膜を接続させる工程を備えたことを特
徴とする半導体装置の製造方法を提供し、また半導体基
板上に第ｎ層配線（ｎは自然数）を形成する工程と、前
記第ｎ層配線上に絶縁膜を形成する工程と、前記絶縁膜
の一部を選択的に除去することにより接続孔を形成し前
記接続孔に於いて前記第ｎ層配線を露出させる工程と、
前記接続孔内に於いて前記第ｎ層配線構成材料を容易に
移動させる効果を有する薄い側壁被膜を前記接続孔側壁
にのみ選択的に形成し、前記接続孔内の前記第ｎ層配線
及び前記絶縁膜上面を露出させる工程と、真空雰囲気中
で熱処理を施すことにより前記第ｎ層配線を前記接続孔
上部まで隆起させる工程と、第ｎ＋ｍ層配線（ｍは自然
数）を少なくとも前記接続孔上に形成し前記第ｎ層配線
と前記第ｎ＋ｍ層配線とを接続させる工程を備えたこと
を特徴とする半導体装置の製造方法を提供し、更に半導
体基板上に第ｎ層配線膜（ｎは自然数）を形成する工程
と、前記第ｎ層配線膜上に絶縁膜を形成する工程と、前
記絶縁膜の一部を選択的に除去して接続孔を形成し、前
記接続孔に於いて前記第ｎ層配線膜を露出させる工程
と、前記第ｎ層配線構成材料を容易に移動させる効果を
有する薄い被膜を少なくとも前記接続孔側壁に形成し、
前記接続孔内の前記第ｎ層配線を露出させる工程と、少
なくとも前記被膜側壁及び前記接続孔底部に前記第ｎ層
配線膜と主要構成元素が同一な材料からなる導電性薄膜
を形成する工程と、真空雰囲気内で熱処理を施すことに
よって前記導電性薄膜を前記接続孔内に移動させ、且つ
前記第ｎ層配線を前記接続孔内に隆起させる工程と、第
ｎ＋ｍ層配線膜（ｍは自然数）を少なくとも前記接続孔
上に形成し、前記第ｎ層配線膜と前記第ｎ＋ｍ層配線膜
を接続させる工程を備えたことを特徴とする半導体装置
の製造方法をも提供するものである。
めに本発明は、半導体基板上に第ｎ層配線膜（ｎは自然
数）を形成する工程と、前記第ｎ層配線膜上に絶縁膜を
形成する工程と、前記絶縁膜の一部を選択的に除去して
接続孔を形成し、前記接続孔に於いて前記第ｎ層配線膜
を露出させる工程と、少なくとも前記接続孔の側壁部及
び底部に導電性薄膜を形成する工程と、真空雰囲気内で
熱処理を施すことによって前記導電性薄膜を前記接続孔
内に移動させ、且つ前記第ｎ層配線を前記接続孔内に隆
起させる工程と、第ｎ＋ｍ層配線膜（ｍは自然数）を少
なくとも前記接続孔上に形成し、前記第ｎ層配線膜と前
記第ｎ＋ｍ層配線膜を接続させる工程を備えたことを特
徴とする半導体装置の製造方法を提供し、また半導体基
板上に第ｎ層配線（ｎは自然数）を形成する工程と、前
記第ｎ層配線上に絶縁膜を形成する工程と、前記絶縁膜
の一部を選択的に除去することにより接続孔を形成し前
記接続孔に於いて前記第ｎ層配線を露出させる工程と、
前記接続孔内に於いて前記第ｎ層配線構成材料を容易に
移動させる効果を有する薄い側壁被膜を前記接続孔側壁
にのみ選択的に形成し、前記接続孔内の前記第ｎ層配線
及び前記絶縁膜上面を露出させる工程と、真空雰囲気中
で熱処理を施すことにより前記第ｎ層配線を前記接続孔
上部まで隆起させる工程と、第ｎ＋ｍ層配線（ｍは自然
数）を少なくとも前記接続孔上に形成し前記第ｎ層配線
と前記第ｎ＋ｍ層配線とを接続させる工程を備えたこと
を特徴とする半導体装置の製造方法を提供し、更に半導
体基板上に第ｎ層配線膜（ｎは自然数）を形成する工程
と、前記第ｎ層配線膜上に絶縁膜を形成する工程と、前
記絶縁膜の一部を選択的に除去して接続孔を形成し、前
記接続孔に於いて前記第ｎ層配線膜を露出させる工程
と、前記第ｎ層配線構成材料を容易に移動させる効果を
有する薄い被膜を少なくとも前記接続孔側壁に形成し、
前記接続孔内の前記第ｎ層配線を露出させる工程と、少
なくとも前記被膜側壁及び前記接続孔底部に前記第ｎ層
配線膜と主要構成元素が同一な材料からなる導電性薄膜
を形成する工程と、真空雰囲気内で熱処理を施すことに
よって前記導電性薄膜を前記接続孔内に移動させ、且つ
前記第ｎ層配線を前記接続孔内に隆起させる工程と、第
ｎ＋ｍ層配線膜（ｍは自然数）を少なくとも前記接続孔
上に形成し、前記第ｎ層配線膜と前記第ｎ＋ｍ層配線膜
を接続させる工程を備えたことを特徴とする半導体装置
の製造方法をも提供するものである。
【００１２】
【作用】本発明は上記した構成によって次のような作用
が得られる。熱処理を行なうと、熱膨張により第ｎ層配
線膜には圧縮応力が働き、ビアホール内にヒロックが発
生しビアホール底部を上昇させる。このとき、ビアホー
ル底部側壁で薄膜化し表面張力が働きにくかった導電性
薄膜がビアホール底部の上昇により押し上げられ、表面
張力が働き始める。この表面張力は表面を上方に押し上
げて平坦にする方向に作用する。これは、真空雰囲気下
での平衡状態は、導電性薄膜の表面内外に生じる圧力差
により導電性薄膜表面の曲率半径を小さくするようにな
るためで、凹型形状の表面は平坦面に変化しやすくな
る。以上のような作用から、真空雰囲気内で熱処理を施
すことによって、導電性薄膜の表面形状が平坦になるよ
うに導電性薄膜が接続孔内に移動して接続孔内を埋め込
むことができる。更に、接続孔内に於ける下層配線（第
ｎ層配線膜）の露出面を導電性薄膜と同一の主要構成元
素からなる材料にすることによって、熱処理を施した際
に導電性薄膜と第ｎ層配線膜が一体となって移動するこ
とが可能になるために、接続孔内の埋め込みを更に向上
させることができる。このとき、熱処理の温度を第ｎ層
配線膜上の絶縁膜の形成温度より高くすれば、熱処理時
に熱膨張係数の大きい第ｎ層配線膜に圧縮応力がはたら
くので、応力緩和のために第ｎ層配線膜から接続孔への
原子の供給が促進される。更に、第ｎ層配線膜として例
えばアルミニウムを用いて、アルミニウム膜の上下に例
えばチタン窒化膜を積層してアルミニウム膜との界面を
滑り易くすれば、アルミニウム膜の表面層の移動が容易
になる。
が得られる。熱処理を行なうと、熱膨張により第ｎ層配
線膜には圧縮応力が働き、ビアホール内にヒロックが発
生しビアホール底部を上昇させる。このとき、ビアホー
ル底部側壁で薄膜化し表面張力が働きにくかった導電性
薄膜がビアホール底部の上昇により押し上げられ、表面
張力が働き始める。この表面張力は表面を上方に押し上
げて平坦にする方向に作用する。これは、真空雰囲気下
での平衡状態は、導電性薄膜の表面内外に生じる圧力差
により導電性薄膜表面の曲率半径を小さくするようにな
るためで、凹型形状の表面は平坦面に変化しやすくな
る。以上のような作用から、真空雰囲気内で熱処理を施
すことによって、導電性薄膜の表面形状が平坦になるよ
うに導電性薄膜が接続孔内に移動して接続孔内を埋め込
むことができる。更に、接続孔内に於ける下層配線（第
ｎ層配線膜）の露出面を導電性薄膜と同一の主要構成元
素からなる材料にすることによって、熱処理を施した際
に導電性薄膜と第ｎ層配線膜が一体となって移動するこ
とが可能になるために、接続孔内の埋め込みを更に向上
させることができる。このとき、熱処理の温度を第ｎ層
配線膜上の絶縁膜の形成温度より高くすれば、熱処理時
に熱膨張係数の大きい第ｎ層配線膜に圧縮応力がはたら
くので、応力緩和のために第ｎ層配線膜から接続孔への
原子の供給が促進される。更に、第ｎ層配線膜として例
えばアルミニウムを用いて、アルミニウム膜の上下に例
えばチタン窒化膜を積層してアルミニウム膜との界面を
滑り易くすれば、アルミニウム膜の表面層の移動が容易
になる。
【００１３】また、第ｎ層配線構成材料を容易に移動さ
せる効果を有する被膜をビアホール側壁に形成すれば、
熱処理により第ｎ層配線構成材料は側壁被膜の上部ま
で、つまり接続孔上部まで隆起する。その結果、接続孔
の開孔径を大きくすることなく、深い接続孔であっても
第ｎ層配線と第ｎ＋ｍ層配線との良好な接続部を形成す
ることができる。
せる効果を有する被膜をビアホール側壁に形成すれば、
熱処理により第ｎ層配線構成材料は側壁被膜の上部ま
で、つまり接続孔上部まで隆起する。その結果、接続孔
の開孔径を大きくすることなく、深い接続孔であっても
第ｎ層配線と第ｎ＋ｍ層配線との良好な接続部を形成す
ることができる。
【００１４】更に、上述した作用に於いて、導電性薄膜
の表面が酸化されるなどして膜質が変化し熱処理時に表
面拡散が起こりにくくなるのを防ぐために、導電性薄膜
の形成と熱処理を同一の真空装置内で連続的に処理した
り、熱処理直前に導電性薄膜の最表面層を除去するとよ
い。
の表面が酸化されるなどして膜質が変化し熱処理時に表
面拡散が起こりにくくなるのを防ぐために、導電性薄膜
の形成と熱処理を同一の真空装置内で連続的に処理した
り、熱処理直前に導電性薄膜の最表面層を除去するとよ
い。
【００１５】以上の説明から明らかなように、本発明は
コンタクトホール並びにスルーホールの微細化・高アス
ペクト化と高歩留・高信頼性を同時に且つ制御性よく実
現する半導体装置の製造を可能にする。
コンタクトホール並びにスルーホールの微細化・高アス
ペクト化と高歩留・高信頼性を同時に且つ制御性よく実
現する半導体装置の製造を可能にする。
【００１６】
【実施例】以下本発明の実施例の半導体装置の製造方法
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００１７】（第１の実施例）図１の（ａ）〜（ｅ）は
本発明の第１の実施例となる半導体装置の製造方法の工
程断面図を示すものである。
本発明の第１の実施例となる半導体装置の製造方法の工
程断面図を示すものである。
【００１８】まず、表面に例えばＢＰＳＧ膜１１を膜厚
0.4μｍだけ常圧ＣＶＤ法を用いて堆積したシリコン基
板１００上に、Ａｌ-1%Ｓｉ-0.5%Ｃｕ膜をスパッタ法に
より配線に所定の膜厚、例えば1.0μｍ堆積し、フォト
リソグラフィ工程を用いて配線形状パターンの第１層金
属配線１２を形成する。その後、半導体装置全面にわた
ってシリコン酸化膜をＣＶＤ法により390℃で堆積し、
エッチバックにより平坦化して層間絶縁膜１３を形成す
ると（ａ）のようになる。このとき絶縁耐性の確保とし
て第１層金属配線１２上の膜厚を例えば0.8μｍにす
る。
0.4μｍだけ常圧ＣＶＤ法を用いて堆積したシリコン基
板１００上に、Ａｌ-1%Ｓｉ-0.5%Ｃｕ膜をスパッタ法に
より配線に所定の膜厚、例えば1.0μｍ堆積し、フォト
リソグラフィ工程を用いて配線形状パターンの第１層金
属配線１２を形成する。その後、半導体装置全面にわた
ってシリコン酸化膜をＣＶＤ法により390℃で堆積し、
エッチバックにより平坦化して層間絶縁膜１３を形成す
ると（ａ）のようになる。このとき絶縁耐性の確保とし
て第１層金属配線１２上の膜厚を例えば0.8μｍにす
る。
【００１９】次に、（ｂ）のようにフォトリソグラフィ
工程を用いて形成したレジスト１４をマスクにして、ド
ライエッチングにより層間絶縁膜１３を選択的に除去
し、ビアホール１５を形成する。
工程を用いて形成したレジスト１４をマスクにして、ド
ライエッチングにより層間絶縁膜１３を選択的に除去
し、ビアホール１５を形成する。
【００２０】（ｃ）では、ビアホール１５底部の第１層
金属配線１２を40nm程度スパッタして第１層金属配線１
２上の自然酸化膜を除去した後、スパッタ法により全面
に堆積温度200℃、膜厚0.2μｍのＡｌ-Ｓｉ-Ｃｕ薄膜１
６Ａ（組成はＡｌ-1%Ｓｉ-0.5%Ｃｕ）を堆積する。更に
Ａｌ-Ｓｉ-Ｃｕ薄膜１６Ａおよび第１層金属配線１２上
の自然酸化膜を再びスパッタ除去し、10-7Torr程度の真
空度のアルゴン（Ａｒ）雰囲気内で500℃，30分の熱処
理を施す。熱処理により、ビアホール１５の底部ではＡ
ｌ-Ｓｉ-Ｃｕからなる第１層金属配線１２がビアホール
１５内に移動しヒロックが発生する。このとき表面張力
が矢印の方向に、つまりＡｌ-Ｓｉ-Ｃｕ薄膜１６Ａの表
面を上方に押し上げるようにはたらく。従ってビアホー
ル１５底部が上昇し、更に真空雰囲気内での温度上昇に
より表面拡散しやすくなったＡｌ-Ｓｉ-Ｃｕ薄膜１６Ａ
がビアホール１５内に移動する。
金属配線１２を40nm程度スパッタして第１層金属配線１
２上の自然酸化膜を除去した後、スパッタ法により全面
に堆積温度200℃、膜厚0.2μｍのＡｌ-Ｓｉ-Ｃｕ薄膜１
６Ａ（組成はＡｌ-1%Ｓｉ-0.5%Ｃｕ）を堆積する。更に
Ａｌ-Ｓｉ-Ｃｕ薄膜１６Ａおよび第１層金属配線１２上
の自然酸化膜を再びスパッタ除去し、10-7Torr程度の真
空度のアルゴン（Ａｒ）雰囲気内で500℃，30分の熱処
理を施す。熱処理により、ビアホール１５の底部ではＡ
ｌ-Ｓｉ-Ｃｕからなる第１層金属配線１２がビアホール
１５内に移動しヒロックが発生する。このとき表面張力
が矢印の方向に、つまりＡｌ-Ｓｉ-Ｃｕ薄膜１６Ａの表
面を上方に押し上げるようにはたらく。従ってビアホー
ル１５底部が上昇し、更に真空雰囲気内での温度上昇に
より表面拡散しやすくなったＡｌ-Ｓｉ-Ｃｕ薄膜１６Ａ
がビアホール１５内に移動する。
【００２１】その結果、（ｄ）のようにビアホール１５
はＡｌ-Ｓｉ-Ｃｕ埋め込み部１７によって完全に埋め込
まれる。
はＡｌ-Ｓｉ-Ｃｕ埋め込み部１７によって完全に埋め込
まれる。
【００２２】尚、（ｃ）に於けるＡｌ-Ｓｉ-Ｃｕ薄膜１
６Ａの堆積から熱処理までの一連の処理はスパッタ装置
内で連続しておこなった。
６Ａの堆積から熱処理までの一連の処理はスパッタ装置
内で連続しておこなった。
【００２３】最後に、Ａｌ-Ｓｉ-Ｃｕ薄膜１６Ｂ上に例
えばＡｌ-Ｓｉ-Ｃｕからなる第２層の金属配線膜１０を
スパッタ法を用いて膜厚0.8μｍ堆積し、（ｅ）に示す
ように配線層を形成する。
えばＡｌ-Ｓｉ-Ｃｕからなる第２層の金属配線膜１０を
スパッタ法を用いて膜厚0.8μｍ堆積し、（ｅ）に示す
ように配線層を形成する。
【００２４】（第２の実施例）図２は本発明の第２の実
施例となる半導体装置の製造方法の最終断面構造図を示
すものである。
施例となる半導体装置の製造方法の最終断面構造図を示
すものである。
【００２５】本実施例の製造方法に於ける第１層金属配
線２３と第３層金属配線２２の接続方法は、図１に示し
た第１層金属配線１２と第２層金属配線１０の接続方法
と同じであるので、製造工程の説明は省略する。
線２３と第３層金属配線２２の接続方法は、図１に示し
た第１層金属配線１２と第２層金属配線１０の接続方法
と同じであるので、製造工程の説明は省略する。
【００２６】上記した第１の実施例及び第２の実施例で
は、第１層配線と第２層配線の接続、及び第１層配線と
第３層配線の接続について述べたが、これらに限らず４
層以上の多層配線についても適用できる。
は、第１層配線と第２層配線の接続、及び第１層配線と
第３層配線の接続について述べたが、これらに限らず４
層以上の多層配線についても適用できる。
【００２７】（第３の実施例）図３は本発明の第３の実
施例となる半導体装置の製造方法の最終断面構造図を示
すものである。
施例となる半導体装置の製造方法の最終断面構造図を示
すものである。
【００２８】本実施例の製造工程と図１に示した第１の
実施例の製造工程との差異は、図１に於いて第１層金属
配線１２としてＡｌ-Ｓｉ-Ｃｕからなる単層膜を用いた
のに対して、本実施例では第１層金属配線としてＡｌ-
Ｓｉ-Ｃｕ膜２８とチタン窒化膜２９（膜厚0.01nm）を
用いたことである。そのため、ドライエッチングにより
ビアホール３０を形成する際にビアホール３０内のチタ
ン窒化膜２９をオーバーエッチングを施して同時に除去
してＡｌ-Ｓｉ-Ｃｕ膜２８を露出させるが、ビアホール
３０の埋め込み方法については、10-7Torr程度の真空度
のアルゴン（Ａｒ）雰囲気内での500℃，30分の熱処理
を用いており図１（ｃ）に示した工程と全く同じであ
る。
実施例の製造工程との差異は、図１に於いて第１層金属
配線１２としてＡｌ-Ｓｉ-Ｃｕからなる単層膜を用いた
のに対して、本実施例では第１層金属配線としてＡｌ-
Ｓｉ-Ｃｕ膜２８とチタン窒化膜２９（膜厚0.01nm）を
用いたことである。そのため、ドライエッチングにより
ビアホール３０を形成する際にビアホール３０内のチタ
ン窒化膜２９をオーバーエッチングを施して同時に除去
してＡｌ-Ｓｉ-Ｃｕ膜２８を露出させるが、ビアホール
３０の埋め込み方法については、10-7Torr程度の真空度
のアルゴン（Ａｒ）雰囲気内での500℃，30分の熱処理
を用いており図１（ｃ）に示した工程と全く同じであ
る。
【００２９】ここで、本実施例により製造したビアホー
ルの埋め込み特性の熱処理時の圧力依存性の結果を図２
２及び図２３に示す。
ルの埋め込み特性の熱処理時の圧力依存性の結果を図２
２及び図２３に示す。
【００３０】図２２はビアホールの表面形状を示すＳＥ
Ｍ写真の模式図であり、図２３は第１層のＡｌ-Ｓｉ-Ｃ
ｕ膜のビアホールの埋め込み歩留を示すＳＥＭ写真の模
式図である。
Ｍ写真の模式図であり、図２３は第１層のＡｌ-Ｓｉ-Ｃ
ｕ膜のビアホールの埋め込み歩留を示すＳＥＭ写真の模
式図である。
【００３１】図２２から明らかなように、熱処理時の圧
力が10mTorrの場合はビアホールは埋め込まれていない
が、圧力が2mTorr及び10-7Torr程度の場合は完全に埋め
込まれている。
力が10mTorrの場合はビアホールは埋め込まれていない
が、圧力が2mTorr及び10-7Torr程度の場合は完全に埋め
込まれている。
【００３２】また図２３には、熱処理時の圧力を下げる
程、特に10-7Torr程度の高真空雰囲気に於いて、良好な
埋め込み歩留が得られたことが示されている。
程、特に10-7Torr程度の高真空雰囲気に於いて、良好な
埋め込み歩留が得られたことが示されている。
【００３３】（第４の実施例）図４〜図１０は本発明の
第４の実施例となる半導体装置の製造方法の工程断面図
を示すものである。
第４の実施例となる半導体装置の製造方法の工程断面図
を示すものである。
【００３４】まず、図４では半導体基板１００上に形成
した例えばシリコン酸化膜からなる下地絶縁膜１０１の
上に、例えばチタン窒化膜（膜厚0.1μｍ），アルミニ
ウム・シリコン・銅の合金（以下Al-Si-Cu合金と記す，
膜厚0.7μｍ，堆積温度50℃），チタン窒化膜（膜厚0.0
5μｍ）をスパッタ法を用いて堆積し、リソグラフィ技
術によるレジスト４をマスクに用いてドライエッチング
を施し、第１薄膜３１・第１層金属配線３２・第２薄膜
３３からなる配線層を形成する。
した例えばシリコン酸化膜からなる下地絶縁膜１０１の
上に、例えばチタン窒化膜（膜厚0.1μｍ），アルミニ
ウム・シリコン・銅の合金（以下Al-Si-Cu合金と記す，
膜厚0.7μｍ，堆積温度50℃），チタン窒化膜（膜厚0.0
5μｍ）をスパッタ法を用いて堆積し、リソグラフィ技
術によるレジスト４をマスクに用いてドライエッチング
を施し、第１薄膜３１・第１層金属配線３２・第２薄膜
３３からなる配線層を形成する。
【００３５】図５ではレジスト３４を除去した後、例え
ばシリコン酸化膜からなる第１層間絶縁膜３５を半導体
装置全面にわたって堆積し、エッチバック法を用いて第
１層間絶縁膜３５表面を第２薄膜３３上の膜厚が0.8μ
ｍだけ残置するように平坦化した後、例えばAl-Si-Cu合
金からなる第２層金属配線３６（膜厚0.8μｍ）を形成
し、更に例えばシリコン酸化膜からなる第２層間絶縁膜
３７を第１層関絶縁膜３５と同様に形成する。
ばシリコン酸化膜からなる第１層間絶縁膜３５を半導体
装置全面にわたって堆積し、エッチバック法を用いて第
１層間絶縁膜３５表面を第２薄膜３３上の膜厚が0.8μ
ｍだけ残置するように平坦化した後、例えばAl-Si-Cu合
金からなる第２層金属配線３６（膜厚0.8μｍ）を形成
し、更に例えばシリコン酸化膜からなる第２層間絶縁膜
３７を第１層関絶縁膜３５と同様に形成する。
【００３６】図６ではレジスト３８をマスクに用いて第
２層間絶縁膜３７・第１層間絶縁膜３５・第２薄膜３３
を順次除去して第１層金属配線３２を露出させ、ビアホ
ール３９（開口径1.2μｍ）を形成する。
２層間絶縁膜３７・第１層間絶縁膜３５・第２薄膜３３
を順次除去して第１層金属配線３２を露出させ、ビアホ
ール３９（開口径1.2μｍ）を形成する。
【００３７】図７ではレジスト３８を除去し、チタン窒
化膜４０をスパッタ法を用いて半導体装置全面に膜厚0.
12μｍだけ堆積する。このときビアホール３９の側壁に
は約0.03μｍの厚さのチタン窒化膜４０が形成される。
化膜４０をスパッタ法を用いて半導体装置全面に膜厚0.
12μｍだけ堆積する。このときビアホール３９の側壁に
は約0.03μｍの厚さのチタン窒化膜４０が形成される。
【００３８】ここで、異方性エッチングを全面に施し
て、ビアホール３９内の第１層金属配線３２表面及び第
２層間絶縁膜３７上面が完全に露出するまでチタン窒化
膜４０を除去すると、ビアホール３９側壁に側壁被膜４
１（膜厚0.03μｍ弱）が残置される（図８）。
て、ビアホール３９内の第１層金属配線３２表面及び第
２層間絶縁膜３７上面が完全に露出するまでチタン窒化
膜４０を除去すると、ビアホール３９側壁に側壁被膜４
１（膜厚0.03μｍ弱）が残置される（図８）。
【００３９】次に、図９では例えばアルゴン（Ar）ガス
による逆スパッタ法を用いてビアホール３９内の第１層
金属配線３２表面の不純物を除去した後、例えば10-7To
rr程度の真空度のアルゴン（Ａｒ）雰囲気内で500℃30
分の熱処理を施すと、第１層金属配線３２は熱処理によ
って生じた圧縮応力を緩和するために粘性移動を起こし
て開口部であるビアホール３９に於いて隆起し、ビアホ
ール３９上端にまで達するヒロック４２を形成する。
による逆スパッタ法を用いてビアホール３９内の第１層
金属配線３２表面の不純物を除去した後、例えば10-7To
rr程度の真空度のアルゴン（Ａｒ）雰囲気内で500℃30
分の熱処理を施すと、第１層金属配線３２は熱処理によ
って生じた圧縮応力を緩和するために粘性移動を起こし
て開口部であるビアホール３９に於いて隆起し、ビアホ
ール３９上端にまで達するヒロック４２を形成する。
【００４０】最後に、例えばアルゴン（Ar）ガスによる
逆スパッタ法によりヒロック４２表面の酸化物等の不純
物層を除去した後、例えばAl-Si-Cu合金からなる第３層
金属配線４３を形成すると、良好な多層配線相互の接続
部が得られたものが図１０である。
逆スパッタ法によりヒロック４２表面の酸化物等の不純
物層を除去した後、例えばAl-Si-Cu合金からなる第３層
金属配線４３を形成すると、良好な多層配線相互の接続
部が得られたものが図１０である。
【００４１】以上のように本実施例のよれば、ビアホー
ル３９開口後の熱処理によって第１層金属配線３２がビ
アホール３９内の側壁被膜４１を滑って上方に粘性移動
し、ビアホール３９上端に達する金属配線隆起部４２が
形成されるため、第３層金属配線４３を形成する際に配
線の薄膜化がない完全な接続部が形成される。その結
果、高歩留・高信頼性の多層配線相互接続を実現するこ
とができる。又、本実施例ではビアホール３９の開口径
を小さくし第１層間絶縁膜３５及び第２層間絶縁膜３７
の膜厚を十分に確保することができるので、微細化・高
集積化及び配線容量の低減による高速化も同時に実現す
ることができる。更に、側壁被膜４１をビアホール３９
側壁にのみ形成しているので、熱処理時間を十分に長く
しても金属配線隆起部４２はビアホール３９上端に於い
てAl-Si-Cu合金の表面張力により半球形状になってビア
ホール３９の外部には流れ出し難いので、金属配線隆起
部４３形成の制御性は高い。
ル３９開口後の熱処理によって第１層金属配線３２がビ
アホール３９内の側壁被膜４１を滑って上方に粘性移動
し、ビアホール３９上端に達する金属配線隆起部４２が
形成されるため、第３層金属配線４３を形成する際に配
線の薄膜化がない完全な接続部が形成される。その結
果、高歩留・高信頼性の多層配線相互接続を実現するこ
とができる。又、本実施例ではビアホール３９の開口径
を小さくし第１層間絶縁膜３５及び第２層間絶縁膜３７
の膜厚を十分に確保することができるので、微細化・高
集積化及び配線容量の低減による高速化も同時に実現す
ることができる。更に、側壁被膜４１をビアホール３９
側壁にのみ形成しているので、熱処理時間を十分に長く
しても金属配線隆起部４２はビアホール３９上端に於い
てAl-Si-Cu合金の表面張力により半球形状になってビア
ホール３９の外部には流れ出し難いので、金属配線隆起
部４３形成の制御性は高い。
【００４２】（第５の実施例）図１１〜図１７は本発明
の第５の実施例となる半導体装置の製造方法の工程断面
図を示すものである。
の第５の実施例となる半導体装置の製造方法の工程断面
図を示すものである。
【００４３】図１１〜図１２の工程は、第１の実施例の
図１（ａ）〜（ｂ）の工程と同じである。
図１（ａ）〜（ｂ）の工程と同じである。
【００４４】次に図１３ではレジスト１４を除去し、チ
タン窒化膜４３Ａをスパッタ法を用いて半導体装置全面
に膜厚0.12μｍだけ堆積する。このときビアホール１５
の側壁には約0.03μｍの厚さのチタン窒化膜４３Ａが形
成される。
タン窒化膜４３Ａをスパッタ法を用いて半導体装置全面
に膜厚0.12μｍだけ堆積する。このときビアホール１５
の側壁には約0.03μｍの厚さのチタン窒化膜４３Ａが形
成される。
【００４５】図１４では異方性エッチングを全面に施し
て、ビアホール１５内の第１層金属配線１２表面及び層
間絶縁膜１３上面が完全に露出するまでチタン窒化膜４
３Ａを除去し、ビアホール１５側壁にチタン窒化膜４３
Ｂ（膜厚0.03μｍ弱）が残置させる。
て、ビアホール１５内の第１層金属配線１２表面及び層
間絶縁膜１３上面が完全に露出するまでチタン窒化膜４
３Ａを除去し、ビアホール１５側壁にチタン窒化膜４３
Ｂ（膜厚0.03μｍ弱）が残置させる。
【００４６】図１５では、スパッタ法により全面に堆積
温度200℃、膜厚0.2μｍのＡｌ-Ｓｉ-Ｃｕ薄膜１６Ａ
（組成はＡｌ-1%Ｓｉ-0.5%Ｃｕ）を堆積する。更にＡｌ
-Ｓｉ-Ｃｕ薄膜１６Ａおよび第１層金属配線１２上の自
然酸化膜を再びスパッタ除去し、10-7Torr程度の真空度
のアルゴン（Ａｒ）雰囲気内で500℃，30分の熱処理を
施す。このとき、ビアホール１５の底部では表面張力が
矢印の方向に、つまりＡｌ-Ｓｉ-Ｃｕ薄膜１６Ａの表面
を上方に押し上げるようにはたらき、更にＡｌ-Ｓｉ-Ｃ
ｕとチタン窒化膜は滑り易い界面を持つため、Ａｌ-Ｓ
ｉ-Ｃｕからなる第１層金属配線１２がビアホール１５
内に粘性移動を起こす。従ってビアホール１５底部が上
昇し、更に真空雰囲気内での温度上昇により表面拡散し
やすくなったＡｌ-Ｓｉ-Ｃｕ薄膜１６Ａがビアホール１
５内に移動する。このときＡｌ-Ｓｉ-Ｃｕ薄膜１６Ａに
おいてもチタン窒化膜４３Ｂにより移動しやすくなる。
温度200℃、膜厚0.2μｍのＡｌ-Ｓｉ-Ｃｕ薄膜１６Ａ
（組成はＡｌ-1%Ｓｉ-0.5%Ｃｕ）を堆積する。更にＡｌ
-Ｓｉ-Ｃｕ薄膜１６Ａおよび第１層金属配線１２上の自
然酸化膜を再びスパッタ除去し、10-7Torr程度の真空度
のアルゴン（Ａｒ）雰囲気内で500℃，30分の熱処理を
施す。このとき、ビアホール１５の底部では表面張力が
矢印の方向に、つまりＡｌ-Ｓｉ-Ｃｕ薄膜１６Ａの表面
を上方に押し上げるようにはたらき、更にＡｌ-Ｓｉ-Ｃ
ｕとチタン窒化膜は滑り易い界面を持つため、Ａｌ-Ｓ
ｉ-Ｃｕからなる第１層金属配線１２がビアホール１５
内に粘性移動を起こす。従ってビアホール１５底部が上
昇し、更に真空雰囲気内での温度上昇により表面拡散し
やすくなったＡｌ-Ｓｉ-Ｃｕ薄膜１６Ａがビアホール１
５内に移動する。このときＡｌ-Ｓｉ-Ｃｕ薄膜１６Ａに
おいてもチタン窒化膜４３Ｂにより移動しやすくなる。
【００４７】図１６ではビアホール１５はＡｌ-Ｓｉ-Ｃ
ｕ埋め込み部１７によって完全に埋め込まれる。
ｕ埋め込み部１７によって完全に埋め込まれる。
【００４８】最後に、Ａｌ-Ｓｉ-Ｃｕ薄膜１６Ｂ上に例
えばＡｌ-Ｓｉ-Ｃｕからなる第２層の金属配線膜１０を
スパッタ法を用いて膜厚0.8μｍ堆積し、図１７に示す
ように配線層を形成する。
えばＡｌ-Ｓｉ-Ｃｕからなる第２層の金属配線膜１０を
スパッタ法を用いて膜厚0.8μｍ堆積し、図１７に示す
ように配線層を形成する。
【００４９】（第６の実施例）図１８は本発明の第６の
実施例となる半導体装置の製造方法の最終断面構造図を
示すものである。
実施例となる半導体装置の製造方法の最終断面構造図を
示すものである。
【００５０】本実施例の製造方法に於ける第１層金属配
線２３と第３層金属配線２２の接続方法は、図１７に示
した第１層金属配線１２と第２層金属配線１０の接続方
法と同じであるので、製造工程の説明は省略する。
線２３と第３層金属配線２２の接続方法は、図１７に示
した第１層金属配線１２と第２層金属配線１０の接続方
法と同じであるので、製造工程の説明は省略する。
【００５１】尚、上記第５の実施例及び第６の実施例で
は第１層配線と第２層配線の接続、及び第１層配線と第
３層配線の接続について示したが、これに限らず４層以
上の多層配線についても適用できる。
は第１層配線と第２層配線の接続、及び第１層配線と第
３層配線の接続について示したが、これに限らず４層以
上の多層配線についても適用できる。
【００５２】（第７の実施例）図１９は本発明の第７の
実施例となる半導体装置の製造方法の最終断面構造図を
示すものである。
実施例となる半導体装置の製造方法の最終断面構造図を
示すものである。
【００５３】本実施例の製造工程と第５の実施例の製造
工程との差異は、第５の実施例に於いて第１層金属配線
１２としてＡｌ-Ｓｉ-Ｃｕからなる単層膜を用いたのに
対して、本実施例では第１層金属配線としてＡｌ-Ｓｉ-
Ｃｕ膜２８とチタン窒化膜２９（膜厚0.01nm）を用いた
ことである。本実施例ではドライエッチングによりビア
ホール３０を形成する際、ビアホール３０内のチタン窒
化膜２９をオーバーエッチングを施して同時に除去しＡ
ｌ-Ｓｉ-Ｃｕ膜２８を露出させる。
工程との差異は、第５の実施例に於いて第１層金属配線
１２としてＡｌ-Ｓｉ-Ｃｕからなる単層膜を用いたのに
対して、本実施例では第１層金属配線としてＡｌ-Ｓｉ-
Ｃｕ膜２８とチタン窒化膜２９（膜厚0.01nm）を用いた
ことである。本実施例ではドライエッチングによりビア
ホール３０を形成する際、ビアホール３０内のチタン窒
化膜２９をオーバーエッチングを施して同時に除去しＡ
ｌ-Ｓｉ-Ｃｕ膜２８を露出させる。
【００５４】
【発明の効果】以上のように本発明は、ヒロックの発生
とビアホールを平坦に埋め込む作用を有する表面張力の
働きを促進し、微細化、高歩留り、高信頼性化を同時に
且つ制御制よく実現する多層配線構造を有する半導体装
置の製造方法を提供することができる。
とビアホールを平坦に埋め込む作用を有する表面張力の
働きを促進し、微細化、高歩留り、高信頼性化を同時に
且つ制御制よく実現する多層配線構造を有する半導体装
置の製造方法を提供することができる。
【図１】本発明の第１の実施例における工程断面図
【図２】本発明の第２の実施例における最終断面構造図
【図３】本発明の第３の実施例における最終断面構造図
【図４】本発明の第４の実施例における第１の工程断面
図
図
【図５】同実施例における第２の工程断面図
【図６】同実施例における第３の工程断面図
【図７】同実施例における第４の工程断面図
【図８】同実施例における第５の工程断面図
【図９】同実施例における第６の工程断面図
【図１０】同実施例における第７の工程断面図
【図１１】本発明の第５の実施例における第１の工程断
面図
面図
【図１２】同実施例における第２の工程断面図
【図１３】同実施例における第３の工程断面図
【図１４】同実施例における第４の工程断面図
【図１５】同実施例における第５の工程断面図
【図１６】同実施例における第６の工程断面図
【図１７】同実施例における第７の工程断面図
【図１８】本発明の第６の実施例における最終断面構造
図
図
【図１９】本発明の第７の実施例における最終断面構造
図
図
【図２０】従来の半導体装置の製造方法の第１例に於け
る工程断面図
る工程断面図
【図２１】従来の半導体装置の製造方法の第２例に於け
る工程断面図
る工程断面図
【図２２】本発明の第４の実施例に於けるスルーホール
の表面形状を示すＳＥＭ写真の模式図
の表面形状を示すＳＥＭ写真の模式図
【図２３】本発明の第４の実施例に於けるスルーホール
の埋め込み歩留を示すＳＥＭ写真の模式図
の埋め込み歩留を示すＳＥＭ写真の模式図
１ 第１層金属配線膜 ２ ｐ−ＳｉＮ膜 ３ ｐ−ＳｉＮ膜 ４ シリカ絶縁膜 ５ レジスト膜 ６ ビアホール ７ ヒロック ８ 第２層金属配線膜 １０ 第２層金属配線膜 １１ ＢＰＳＧ膜 １２ 第１層金属配線膜 １３ 層間絶縁膜 １４ レジスト膜 １５ ビアホール １６Ａ Ａｌ-Ｓｉ-Ｃｕ薄膜 １６Ｂ Ａｌ-Ｓｉ-Ｃｕ薄膜 １７ Ａｌ-Ｓｉ-Ｃｕ埋め込み部 １８ ＢＰＳＧ膜 １９ 層間絶縁膜 ２０ 層間絶縁膜 ２１ Ａｌ-Ｓｉ-Ｃｕ薄膜 ２２ 第３層金属配線 ２３ 第１層金属配線膜 ２４ ビアホール ２５ 第２層金属配線膜 ２６ 層間絶縁膜 ２７ 第２層金属配線膜 ２８ Ａｌ-Ｓｉ-Ｃｕ膜 ２９ チタン窒化膜 ３０ ビアホール ３１ 第１薄膜 ３２ 第１層金属配線 ３３ 第２薄膜 ３４ レジスト膜 ３５ 第１層間絶縁膜 ３６ 第２層金属配線 ３７ 第２層間絶縁膜 ３８ レジスト膜 ３９ ビアホール ４８ ビアホール ４０ チタン窒化膜 ４１ 側壁被膜 ４２ ヒロック ４３ 第３層金属配線 ４３Ａ チタン窒化膜 ４３Ｂ チタン窒化膜 ４４Ａ Ａｌ-Ｓｉ-Ｃｕ薄膜 ４４Ｂ Ａｌ-Ｓｉ-Ｃｕ薄膜 ４９Ａ Ａｌ-Ｓｉ-Ｃｕ薄膜 ４９Ｂ Ａｌ-Ｓｉ-Ｃｕ薄膜 ５０ チタン窒化膜 ５１ チタン窒化膜 １００ 半導体基板 １０１ 下地絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 21/28 ３０１ Ｍ 7738−4Ｍ (31)優先権主張番号 特願平4−8320 (32)優先日 平４(1992)１月21日 (33)優先権主張国 日本（ＪＰ）
Claims (30)
- 【請求項１】半導体基板上に第ｎ層配線膜（ｎは自然
数）を形成する工程と、前記第ｎ層配線膜上に絶縁膜を
形成する工程と、前記絶縁膜の一部を選択的に除去して
接続孔を形成し、前記接続孔に於いて前記第ｎ層配線膜
を露出させる工程と、少なくとも前記接続孔の側壁部及
び底部に導電性薄膜を形成する工程と、真空雰囲気内で
熱処理を施すことによって前記導電性薄膜を前記接続孔
内に移動させ、且つ前記第ｎ層配線を前記接続孔内に隆
起させる工程と、第ｎ＋ｍ層配線膜（ｍは自然数）を少
なくとも前記接続孔上に形成し、前記第ｎ層配線膜と前
記第ｎ＋ｍ層配線膜を接続させる工程を備えたことを特
徴とする半導体装置の製造方法。 - 【請求項２】前記導電性薄膜を半導体装置全面に形成す
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】前記導電性薄膜を１００℃以下で形成する
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項４】前記導電性薄膜がアルミニウムあるいはア
ルミニウム合金からなることを特徴とする請求項１、２
記載の半導体装置の製造方法。 - 【請求項５】前記導電性薄膜が前記第ｎ層配線膜の露出
面と主要構成元素の同一な材料からなることを特徴とす
る請求項１、２記載の半導体装置の製造方法。 - 【請求項６】前記接続孔に於ける前記第ｎ層配線膜の露
出面と、前記導電性薄膜を構成する同一の主要構成元素
がアルミニウムであることを特徴とする請求項５記載の
半導体装置の製造方法。 - 【請求項７】前記熱処理の温度が、前記第ｎ層配線膜上
に前記絶縁膜を形成する温度より高いことを特徴とする
請求項１、２記載の半導体装置の製造方法。 - 【請求項８】前記第ｎ層配線膜の上下いずれか少なくと
も一方に、前記第ｎ層配線膜を容易に移動させる効果を
有する薄膜を形成し、且つ前記接続孔に於ける前記第ｎ
層配線を露出させる工程を備えたことを特徴とする請求
項１、２記載の半導体装置の製造方法。 - 【請求項９】前記第ｎ層配線膜としてアルミニウムある
いはアルミニウム合金を用い、前記第ｎ層配線膜を容易
に移動させる効果を有する前記薄膜としてチタンあるい
はチタン合金を用いることを特徴とする請求項８記載の
半導体装置の製造方法。 - 【請求項１０】前記導電性薄膜の形成と前記熱処理を同
一の真空装置内で連続的に処理することを特徴とする請
求項１、２記載の半導体装置の製造方法。 - 【請求項１１】半導体基板上に第ｎ層配線（ｎは自然
数）を形成する工程と、前記第ｎ層配線上に絶縁膜を形
成する工程と、前記絶縁膜の一部を選択的に除去するこ
とにより接続孔を形成し前記接続孔に於いて前記第ｎ層
配線を露出させる工程と、前記接続孔内に於いて前記第
ｎ層配線構成材料を容易に移動させる効果を有する薄い
側壁被膜を前記接続孔側壁にのみ選択的に形成し、前記
接続孔内の前記第ｎ層配線及び前記絶縁膜上面を露出さ
せる工程と、真空雰囲気中で熱処理を施すことにより前
記第ｎ層配線を前記接続孔上部まで隆起させる工程と、
第ｎ＋ｍ層配線（ｍは自然数）を少なくとも前記接続孔
上に形成し前記第ｎ層配線と前記第ｎ＋ｍ層配線とを接
続させる工程とを備えたことを特徴とする半導体装置の
製造方法。 - 【請求項１２】前記第ｎ層配線を前記接続孔上部まで隆
起させるための前記熱処理の温度が、前記第ｎ層配線上
に前記絶縁膜を形成する温度より高いことを特徴とする
請求項１１記載の半導体装置の製造方法。 - 【請求項１３】前記接続孔側壁に形成する前記側壁被膜
の膜厚を0.1μｍ以下とすることを特徴とする請求項１
１記載の半導体装置の製造方法。 - 【請求項１４】前記接続孔側壁にのみ前記側壁被膜を選
択的に形成し、前記接続孔内の前記第ｎ層配線及び前記
絶縁膜上面を露出させる工程として、前記接続孔を形成
する工程の後、前記側壁被膜材料を半導体装置全面に堆
積し異方性エッチングを施すことにより前記側壁被膜材
料を前記接続孔側壁にのみ残置させる工程を用いること
を特徴とする請求項１１記載の半導体装置の製造方法。 - 【請求項１５】前記接続孔内に於いて前記第ｎ層配線構
成材料を容易に移動させる効果を有する界面を構成する
薄い側壁被膜を前記接続孔側壁にのみ選択的に形成し、
前記接続孔内の前記第ｎ層配線及び前記絶縁膜上面を露
出させる工程と、熱処理を施すことにより前記第ｎ層配
線を前記接続孔上部まで隆起させる工程と、第ｎ＋ｍ層
配線（ｍは自然数）を少なくとも前記接続孔上に形成し
前記第ｎ層配線と前記第ｎ＋ｍ層配線とを接続させる工
程とを同一の真空装置内で連続的に処理することを特徴
とする請求項１１記載の半導体装置の製造方法。 - 【請求項１６】前記第ｎ層配線材料にアルミニウムある
いはアルミニウム合金を用い、前記側壁被膜にチタンあ
るいはチタン化合物を用いる構成とすることを特徴とす
る請求項１１記載の半導体装置の製造方法。 - 【請求項１７】前記第ｎ層配線としてアルミニウムある
いはアルミニウム合金を用いて、スパッタ法により半導
体基板温度100℃以下で堆積することを特徴とする請求
項１１記載の半導体装置の製造方法。 - 【請求項１８】前記第ｎ層配線として単結晶アルミニウ
ム膜を用いることを特徴とする請求項１１記載の半導体
装置の製造方法。 - 【請求項１９】前記第ｎ層配線としてアルミニウムある
いはアルミニウム合金を用いて、前記接続孔内に於いて
露出した前記第ｎ層配線の表面自然酸化膜を除去する工
程を加えた後、前記熱処理を施すことにより前記第ｎ層
配線を前記接続孔上部まで隆起させることを特徴とする
請求項１１記載の半導体装置の製造方法。 - 【請求項２０】前記第ｎ層配線の上下いずれか少なくと
も一方に、前記第ｎ層配線構成材料を容易に移動させる
効果を有する薄膜を形成し、且つ前記接続孔に於ける前
記第ｎ層配線を露出させる工程を備えたことを特徴とす
る請求項１１記載の半導体装置の製造方法。 - 【請求項２１】前記第ｎ層配線と前記薄膜とが滑り易い
界面を有する構成として、前記第ｎ層配線材料にアルミ
ニウムあるいはアルミニウム合金を用い、前記薄膜にチ
タンあるいはチタン化合物を用いる構成とすることを特
徴とする請求項２０記載の半導体装置の製造方法。 - 【請求項２２】半導体基板上に第ｎ層配線膜（ｎは自然
数）を形成する工程と、前記第ｎ層配線膜上に絶縁膜を
形成する工程と、前記絶縁膜の一部を選択的に除去して
接続孔を形成し、前記接続孔に於いて前記第ｎ層配線膜
を露出させる工程と、前記第ｎ層配線構成材料を容易に
移動させる効果を有する薄い被膜を少なくとも前記接続
孔側壁に形成し、前記接続孔内の前記第ｎ層配線を露出
させる工程と、少なくとも前記被膜側壁及び前記接続孔
底部に前記第ｎ層配線膜と主要構成元素が同一な材料か
らなる導電性薄膜を形成する工程と、真空雰囲気内で熱
処理を施すことによって前記導電性薄膜を前記接続孔内
に移動させ、且つ前記第ｎ層配線を前記接続孔内に隆起
させる工程と、第ｎ＋ｍ層配線膜（ｍは自然数）を少な
くとも前記接続孔上に形成し、前記第ｎ層配線膜と前記
第ｎ＋ｍ層配線膜を接続させる工程を備えたことを特徴
とする半導体装置の製造方法。 - 【請求項２３】前記導電性薄膜を半導体装置全面に形成
することを特徴とする請求項２２記載の半導体装置の製
造方法。 - 【請求項２４】前記熱処理の温度が、前記第ｎ層配線上
に前記絶縁膜を形成する温度より高いことを特徴とする
請求項２２、２３記載の半導体装置の製造方法。 - 【請求項２５】前記第ｎ層配線構成材料を容易に移動さ
せる効果を有する前記薄い被膜の膜厚を0.1μｍ以下と
することを特徴とする請求項２２、２３記載の半導体装
置の製造方法。 - 【請求項２６】前記第ｎ層配線構成材料を容易に移動さ
せる効果を有する前記薄い被膜を少なくとも前記接続孔
側壁に形成し、前記接続孔内の前記第ｎ層配線及び前記
絶縁膜上面を露出させる工程と、前記導電性薄膜を形成
する工程と、前記熱処理を施すことにより前記導電性薄
膜を前記接続孔内に移動させ、且つ前記第ｎ層配線を前
記接続孔内に隆起させる工程と、前記第ｎ＋ｍ層配線を
形成し前記第ｎ層配線と前記第ｎ＋ｍ層配線とを接続さ
せる工程とを同一の真空装置内で連続的に処理すること
を特徴とする請求項２２、２３記載の半導体装置の製造
方法。 - 【請求項２７】前記接続孔に於ける前記第ｎ層配線膜の
露出面と、前記導電性薄膜を構成する同一の主要構成元
素がアルミニウム、前記薄い被膜がチタンあるいはチタ
ン合金であることを特徴とする請求項２２記載の半導体
装置の製造方法。 - 【請求項２８】前記第ｎ層配線としてアルミニウムある
いはアルミニウム合金を用いて、スパッタ法により半導
体基板温度100℃以下で堆積することを特徴とする請求
項２２記載の半導体装置の製造方法。 - 【請求項２９】前記第ｎ層配線の上下いずれか少なくと
も一方に、前記第ｎ層配線構成材料を容易に移動させる
効果を有する薄膜を形成し、且つ前記接続孔に於ける前
記第ｎ層配線を露出させる工程を備えたことを特徴とす
る請求項２２記載の半導体装置の製造方法。 - 【請求項３０】前記第ｎ層配線と前記薄膜とが滑り易い
界面を有する構成として、前記第ｎ層配線材料にアルミ
ニウムあるいはアルミニウム合金を用い、前記薄膜にチ
タンあるいはチタン合金を用いる構成とすることを特徴
とする請求項２９記載の半導体装置の製造方法。
Applications Claiming Priority (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7288991 | 1991-04-05 | ||
| JP7888491 | 1991-04-11 | ||
| JP3-261800 | 1991-10-09 | ||
| JP26180091 | 1991-10-09 | ||
| JP4-8320 | 1992-01-21 | ||
| JP832092 | 1992-01-21 | ||
| JP3-78884 | 1992-01-21 | ||
| JP3-72889 | 1992-01-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267471A true JPH05267471A (ja) | 1993-10-15 |
Family
ID=27454922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4079502A Pending JPH05267471A (ja) | 1991-04-05 | 1992-04-01 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5418187A (ja) |
| JP (1) | JPH05267471A (ja) |
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| WO1986003074A1 (en) * | 1984-11-09 | 1986-05-22 | Fanuc Ltd | System for controlling the speed of a servo motor |
| WO1987002485A1 (en) * | 1985-10-17 | 1987-04-23 | Fanuc Ltd | Speed control system |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280638A (ja) * | 1985-06-06 | 1986-12-11 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02237135A (ja) * | 1989-03-10 | 1990-09-19 | Fujitsu Ltd | 半導体装置の製造方法 |
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-
1992
- 1992-04-01 JP JP4079502A patent/JPH05267471A/ja active Pending
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1994
- 1994-02-28 US US08/202,880 patent/US5418187A/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| US5418187A (en) | 1995-05-23 |
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