JP2658568B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2658568B2 JP2658568B2 JP32706890A JP32706890A JP2658568B2 JP 2658568 B2 JP2658568 B2 JP 2658568B2 JP 32706890 A JP32706890 A JP 32706890A JP 32706890 A JP32706890 A JP 32706890A JP 2658568 B2 JP2658568 B2 JP 2658568B2
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- alloy
- semiconductor device
- barrier metal
- hole
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置及びその製造方法に関し、詳しく
は半導体装置のコンタクトホールに関するものである。
は半導体装置のコンタクトホールに関するものである。
従来、半導体装置を製造する際、配線形成は、コンタ
クトホールをあけた後Al−SiまたはAl−Si−Cuの合金を
スパッタ法で成膜し、パターニングを行い、水素アロイ
を行っていた。しかしこの方法では、アスペクト比の大
きいホールを埋め込めず、断線を起こすために、ポリシ
リコンまたはタングステンのような他材料でホールを埋
め込み、そののちAl−Si系合金をスパッタし、アロイす
る方法を用いるか、または、スパッタの際に基板温度を
上げて、Al合金を溶融状態にして、ホールに流し込み埋
め込む方法を使用してきた。
クトホールをあけた後Al−SiまたはAl−Si−Cuの合金を
スパッタ法で成膜し、パターニングを行い、水素アロイ
を行っていた。しかしこの方法では、アスペクト比の大
きいホールを埋め込めず、断線を起こすために、ポリシ
リコンまたはタングステンのような他材料でホールを埋
め込み、そののちAl−Si系合金をスパッタし、アロイす
る方法を用いるか、または、スパッタの際に基板温度を
上げて、Al合金を溶融状態にして、ホールに流し込み埋
め込む方法を使用してきた。
アスペクト比の大きいコンタクトホールを埋め込むた
めにポリシリコンを用いると、ポリシリコンは半導体で
あるので、たとえ不純物を高濃度に拡散させても金属の
場合に比べてコンタクト抵抗が高くなるという問題があ
った。
めにポリシリコンを用いると、ポリシリコンは半導体で
あるので、たとえ不純物を高濃度に拡散させても金属の
場合に比べてコンタクト抵抗が高くなるという問題があ
った。
一方、タングステンは、高アスペクト比のホールに埋
め込むことができ、材料自身の抵抗も低いが、Siとのコ
ンタクト抵抗が、特にp+−Siに対して高い。しかもタン
グステンがSi基板へ食い込み、それによってリーク電流
が生じるため、デバイスの電気特性が劣化するという問
題があった。
め込むことができ、材料自身の抵抗も低いが、Siとのコ
ンタクト抵抗が、特にp+−Siに対して高い。しかもタン
グステンがSi基板へ食い込み、それによってリーク電流
が生じるため、デバイスの電気特性が劣化するという問
題があった。
また、Al−Si系合金を溶融状態にしてホールを埋め込
む方法では、Al−Si系合金の共晶温度が577℃と高いた
め、十分に溶融させて埋め込みを行うと、場所によって
Alがpn接合をつきぬけてしまい、ジャンクションリーク
電流が増加するなど半導体装置の電気的特性への影響が
出る。また、微細なコンタクトではコンタクト入口で合
金が閉じてしまい、コンタクトホールを完全に埋め込め
ないという問題があった。
む方法では、Al−Si系合金の共晶温度が577℃と高いた
め、十分に溶融させて埋め込みを行うと、場所によって
Alがpn接合をつきぬけてしまい、ジャンクションリーク
電流が増加するなど半導体装置の電気的特性への影響が
出る。また、微細なコンタクトではコンタクト入口で合
金が閉じてしまい、コンタクトホールを完全に埋め込め
ないという問題があった。
本発明の目的は、このような問題点を解決した半導体
装置及びその製造方法を提供することにある。
装置及びその製造方法を提供することにある。
本発明の半導体装置は、 ホールを有し、ホール内の少なくとも基板半導体と接
する部分にバリアメタルを有し、前記バリアメタル上に
Ge膜を有し、さらにGe膜上にAl−Ge−Si合金を有するこ
とを特徴とする。
する部分にバリアメタルを有し、前記バリアメタル上に
Ge膜を有し、さらにGe膜上にAl−Ge−Si合金を有するこ
とを特徴とする。
本発明の半導体装置の製造方法は、 ホールを形成し、ホール内及び基板上にバリアメタル
膜を形成し、そのバリアメタル膜上にGe膜を形成したの
ち、基板温度を室温より高くAl−Ge合金の共晶温度以下
に設定して、Al−Si合金を、前記Ge膜上に半溶融状態で
スパッタ成膜して、ホールを埋め込むことを特徴とす
る。
膜を形成し、そのバリアメタル膜上にGe膜を形成したの
ち、基板温度を室温より高くAl−Ge合金の共晶温度以下
に設定して、Al−Si合金を、前記Ge膜上に半溶融状態で
スパッタ成膜して、ホールを埋め込むことを特徴とす
る。
また本発明の半導体装置は、 ホールを有し、ホール内の少なくとも基板半導体と接
する部分にバリアメタルを有し、前記バリアメタル上に
Ge膜を有し、さらにGe膜上にAl−Ge−Cu−Si合金を有す
ることを特徴とする。
する部分にバリアメタルを有し、前記バリアメタル上に
Ge膜を有し、さらにGe膜上にAl−Ge−Cu−Si合金を有す
ることを特徴とする。
また本発明の半導体装置の製造方法は、 ホールを形成し、ホール内及び基板上にバリアメタル
膜を形成し、そのバリアメタル膜上にGe膜を形成したの
ち、基板温度を室温より高くAl−Ge−Cu合金の共晶温度
以下に設定して、Al−Si−Cu合金を、前記Ge膜上に半溶
融状態でスパッタ成膜して、ホールを埋め込むことを特
徴とする。
膜を形成し、そのバリアメタル膜上にGe膜を形成したの
ち、基板温度を室温より高くAl−Ge−Cu合金の共晶温度
以下に設定して、Al−Si−Cu合金を、前記Ge膜上に半溶
融状態でスパッタ成膜して、ホールを埋め込むことを特
徴とする。
第２図はAl−Ge合金の相図である。Al−Ge合金は共晶
点が424℃とAl−Siに比べ低く、溶融し易い。したがっ
て、Al−Si系合金の場合よりも低い温度、すなわち、室
温より高く、Al−Ge系合金の共晶温度以下の基板温度で
Ge膜上にAl−Si系合金をスパッタすると、成膜中にAl−
Si系合金はGeを取り込み、Al−Ge−Si系合金は表面マイ
グレートを起こして、穴に流れ込みやすくなる。また、
Ge膜の下にバリアメタルを敷くことによりSiの吸い出し
防止を強化する作用がある。また、Al−Ge−Si合金にCu
を添加することにより、エレクトロマイグレーション耐
性が向上する作用がある。
点が424℃とAl−Siに比べ低く、溶融し易い。したがっ
て、Al−Si系合金の場合よりも低い温度、すなわち、室
温より高く、Al−Ge系合金の共晶温度以下の基板温度で
Ge膜上にAl−Si系合金をスパッタすると、成膜中にAl−
Si系合金はGeを取り込み、Al−Ge−Si系合金は表面マイ
グレートを起こして、穴に流れ込みやすくなる。また、
Ge膜の下にバリアメタルを敷くことによりSiの吸い出し
防止を強化する作用がある。また、Al−Ge−Si合金にCu
を添加することにより、エレクトロマイグレーション耐
性が向上する作用がある。
基板温度,Ge膜の厚さなどの条件によって、Ge膜が全
部Al−Ge−Si合金またはAl−Ge−Cu−Si合金になって、
バリアメタルとAl−Ge−Si合金またはAl−Ge−Cu−Si合
金が直接接する場合、Ge膜が薄く残ってバリアメタルと
Al−Ge−Si合金またはAl−Ge−Cu−Si合金の間にGe膜が
介在する場合、直接接する場所とGe膜が介在する場所が
コンタクトホール内、あるいはコンタクトホールごとに
混在する場合と種々の場合があるが、いずれも本発明に
含まれるものである。
部Al−Ge−Si合金またはAl−Ge−Cu−Si合金になって、
バリアメタルとAl−Ge−Si合金またはAl−Ge−Cu−Si合
金が直接接する場合、Ge膜が薄く残ってバリアメタルと
Al−Ge−Si合金またはAl−Ge−Cu−Si合金の間にGe膜が
介在する場合、直接接する場所とGe膜が介在する場所が
コンタクトホール内、あるいはコンタクトホールごとに
混在する場合と種々の場合があるが、いずれも本発明に
含まれるものである。
本発明の実施例について図面を参照して説明する。
第１図（ａ）〜（ｃ）は本発明の半導体装置の製造工
程の一実施例を示す断面図である。
程の一実施例を示す断面図である。
トランジスタなどの素子の一部となるp+拡散層15を表
面に形成したSi基板１上に酸化膜２をCVD法などで形成
し、酸化膜２をエッチングして径0.25μm,アスペクト比
４のコンタクトホール10を形成する（第１図（ａ））。
面に形成したSi基板１上に酸化膜２をCVD法などで形成
し、酸化膜２をエッチングして径0.25μm,アスペクト比
４のコンタクトホール10を形成する（第１図（ａ））。
Ti膜20を室温で200Å、引続きTiN膜25を基板温度200
℃で1000Åスパッタ成膜し、その後窒素雰囲気中でラン
プアニールを620℃で30秒間行った（第１図（ｂ））。
℃で1000Åスパッタ成膜し、その後窒素雰囲気中でラン
プアニールを620℃で30秒間行った（第１図（ｂ））。
次にGe膜３を室温で1000Åスパッタしたのち、続いて
その上に、Siを１重量％含有するAl−Si合金膜またはSi
を１％、Cuを0.5％含有するAl−Si−Cu合金膜４を、基
板温度100〜300℃で酸化膜２上で厚さ１μｍとなるよう
にスパッタ成膜する（第１図（ｃ））。スパッタパワー
は0.9〜7.0kWであった。
その上に、Siを１重量％含有するAl−Si合金膜またはSi
を１％、Cuを0.5％含有するAl−Si−Cu合金膜４を、基
板温度100〜300℃で酸化膜２上で厚さ１μｍとなるよう
にスパッタ成膜する（第１図（ｃ））。スパッタパワー
は0.9〜7.0kWであった。
この方法によりアスペクト比１以上のコンタクトホー
ルを埋め込むことができた。また、ジャンクションリー
ク電流は観測されなかった。
ルを埋め込むことができた。また、ジャンクションリー
ク電流は観測されなかった。
本発明によれば、電気特性が劣化せず、しかも微細な
コンタクトも十分に埋め込むことができる。また、本発
明を用いれば、埋め込み用の高融点金属などの材料を使
用せず、従来のスパッタ法で微細コンタクトが埋め込め
るため、将来の微細デバイス作製で従来の製造プロセス
をそのまま使用できる効果がある。
コンタクトも十分に埋め込むことができる。また、本発
明を用いれば、埋め込み用の高融点金属などの材料を使
用せず、従来のスパッタ法で微細コンタクトが埋め込め
るため、将来の微細デバイス作製で従来の製造プロセス
をそのまま使用できる効果がある。
第１図は本発明の半導体装置の製造方法の一実施例を示
す断面図、 第２図は本発明の作用を説明するAl−Geの相図である。 １……Si基板 ２……酸化膜 ３……Ge膜 ４……Al−１％Si膜またはAl−１％Si−0.5％Cu膜 10……コンタクトホール 15……p+拡散層 20……Ti膜 25……TiN膜
す断面図、 第２図は本発明の作用を説明するAl−Geの相図である。 １……Si基板 ２……酸化膜 ３……Ge膜 ４……Al−１％Si膜またはAl−１％Si−0.5％Cu膜 10……コンタクトホール 15……p+拡散層 20……Ti膜 25……TiN膜
Claims (4)
- 【請求項１】ホールを有し、ホール内の少なくとも基板
半導体と接する部分にバリアメタルを有し、前記バリア
メタル上にGe膜を有し、さらにGe膜上にAl−Ge−Si合金
を有することを特徴とする半導体装置。 - 【請求項２】ホールを形成し、ホール内及び基板上にバ
リアメタル膜を形成し、そのバリアメタル膜上にGe膜を
形成したのち、基板温度を室温より高くAl−Ge合金の共
晶温度以下に設定して、Al−Si合金を、前記Ge膜上に半
溶融状態でスパッタ成膜して、ホールを埋め込むことを
特徴とする半導体装置の製造方法。 - 【請求項３】ホールを有し、ホール内の少なくとも基板
半導体と接する部分にバリアメタルを有し、前記バリア
メタル上にGe膜を有し、さらにGe膜上にAl−Ge−Cu−Si
合金を有することを特徴とする半導体装置。 - 【請求項４】ホールを形成し、ホール内及び基板上にバ
リアメタル膜を形成し、そのバリアメタル膜上にGe膜を
形成したのち、基板温度を室温より高くAl−Ge−Cu合金
の共晶温度以下に設定して、Al−Si−Cu合金を、前記Ge
膜上に半溶融状態でスパッタ成膜して、ホールを埋め込
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32706890A JP2658568B2 (ja) | 1990-11-28 | 1990-11-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32706890A JP2658568B2 (ja) | 1990-11-28 | 1990-11-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04196421A JPH04196421A (ja) | 1992-07-16 |
| JP2658568B2 true JP2658568B2 (ja) | 1997-09-30 |
Family
ID=18194937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32706890A Expired - Lifetime JP2658568B2 (ja) | 1990-11-28 | 1990-11-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658568B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998021749A1 (fr) | 1996-11-14 | 1998-05-22 | Tokyo Electron Limited | Procede de nettoyage d'un dispositif de traitement au plasma et procede de traitement au plasma |
| KR100480582B1 (ko) * | 1998-03-10 | 2005-05-16 | 삼성전자주식회사 | 반도체장치의배리어막형성방법및이를이용한금속배선형성방법 |
| EP2474643B1 (en) * | 2011-01-11 | 2016-01-06 | Imec | Method for direct deposition of a germanium layer |
-
1990
- 1990-11-28 JP JP32706890A patent/JP2658568B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04196421A (ja) | 1992-07-16 |
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