JPS6276518A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6276518A JPS6276518A JP21457385A JP21457385A JPS6276518A JP S6276518 A JPS6276518 A JP S6276518A JP 21457385 A JP21457385 A JP 21457385A JP 21457385 A JP21457385 A JP 21457385A JP S6276518 A JPS6276518 A JP S6276518A
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- Japan
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- high melting
- wiring
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に係り、特に電極配線の
形成方法に関する。
形成方法に関する。
〔発明の技術的背景とその問題点）
ＬＳＩの高集積化に伴い、ソース、Ｉ〜レインなどの拡
散層として０．３μｍ以王ε０った極めて浅いものが要
求されるようになっている。この壜な浅い拡散層を用い
た場合、純アルミニウム（Ａ２）を用いて電極配線を形
成すると、素子製造工程の温度上昇により八２と基板シ
リコン（Ｓｉ）とが相互拡散し、Ａ℃のスパイクが拡散
層を突抜けてｐｎ接合を破壊する、という問題がある。
散層として０．３μｍ以王ε０った極めて浅いものが要
求されるようになっている。この壜な浅い拡散層を用い
た場合、純アルミニウム（Ａ２）を用いて電極配線を形
成すると、素子製造工程の温度上昇により八２と基板シ
リコン（Ｓｉ）とが相互拡散し、Ａ℃のスパイクが拡散
層を突抜けてｐｎ接合を破壊する、という問題がある。
この様な相互拡散を防止する手段として、予めＡ℃中に
固溶限界以上の８１を混入させておくことが行われてい
る。
固溶限界以上の８１を混入させておくことが行われてい
る。
しかしながらこの方法を用いた場合、Ａｆｆｉ中の過剰
の８１がコンタクト部に析出し、しかもこれが八２を含
んだｐ型結晶となる。このために、特にｎ型拡散層に対
してコンタクト抵抗が高いものとなる欠点がある。
の８１がコンタクト部に析出し、しかもこれが八２を含
んだｐ型結晶となる。このために、特にｎ型拡散層に対
してコンタクト抵抗が高いものとなる欠点がある。
Ａ２の突扱けを防止する他の手段として、Ａｆｆｉと基
板３ｉの間にこれらの相互拡散を防止するためのバリア
層を介在させる方法がある。バリア苦としては、高融点
金属または高融点金属や負金属のシリサイド膜、あるい
は高融点金属の窒化物膜等が用いられる。しかしこの方
法でも、確実な相互拡散防止と十分低いコンタクト抵抗
を両立させる条件は未だ見出だされていなかった。
板３ｉの間にこれらの相互拡散を防止するためのバリア
層を介在させる方法がある。バリア苦としては、高融点
金属または高融点金属や負金属のシリサイド膜、あるい
は高融点金属の窒化物膜等が用いられる。しかしこの方
法でも、確実な相互拡散防止と十分低いコンタクト抵抗
を両立させる条件は未だ見出だされていなかった。
（発明の目的）
本発明は上記の点に鑑みなされたもので、浅い拡散層に
対しても十分に低いコンタクト抵抗をもつ信頼性の高い
電極配線を形成するようにした半導体装置の製造方法を
促供することを目的とする。
対しても十分に低いコンタクト抵抗をもつ信頼性の高い
電極配線を形成するようにした半導体装置の製造方法を
促供することを目的とする。
（発明の諏要）
本発明は、へ２等の配線金Ｒ膜を形成する前にバリア層
を形成する工程として、過剰の高融点金属と３ｉの混合
物膜をスパッタ法により形成し、これを窒素雰囲気中で
熱処理して高融点金属のシリサイド膜と高融点金属の窒
化物膜の積層膜に変換する工程を設ける。
を形成する工程として、過剰の高融点金属と３ｉの混合
物膜をスパッタ法により形成し、これを窒素雰囲気中で
熱処理して高融点金属のシリサイド膜と高融点金属の窒
化物膜の積層膜に変換する工程を設ける。
本発明によれば、コンタクト抵抗の十分低い電極配線が
得られる。またＡ２配線等と基板Ｓ１との反応は効果的
に抑制され、浅い拡散層に対しても安定したコンタクト
特性を維持できる信頼性の高いＮ極配線が形成される。
得られる。またＡ２配線等と基板Ｓ１との反応は効果的
に抑制され、浅い拡散層に対しても安定したコンタクト
特性を維持できる信頼性の高いＮ極配線が形成される。
従って本発明は、ますます浅い拡散層が要求されるＬＳ
Ｉに適用して大きな効果が得られる。
Ｉに適用して大きな効果が得られる。
以下本発明の詳細な説明する。
第１図〜第４図は一実施例の電極配線形成工程を示す。
まず公知の方法により、ｐ型Ｓｉ基板１にｎ＋型型数散
層２形成し、この基板上にシリコン酸化膜３を形成した
後、この酸化膜３にコンタクト孔を形成する（第１図）
。「１＋＋拡散層２は例えばＭＯＳＦＥＴのソースまた
はドレイン頭載である。次にターゲットとしてチタン（
Ｔｉ）と３ｉのモザイク・ターゲットを用いたスパッタ
リング装置により、全面にＴｉと８１の混合物膜４を５
００〜２０００人形成する（第２図）。Ｔ１と８１の割
合いは、スパッタした混合膜のＴｉがシリサイド化した
時の化学量論組成よりＴｉの方が過剰になるように、モ
ザイク・ターゲットを予め調整しておく。次にこの基板
を、窒素雰囲気中で４００℃〜９００℃、３０分程度熱
処理し、混合膜４中のＴｉとＳｉを反応させてＴｉシリ
サイド膜５１を形成し、同時に過剰の丁１を窒化してＴ
１窒化膜５２を形成する（第３図）。こうして、後に形
成されるＡ２配線のバリア層となるＴｉシリサイド膜５
五とＴｉ窒化膜５２の積層膜５が得られる。この後通常
のスパッタ法により配線金属膜として厚さ８０００人の
Ａ２膜６を形成し、その後Ａｆｆｉ膜６とその下の積層
ＩＩ！５を連続的にエツチングして所定の配線パターン
を形成する（第４図）。
層２形成し、この基板上にシリコン酸化膜３を形成した
後、この酸化膜３にコンタクト孔を形成する（第１図）
。「１＋＋拡散層２は例えばＭＯＳＦＥＴのソースまた
はドレイン頭載である。次にターゲットとしてチタン（
Ｔｉ）と３ｉのモザイク・ターゲットを用いたスパッタ
リング装置により、全面にＴｉと８１の混合物膜４を５
００〜２０００人形成する（第２図）。Ｔ１と８１の割
合いは、スパッタした混合膜のＴｉがシリサイド化した
時の化学量論組成よりＴｉの方が過剰になるように、モ
ザイク・ターゲットを予め調整しておく。次にこの基板
を、窒素雰囲気中で４００℃〜９００℃、３０分程度熱
処理し、混合膜４中のＴｉとＳｉを反応させてＴｉシリ
サイド膜５１を形成し、同時に過剰の丁１を窒化してＴ
１窒化膜５２を形成する（第３図）。こうして、後に形
成されるＡ２配線のバリア層となるＴｉシリサイド膜５
五とＴｉ窒化膜５２の積層膜５が得られる。この後通常
のスパッタ法により配線金属膜として厚さ８０００人の
Ａ２膜６を形成し、その後Ａｆｆｉ膜６とその下の積層
ＩＩ！５を連続的にエツチングして所定の配線パターン
を形成する（第４図）。
この実施例によれば、配線はＴ１シリサイド膜５＋、Ｔ
ｉ窒化ｌ１１５２及びＡλ膜６の３層構造となり、Ａｇ
のみの場合に比べて配線抵抗は非常に低いものとなる。
ｉ窒化ｌ１１５２及びＡλ膜６の３層構造となり、Ａｇ
のみの場合に比べて配線抵抗は非常に低いものとなる。
配線の基板Ｓｉとのコンタクト部はＴｉシリサイド膜５
１であり、コンタクト抵抗も十分に低くなる。またＡｆ
ｌ膜６と基板Ｓ１とはＴ１シリサイド膜５１及びＴ１窒
化膜５２により分離されているため、基板Ｓ１と八りの
反応は確実に防止され、ＡＲのスパイクが拡散層２に入
ることがない。またシリサイド形成のための３ｉ供給源
は基板ではなく、Ｔ１と８１の混合物膜であるため、シ
リサイド化の熱処理工程で基板との反応は防止される。
１であり、コンタクト抵抗も十分に低くなる。またＡｆ
ｌ膜６と基板Ｓ１とはＴ１シリサイド膜５１及びＴ１窒
化膜５２により分離されているため、基板Ｓ１と八りの
反応は確実に防止され、ＡＲのスパイクが拡散層２に入
ることがない。またシリサイド形成のための３ｉ供給源
は基板ではなく、Ｔ１と８１の混合物膜であるため、シ
リサイド化の熱処理工程で基板との反応は防止される。
従ってｎ＋型型数散層２０．３μｒｒＬ以下という極め
て浅い場合にも問題ない。更にへ２配線の下地にＴｉ窒
化膜があることから、Ａｆｌ配線のヒロック発生も効果
的に防止される。
て浅い場合にも問題ない。更にへ２配線の下地にＴｉ窒
化膜があることから、Ａｆｌ配線のヒロック発生も効果
的に防止される。
以上のようにこの実施例によれば、浅い拡散層に対して
も熱的に安定な浸れたコンタクト特性を示す電極配線が
形成される。
も熱的に安定な浸れたコンタクト特性を示す電極配線が
形成される。
本発明は上記実施例に限られるものではない。
例えばＴｉの代わりにモリブデン（Ｍ○）、タングステ
ン（Ｗ）、タンタル（Ｔａ＞など他の高融点金属を用い
ることができ、その場合にも上記実施例と同様の効果が
期待できる。
ン（Ｗ）、タンタル（Ｔａ＞など他の高融点金属を用い
ることができ、その場合にも上記実施例と同様の効果が
期待できる。
第１図〜第４図は本発明の一実施例の電極配線形成工程
を示す図である。 １・・・ｐ型３ｉ基板、２・・・ｎ＋型抵拡散層３・・
・シリコン酸化膜、４・・・Ｔ１とＳｌの混合物膜、５
１・・・Ｔｉシリサイド膜、５２・・・Ｔｉ窒化膜、５
・・・積層膜、６・・・Ａｆｆｉ膜。 出願人代理人 弁理士 鈴江武彦 第１図 １゜ 第２図 第４図
を示す図である。 １・・・ｐ型３ｉ基板、２・・・ｎ＋型抵拡散層３・・
・シリコン酸化膜、４・・・Ｔ１とＳｌの混合物膜、５
１・・・Ｔｉシリサイド膜、５２・・・Ｔｉ窒化膜、５
・・・積層膜、６・・・Ａｆｆｉ膜。 出願人代理人 弁理士 鈴江武彦 第１図 １゜ 第２図 第４図
Claims (1)
- 基体の半導体層表面に絶縁膜を形成し、この絶縁膜にコ
ンタクト孔を形成する工程と、コンタクト孔が形成され
た絶縁膜上に過剰の高融点金属とシリコンの混合物膜を
スパッタ法により形成する工程と、窒素雰囲気中で熱処
理して前記混合物膜を高融点金属のシリサイド膜と高融
点金属の窒化物膜の積層膜に変換する工程と、前記積層
膜上に重ねて配線金属膜を形成する工程とを備えたこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21457385A JPS6276518A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21457385A JPS6276518A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6276518A true JPS6276518A (ja) | 1987-04-08 |
Family
ID=16657951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21457385A Pending JPS6276518A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276518A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6312132A (ja) * | 1986-07-03 | 1988-01-19 | Sony Corp | 半導体装置の製造方法 |
| JPS6437011A (en) * | 1987-07-31 | 1989-02-07 | Nec Corp | Manufacture of semiconductor integrated circuit |
| KR20000057879A (ko) * | 1999-02-05 | 2000-09-25 | 가네꼬 히사시 | 고융점금속질화막 및 고융점금속실리사이드막을 이용한배선을 갖는 반도체장치 및 그 제조방법 |
-
1985
- 1985-09-30 JP JP21457385A patent/JPS6276518A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6312132A (ja) * | 1986-07-03 | 1988-01-19 | Sony Corp | 半導体装置の製造方法 |
| JPS6437011A (en) * | 1987-07-31 | 1989-02-07 | Nec Corp | Manufacture of semiconductor integrated circuit |
| KR20000057879A (ko) * | 1999-02-05 | 2000-09-25 | 가네꼬 히사시 | 고융점금속질화막 및 고융점금속실리사이드막을 이용한배선을 갖는 반도체장치 및 그 제조방법 |
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