JPH11274104A - 金属―シリコン接触バリア被膜用の平坦な界面を有する接点及びその生成方法 - Google Patents
金属―シリコン接触バリア被膜用の平坦な界面を有する接点及びその生成方法Info
- Publication number
- JPH11274104A JPH11274104A JP11028016A JP2801699A JPH11274104A JP H11274104 A JPH11274104 A JP H11274104A JP 11028016 A JP11028016 A JP 11028016A JP 2801699 A JP2801699 A JP 2801699A JP H11274104 A JPH11274104 A JP H11274104A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- cobalt
- titanium
- present
- silicide layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010703 silicon Substances 0.000 title claims abstract description 86
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 83
- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- 230000004888 barrier function Effects 0.000 title description 15
- 239000011248 coating agent Substances 0.000 title description 2
- 238000000576 coating method Methods 0.000 title description 2
- 239000010941 cobalt Substances 0.000 claims abstract description 115
- 229910017052 cobalt Inorganic materials 0.000 claims abstract description 115
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims abstract description 115
- 239000010936 titanium Substances 0.000 claims abstract description 115
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 101
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 99
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 85
- 238000000034 method Methods 0.000 claims abstract description 74
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 239000004020 conductor Substances 0.000 claims abstract description 21
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910021332 silicide Inorganic materials 0.000 claims description 82
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 79
- 238000000137 annealing Methods 0.000 claims description 21
- 238000000151 deposition Methods 0.000 claims description 17
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 16
- 229910052721 tungsten Inorganic materials 0.000 claims description 16
- 239000010937 tungsten Substances 0.000 claims description 16
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 6
- 238000001771 vacuum deposition Methods 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- 229910000676 Si alloy Inorganic materials 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 239000010949 copper Substances 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 239000010931 gold Substances 0.000 claims description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 3
- 229910000838 Al alloy Inorganic materials 0.000 claims description 2
- 229910001020 Au alloy Inorganic materials 0.000 claims description 2
- 229910001362 Ta alloys Inorganic materials 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 194
- 229910052751 metal Inorganic materials 0.000 description 18
- 239000002184 metal Substances 0.000 description 18
- 229910000531 Co alloy Inorganic materials 0.000 description 14
- 229910001069 Ti alloy Inorganic materials 0.000 description 14
- 239000004065 semiconductor Substances 0.000 description 14
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 13
- 229910019001 CoSi Inorganic materials 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 238000006243 chemical reaction Methods 0.000 description 8
- 229910045601 alloy Inorganic materials 0.000 description 6
- 239000000956 alloy Substances 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 6
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 239000011737 fluorine Substances 0.000 description 5
- 229910052731 fluorine Inorganic materials 0.000 description 5
- 238000005755 formation reaction Methods 0.000 description 5
- 229910052757 nitrogen Inorganic materials 0.000 description 5
- 229910021341 titanium silicide Inorganic materials 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000004458 analytical method Methods 0.000 description 3
- 229910001873 dinitrogen Inorganic materials 0.000 description 3
- 238000005430 electron energy loss spectroscopy Methods 0.000 description 3
- 238000002149 energy-dispersive X-ray emission spectroscopy Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000003917 TEM image Methods 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000002159 nanocrystal Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 238000002441 X-ray diffraction Methods 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 238000000701 chemical imaging Methods 0.000 description 1
- 230000003749 cleanliness Effects 0.000 description 1
- 238000010549 co-Evaporation Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000010218 electron microscopic analysis Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 231100000572 poisoning Toxicity 0.000 description 1
- 230000000607 poisoning effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000005477 sputtering target Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
- H01L2221/1068—Formation and after-treatment of conductors
- H01L2221/1073—Barrier, adhesion or liner layers
- H01L2221/1078—Multiple stacked thin films not being formed in openings in dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 原子的に平坦な界面を有する導電性接点及び
その形成方法を提供すること。 【解決手段】 コバルトとチタンを含む層をシリコン基
板上に付着し、得られた構造を窒素含有雰囲気中で約５
００℃〜約７００℃でアニールする。アニールで形成さ
れた構造の頂部に導電性材料を付着する。導電性材料が
その下のシリコン基板内に拡散するのを防ぐ平坦な界面
が形成される。この方法を用いて、非常に小さなデバイ
スの接点や、ＵＬＳＩの浅い接合で必要とされるような
浅い接合を形成することができる。
その形成方法を提供すること。 【解決手段】 コバルトとチタンを含む層をシリコン基
板上に付着し、得られた構造を窒素含有雰囲気中で約５
００℃〜約７００℃でアニールする。アニールで形成さ
れた構造の頂部に導電性材料を付着する。導電性材料が
その下のシリコン基板内に拡散するのを防ぐ平坦な界面
が形成される。この方法を用いて、非常に小さなデバイ
スの接点や、ＵＬＳＩの浅い接合で必要とされるような
浅い接合を形成することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
製造における導電性接点及びその形成に関する。さらに
詳細には、導電性材料のその下にある半導体層への拡散
を防止する原子的に平坦な界面を有する接点及びその形
成する方法に関する。
製造における導電性接点及びその形成に関する。さらに
詳細には、導電性材料のその下にある半導体層への拡散
を防止する原子的に平坦な界面を有する接点及びその形
成する方法に関する。
【０００２】
【従来の技術】半導体デバイス回路の速度と密度の絶え
間ない増大に伴って、デバイスの垂直寸法が減少し、信
頼できる高密度の配線が必要になってきた。垂直寸法の
減少により浅いデバイス接合が生み出されている。
間ない増大に伴って、デバイスの垂直寸法が減少し、信
頼できる高密度の配線が必要になってきた。垂直寸法の
減少により浅いデバイス接合が生み出されている。
【０００３】集積回路の加工の際には、シリコンからな
る個々のデバイスは後の金属層によって回路に接続され
る。金属とシリコンの界面には細心の注意を払わなけれ
ばならない。なぜならば金属／シリコン接合はいくつか
の問題を起こしやすく製造上注意を要するからである。
このような問題のうちの２つは、電気的に開路のように
見える高オーム性接続と、接触する金属によるデバイス
の中毒である。
る個々のデバイスは後の金属層によって回路に接続され
る。金属とシリコンの界面には細心の注意を払わなけれ
ばならない。なぜならば金属／シリコン接合はいくつか
の問題を起こしやすく製造上注意を要するからである。
このような問題のうちの２つは、電気的に開路のように
見える高オーム性接続と、接触する金属によるデバイス
の中毒である。
【０００４】相互接続の形成の際には、コンタクト・ホ
ールを絶縁層、通常は二酸化ケイ素内に形成して、下に
ある半導体基板、通常はＰ−ウェル内に配置されたＮ＋
領域、またはＮ−ウェル内に配置されたＰ＋領域を露出
させる。
ールを絶縁層、通常は二酸化ケイ素内に形成して、下に
ある半導体基板、通常はＰ−ウェル内に配置されたＮ＋
領域、またはＮ−ウェル内に配置されたＰ＋領域を露出
させる。
【０００５】相互接続を形成するには、標準の方法でコ
ンタクト・ホールに適当な金属を付着する。金属を半導
体基板と直接接触して配置する場合、その後のデバイス
加工中、特にデバイスのパッケージングの際に直面する
４００℃より高い温度で、その金属は拡散することがで
きる。
ンタクト・ホールに適当な金属を付着する。金属を半導
体基板と直接接触して配置する場合、その後のデバイス
加工中、特にデバイスのパッケージングの際に直面する
４００℃より高い温度で、その金属は拡散することがで
きる。
【０００６】拡散は半導体中への金属のスパイク現象を
もたらす。スパイクは通常半導体内に約０．５ミクロン
未満だけ延び、従って、デバイスが０．５ミクロンより
厚い場合、特別の問題とはならない。しかしながら、デ
バイスが厚さ０．５ミクロン未満の高密度回路では、ス
パイク現象は金属を下のＰ−ウェルまたはＮ−ウェルと
短絡させて、デバイスを作動不能にすることがあり得
る。
もたらす。スパイクは通常半導体内に約０．５ミクロン
未満だけ延び、従って、デバイスが０．５ミクロンより
厚い場合、特別の問題とはならない。しかしながら、デ
バイスが厚さ０．５ミクロン未満の高密度回路では、ス
パイク現象は金属を下のＰ−ウェルまたはＮ−ウェルと
短絡させて、デバイスを作動不能にすることがあり得
る。
【０００７】金属シリサイドは通常デバイス接合への良
好なオーム接触を形成するために用いられる。チタン・
シリサイド（ＴｉＳｉ2）は、その低い抵抗率、自己整
合能力、及び比較的良好な熱安定性のために、自己整合
シリサイドの応用例用にＵＬＳＩ工業で最も広く用いら
れるシリサイドとなっている。チタンは標準の付着技術
によってコンタクト・ホール内に付着される。その後基
板と金属を約５００℃〜７００℃に加熱することによっ
てシリサイド化が実施される。
好なオーム接触を形成するために用いられる。チタン・
シリサイド（ＴｉＳｉ2）は、その低い抵抗率、自己整
合能力、及び比較的良好な熱安定性のために、自己整合
シリサイドの応用例用にＵＬＳＩ工業で最も広く用いら
れるシリサイドとなっている。チタンは標準の付着技術
によってコンタクト・ホール内に付着される。その後基
板と金属を約５００℃〜７００℃に加熱することによっ
てシリサイド化が実施される。
【０００８】接合リークを最小限に抑えるには、デバイ
ス接合をシリサイドの下に保持しなければならない。こ
の距離は、コンタクト・ホール内に付着された金属の量
と、加熱中に消費されたシリコンの量と、加熱の際の反
応面の平面性によって決まる。消費されたシリコンの量
は、化学量論と、形成されたシリサイドの結晶構造、な
らびにアニール時間と、アニール温度によって決まる。
チタン・シリサイドでは金属対シリコンのモル比は２対
１である。シリサイド反応面の平面性は、金属付着前の
シリコン表面の清浄さや反応温度など多くの変数によっ
て制御される。通常の半導体製造シーケンスでは、平坦
でない尖った反応面が生じる。より少ししかシリコンを
消費せず、または、より平面に近い反応面をもたらす、
あるいはその両方のシリサイド化プロセスを用いて、接
合深さをより浅くすることもできる。
ス接合をシリサイドの下に保持しなければならない。こ
の距離は、コンタクト・ホール内に付着された金属の量
と、加熱中に消費されたシリコンの量と、加熱の際の反
応面の平面性によって決まる。消費されたシリコンの量
は、化学量論と、形成されたシリサイドの結晶構造、な
らびにアニール時間と、アニール温度によって決まる。
チタン・シリサイドでは金属対シリコンのモル比は２対
１である。シリサイド反応面の平面性は、金属付着前の
シリコン表面の清浄さや反応温度など多くの変数によっ
て制御される。通常の半導体製造シーケンスでは、平坦
でない尖った反応面が生じる。より少ししかシリコンを
消費せず、または、より平面に近い反応面をもたらす、
あるいはその両方のシリサイド化プロセスを用いて、接
合深さをより浅くすることもできる。
【０００９】拡散を防ぐため、多くの半導体製造シーケ
ンスでは拡散バリアを金属とシリコン基板の間に用いて
いる。通常のプロセス・シーケンスでは、窒化チタン
（ＴｉＮ）が、普通に使用される導電性材料であるタン
グステンを六フッ化タングステンから化学的気相付着に
よって付着する際に、六フッ化タングステンとフッ素の
アタックに対するバリアとして用いられる。窒化チタン
のバリアを形成する好ましい方法は、窒素ガス、アンモ
ニア蒸気、フォーミング・ガスなど、窒素含有雰囲気中
でシリサイド化反応を実施することによるものである。
チタン・シリサイドと同時に窒化チタンが形成される。
ンスでは拡散バリアを金属とシリコン基板の間に用いて
いる。通常のプロセス・シーケンスでは、窒化チタン
（ＴｉＮ）が、普通に使用される導電性材料であるタン
グステンを六フッ化タングステンから化学的気相付着に
よって付着する際に、六フッ化タングステンとフッ素の
アタックに対するバリアとして用いられる。窒化チタン
のバリアを形成する好ましい方法は、窒素ガス、アンモ
ニア蒸気、フォーミング・ガスなど、窒素含有雰囲気中
でシリサイド化反応を実施することによるものである。
チタン・シリサイドと同時に窒化チタンが形成される。
【００１０】得られる界面の表面形状のため、より小さ
くて浅い接合デバイスの開発におけるこの方法の有用性
は限られている。この方法は、非常に狭い領域内で、上
からのＴｉＯxＮyの形成と下からのＴｉＳｉ2の形成と
いう競合する反応を含んでいる。従って、その二重層の
層の厚さを制御するのは困難であり、その層は通常窒素
が不足している。チタン・シリサイド層の形成では基板
由来のシリコンが消費され、その層は先が尖る可能性が
ある。
くて浅い接合デバイスの開発におけるこの方法の有用性
は限られている。この方法は、非常に狭い領域内で、上
からのＴｉＯxＮyの形成と下からのＴｉＳｉ2の形成と
いう競合する反応を含んでいる。従って、その二重層の
層の厚さを制御するのは困難であり、その層は通常窒素
が不足している。チタン・シリサイド層の形成では基板
由来のシリコンが消費され、その層は先が尖る可能性が
ある。
【００１１】チタン・シリサイドとシリコンの間の粗い
界面は、浅い接合や小さなデバイスにとって良くない。
この層はタングステンの化学的気相付着中のアタックに
対して信頼できないバリアであり、タングステンの侵入
を導き、デバイスを破壊する恐れがある。層のバリア特
性はチタンの付着とその後のアニール中の酸素の取込み
により改善することができるが、ＴｉＯxＮy層の厚さの
非均一性はバリアとしての有効性を減少させ問題を残
す。
界面は、浅い接合や小さなデバイスにとって良くない。
この層はタングステンの化学的気相付着中のアタックに
対して信頼できないバリアであり、タングステンの侵入
を導き、デバイスを破壊する恐れがある。層のバリア特
性はチタンの付着とその後のアニール中の酸素の取込み
により改善することができるが、ＴｉＯxＮy層の厚さの
非均一性はバリアとしての有効性を減少させ問題を残
す。
【００１２】米国特許第５５６７６５２号は、（１）シ
リコン基板の表面上に二酸化ケイ素層を形成し、（２）
前記酸化物層上にチタン層を付着し、（３）チタン層上
にコバルト層を付着し、（４）基板を窒素含有雰囲気中
で加熱処理するという方法を開示している。加熱処理の
際、チタンは二酸化ケイ素と反応して、界面にケイ素を
形成する。次いで、コバルトの一部がチタンを通り抜け
て移動し、界面にＣｏＳｉ2層を形成する。界面に形成
されたＣｏＳｉ2層はシリコン基板の結晶配向を反映す
る。したがって非常に平坦なＣｏＳｉ2層が界面に形成
される。しかしながら、この方法により、いくつかの追
加ステップが加工シーケンスに導入される。第一に二酸
化ケイ素層の形成が必要である。金属の単一層の代わり
に２つの金属層、すなわちチタン層とコバルト層を個々
に付着しなければならない。加熱処理に続いて、ＣｏＳ
ｉ2層上に金属が付着できる前に、熱処理中に形成され
た酸素含有窒化チタン層と、未反応のコバルト層の両方
を除去することが必要である。これらの層のそれぞれの
除去は別々のステップを要する。
リコン基板の表面上に二酸化ケイ素層を形成し、（２）
前記酸化物層上にチタン層を付着し、（３）チタン層上
にコバルト層を付着し、（４）基板を窒素含有雰囲気中
で加熱処理するという方法を開示している。加熱処理の
際、チタンは二酸化ケイ素と反応して、界面にケイ素を
形成する。次いで、コバルトの一部がチタンを通り抜け
て移動し、界面にＣｏＳｉ2層を形成する。界面に形成
されたＣｏＳｉ2層はシリコン基板の結晶配向を反映す
る。したがって非常に平坦なＣｏＳｉ2層が界面に形成
される。しかしながら、この方法により、いくつかの追
加ステップが加工シーケンスに導入される。第一に二酸
化ケイ素層の形成が必要である。金属の単一層の代わり
に２つの金属層、すなわちチタン層とコバルト層を個々
に付着しなければならない。加熱処理に続いて、ＣｏＳ
ｉ2層上に金属が付着できる前に、熱処理中に形成され
た酸素含有窒化チタン層と、未反応のコバルト層の両方
を除去することが必要である。これらの層のそれぞれの
除去は別々のステップを要する。
【００１３】米国特許第５０４７３６９号は、（１）シ
リコン層上にチタン層を付着し、（２）チタン層上にコ
バルト層を付着し、（３）窒素含有雰囲気中でアニール
することによって窒化チタン／コバルト・シリサイド二
重層を形成する方法を開示する。コバルト層の付着とい
う追加のステップが必要とされ、アニールの最終温度は
高く、約８５０〜９５０℃である。
リコン層上にチタン層を付着し、（２）チタン層上にコ
バルト層を付着し、（３）窒素含有雰囲気中でアニール
することによって窒化チタン／コバルト・シリサイド二
重層を形成する方法を開示する。コバルト層の付着とい
う追加のステップが必要とされ、アニールの最終温度は
高く、約８５０〜９５０℃である。
【００１４】
【発明が解決しようとする課題】従って、（１）シリサ
イド層の形成がジシリサイドより少しのケイ素しか消費
せず、（２）シリサイド層とシリコン基板の間に形成さ
れる界面が平坦な界面、好ましくは原子的に平坦な界面
であり、（３）バリア層の厚さが均一である、バリア層
とシリサイド層を形成する方法が必要とされている。さ
らに、その方法は、現在半導体デバイスの形成に使用さ
れている手順に容易に統合可能であるべきであり、追加
の加工ステップを導入しない。
イド層の形成がジシリサイドより少しのケイ素しか消費
せず、（２）シリサイド層とシリコン基板の間に形成さ
れる界面が平坦な界面、好ましくは原子的に平坦な界面
であり、（３）バリア層の厚さが均一である、バリア層
とシリサイド層を形成する方法が必要とされている。さ
らに、その方法は、現在半導体デバイスの形成に使用さ
れている手順に容易に統合可能であるべきであり、追加
の加工ステップを導入しない。
【００１５】
【課題を解決するための手段】本発明は、低い接触抵抗
を有する電気的相互接続を有する半導体デバイスを形成
し、シリコン基板への望ましくない拡散を防止するバリ
ア層を形成する方法である。この方法は、 ａ）本質的にコバルトとチタンから成る層をシリコン基
板上に、その層内に存在するコバルトの量が層内に存在
するコバルトとチタンの合計量の２０原子パーセントを
超えないように付着すること、 ｂ）基板と層を窒素含有雰囲気中で約５００〜約７００
℃でアニールすること、及び ｃ）前記層上に導電性材料を付着することを含む。
を有する電気的相互接続を有する半導体デバイスを形成
し、シリコン基板への望ましくない拡散を防止するバリ
ア層を形成する方法である。この方法は、 ａ）本質的にコバルトとチタンから成る層をシリコン基
板上に、その層内に存在するコバルトの量が層内に存在
するコバルトとチタンの合計量の２０原子パーセントを
超えないように付着すること、 ｂ）基板と層を窒素含有雰囲気中で約５００〜約７００
℃でアニールすること、及び ｃ）前記層上に導電性材料を付着することを含む。
【００１６】この方法はシリサイドとシリコン基板との
間に原子的に平坦な界面を生成する。平坦な界面は、Ｕ
ＬＳＩの浅い接合で必要とされるように、非常に小さな
デバイス及び浅い接合の接触にとってクリティカルであ
る。この方法によって形成される均一なＴｉＯxＮy（酸
窒化チタン、チオキシナイトライド）層は、タングステ
ンの化学的気相付着中の六フッ化タングステンとフッ素
のアタックに対する良いバリアとなる。
間に原子的に平坦な界面を生成する。平坦な界面は、Ｕ
ＬＳＩの浅い接合で必要とされるように、非常に小さな
デバイス及び浅い接合の接触にとってクリティカルであ
る。この方法によって形成される均一なＴｉＯxＮy（酸
窒化チタン、チオキシナイトライド）層は、タングステ
ンの化学的気相付着中の六フッ化タングステンとフッ素
のアタックに対する良いバリアとなる。
【００１７】いかなる理論にも拘束されるものではない
が、チタン／コバルト合金層中のコバルトはアニール中
に２つの役割を果たすと考えられる。第一に、コバルト
はシリコン表面に移動し、シリサイドの形成反応を遅く
する。第二に、両方の原子半径の違いと、コバルト原子
とチタン原子の電子構造の違いのために、これらの原子
はそれぞれシリコンとの結合の仕方が異なる。シリコン
との結合のこの違いにより、シリサイド結晶の長距離空
間的及び電子的周期性が壊れ、高度に無秩序なナノ結
晶、またはアモルファス・シリサイドあるいはその両方
の形成が可能になる。高度に無秩序なシリサイドは、シ
リコンとシリサイドの間の原子的に平坦な界面を形成す
る。高度に無秩序なシリサイドはまた、均一な厚いＴｉ
ＯxＮy層を形成させる。このようにして、金属やフッ素
によるシリコンのアタックに対する信頼性の高いバリア
が生み出される。加えて、浅い接合の適用例における接
点により適しているより良く制御されたシリサイド界面
が形成される。
が、チタン／コバルト合金層中のコバルトはアニール中
に２つの役割を果たすと考えられる。第一に、コバルト
はシリコン表面に移動し、シリサイドの形成反応を遅く
する。第二に、両方の原子半径の違いと、コバルト原子
とチタン原子の電子構造の違いのために、これらの原子
はそれぞれシリコンとの結合の仕方が異なる。シリコン
との結合のこの違いにより、シリサイド結晶の長距離空
間的及び電子的周期性が壊れ、高度に無秩序なナノ結
晶、またはアモルファス・シリサイドあるいはその両方
の形成が可能になる。高度に無秩序なシリサイドは、シ
リコンとシリサイドの間の原子的に平坦な界面を形成す
る。高度に無秩序なシリサイドはまた、均一な厚いＴｉ
ＯxＮy層を形成させる。このようにして、金属やフッ素
によるシリコンのアタックに対する信頼性の高いバリア
が生み出される。加えて、浅い接合の適用例における接
点により適しているより良く制御されたシリサイド界面
が形成される。
【００１８】別の実施形態では、本発明は、シリコン基
板とそれに隣接する層の間の界面が原子的に平坦な接点
である。さらに別の実施形態では、本発明は、本発明の
方法によって形成される接点である。
板とそれに隣接する層の間の界面が原子的に平坦な接点
である。さらに別の実施形態では、本発明は、本発明の
方法によって形成される接点である。
【００１９】
【発明の実施の形態】本発明は、シリコン基板と、自己
整合シリサイド技術で接点バイア充填物として使用され
る（Ｔｉ，Ｃｏ）Ｓｉx／ＴｉＯxＮy層の間に原子的に
平坦な界面を形成する方法である。この層は、後の六フ
ッ化タングステンからのタングステンの化学的気相付着
中の六フッ化タングステンとフッ素によるアタックな
ど、後の加工ステップの間、シリコン基板に対するアタ
ックに対してバリアとしての役目を果たす。
整合シリサイド技術で接点バイア充填物として使用され
る（Ｔｉ，Ｃｏ）Ｓｉx／ＴｉＯxＮy層の間に原子的に
平坦な界面を形成する方法である。この層は、後の六フ
ッ化タングステンからのタングステンの化学的気相付着
中の六フッ化タングステンとフッ素によるアタックな
ど、後の加工ステップの間、シリコン基板に対するアタ
ックに対してバリアとしての役目を果たす。
【００２０】図１を参照すると、シリコン基板１０は、
単結晶シリコンでも多結晶シリコンでもよい。例えば、
The Science and Engineering of Microelectronic Fab
rication, S. A. Campbell, Oxford University Press,
New York, 1996に記述されているような当分野の技術
者に周知の方法を用いて、シリコン基板を、例えば、誘
電層内で接続を希望するシリコン基板の領域上にコンタ
クト・ホールまたはバイアを形成することによって提供
することができる。通常コンタクト・ホールはＰ−ウェ
ル内に置かれたＮ＋領域またはＮ−ウェル内に置かれた
Ｐ＋領域上に形成される。
単結晶シリコンでも多結晶シリコンでもよい。例えば、
The Science and Engineering of Microelectronic Fab
rication, S. A. Campbell, Oxford University Press,
New York, 1996に記述されているような当分野の技術
者に周知の方法を用いて、シリコン基板を、例えば、誘
電層内で接続を希望するシリコン基板の領域上にコンタ
クト・ホールまたはバイアを形成することによって提供
することができる。通常コンタクト・ホールはＰ−ウェ
ル内に置かれたＮ＋領域またはＮ−ウェル内に置かれた
Ｐ＋領域上に形成される。
【００２１】チタン／コバルト合金層１２を、当分野で
周知のいくつかの技術のうちの１つによってシリコン基
板１０の表面上に付着する。付着技術には、例えば、物
理的蒸着と、化学的気相付着と、プラズマ強化化学的気
相付着、フラッシュ蒸着、スパッタリング、電子ビーム
加熱真空蒸着、イオン蒸着が含まれる。真空蒸着用の装
置と技術は当分野の技術者には周知である。
周知のいくつかの技術のうちの１つによってシリコン基
板１０の表面上に付着する。付着技術には、例えば、物
理的蒸着と、化学的気相付着と、プラズマ強化化学的気
相付着、フラッシュ蒸着、スパッタリング、電子ビーム
加熱真空蒸着、イオン蒸着が含まれる。真空蒸着用の装
置と技術は当分野の技術者には周知である。
【００２２】チタンとコバルトは異なるソースから付着
してもよく、コバルトをも含有するチタンのソースから
付着することもできる。例えば、スパッタリングによっ
て層を付着する場合、原子百分率の所望のコバルトを含
むチタン層がシリコン基板上に付着されるようにチタン
とコバルトのスパッタリング・ターゲットを用意する。
あるいは、チタンとコバルトの同時スパッタリングによ
って、所望の原子百分率のコバルトを含むチタン膜がシ
リコン基板上に付着されるように層を付着することもで
きる。物理的蒸着プロセスを用いるときは、チタンとコ
バルトを、コバルトの所望の原子百分率を達成するのに
適切な率で２つの異なるソースから付着する。当分野で
周知の他の方法もチタン／コバルト合金層１２を付着す
るために用いることができる。
してもよく、コバルトをも含有するチタンのソースから
付着することもできる。例えば、スパッタリングによっ
て層を付着する場合、原子百分率の所望のコバルトを含
むチタン層がシリコン基板上に付着されるようにチタン
とコバルトのスパッタリング・ターゲットを用意する。
あるいは、チタンとコバルトの同時スパッタリングによ
って、所望の原子百分率のコバルトを含むチタン膜がシ
リコン基板上に付着されるように層を付着することもで
きる。物理的蒸着プロセスを用いるときは、チタンとコ
バルトを、コバルトの所望の原子百分率を達成するのに
適切な率で２つの異なるソースから付着する。当分野で
周知の他の方法もチタン／コバルト合金層１２を付着す
るために用いることができる。
【００２３】チタン／コバルト合金層１２内に存在する
コバルトの量は、層内に存在するコバルトとチタンの合
計量の約２０原子パーセントを超えてはならず、通常は
約０．１〜２０原子パーセントである。この層は好まし
くは約１〜１０原子パーセントのコバルトを含み、さら
に好ましくは約３〜７原子パーセントのコバルトを含
み、最も好ましくは約５原子パーセントのコバルトを含
む。
コバルトの量は、層内に存在するコバルトとチタンの合
計量の約２０原子パーセントを超えてはならず、通常は
約０．１〜２０原子パーセントである。この層は好まし
くは約１〜１０原子パーセントのコバルトを含み、さら
に好ましくは約３〜７原子パーセントのコバルトを含
み、最も好ましくは約５原子パーセントのコバルトを含
む。
【００２４】チタン／コバルト合金層１２は通常約５ｎ
ｍ〜約１００ｎｍ、好ましくは約５ｎｍ〜約３０ｎｍ、
より好ましくは約５ｎｍ〜約２０ｎｍの厚さを有する。
チタン／コバルト合金層が約６ｎｍ〜約１０ｎｍの厚さ
であることが最も好ましい。
ｍ〜約１００ｎｍ、好ましくは約５ｎｍ〜約３０ｎｍ、
より好ましくは約５ｎｍ〜約２０ｎｍの厚さを有する。
チタン／コバルト合金層が約６ｎｍ〜約１０ｎｍの厚さ
であることが最も好ましい。
【００２５】チタン／コバルト合金層１２の付着後、基
板１０と層１２をアンモニア蒸気、フォーミング・ガス
（水素と窒素の混合物）、窒素ガスなどの窒素含有雰囲
気中でアニールする。時間と温度は、（Ｔｉ，Ｃｏ）Ｓ
ｉxとＴｉＯxＮy層が確実に形成されるように選択す
る。アニールは約５００℃〜約７００℃、約０．５〜約
２時間実施することができる。約７００℃より高いと
（Ｔｉ，Ｃｏ）Ｓｉxのアグロメレーションが観察され
る。アニールを約５５０℃で約０．５時間実施すること
が好ましい。アニールは従来のアニール炉や短時間熱ア
ニールなど当分野の技術者に周知の方法で実施すること
ができる。
板１０と層１２をアンモニア蒸気、フォーミング・ガス
（水素と窒素の混合物）、窒素ガスなどの窒素含有雰囲
気中でアニールする。時間と温度は、（Ｔｉ，Ｃｏ）Ｓ
ｉxとＴｉＯxＮy層が確実に形成されるように選択す
る。アニールは約５００℃〜約７００℃、約０．５〜約
２時間実施することができる。約７００℃より高いと
（Ｔｉ，Ｃｏ）Ｓｉxのアグロメレーションが観察され
る。アニールを約５５０℃で約０．５時間実施すること
が好ましい。アニールは従来のアニール炉や短時間熱ア
ニールなど当分野の技術者に周知の方法で実施すること
ができる。
【００２６】図２にアニールで形成された多層構造を示
す。この多層構造は、シリコン基板１０と、ＣｏＳｉx
層１４と、高度に無秩序な（Ｔｉ，Ｃｏ）Ｓｉx層１６
と、ＴｉＯxＮy層１８からなる。
す。この多層構造は、シリコン基板１０と、ＣｏＳｉx
層１４と、高度に無秩序な（Ｔｉ，Ｃｏ）Ｓｉx層１６
と、ＴｉＯxＮy層１８からなる。
【００２７】アニールの初期段階の間、チタン／コバル
ト合金層１２中に存在するチタンはシリコン基板１０の
表面に存在する二酸化ケイ素を除去する。通常、この酸
化物層は厚さがわずか約０．１〜０．５ｎｍ（１〜５
Ａ）である。二酸化ケイ素はチタン中に溶解する。酸素
はその後にＴｉＯxＮy層１８中に成長するシリサイド層
によって排除される。
ト合金層１２中に存在するチタンはシリコン基板１０の
表面に存在する二酸化ケイ素を除去する。通常、この酸
化物層は厚さがわずか約０．１〜０．５ｎｍ（１〜５
Ａ）である。二酸化ケイ素はチタン中に溶解する。酸素
はその後にＴｉＯxＮy層１８中に成長するシリサイド層
によって排除される。
【００２８】アニール中、（チタン／コバルト）合金中
のコバルトはシリコン／（チタン／コバルト）合金境界
に移動し、一方、シリコンと（チタン／コバルト）合金
は合金化シリサイドを形成する。（Ｔｉ，Ｃｏ）Ｓｉx
層内で、コバルトは分離してシリコンと合金化シリサイ
ド層の界面に向かい、シリコンと合金化シリサイド層の
境界にＣｏＳｉx層１４を形成する。コバルト・シリサ
イド層１４はほぼ単原子層の厚さだと考えられる。それ
は透過形電子顕微鏡分析、ナノプローブ電子エネルギー
損失分光分析と、エネルギー分散形Ｘ線解析で確かめら
れている。
のコバルトはシリコン／（チタン／コバルト）合金境界
に移動し、一方、シリコンと（チタン／コバルト）合金
は合金化シリサイドを形成する。（Ｔｉ，Ｃｏ）Ｓｉx
層内で、コバルトは分離してシリコンと合金化シリサイ
ド層の界面に向かい、シリコンと合金化シリサイド層の
境界にＣｏＳｉx層１４を形成する。コバルト・シリサ
イド層１４はほぼ単原子層の厚さだと考えられる。それ
は透過形電子顕微鏡分析、ナノプローブ電子エネルギー
損失分光分析と、エネルギー分散形Ｘ線解析で確かめら
れている。
【００２９】シリサイド層に残っているコバルトは、シ
リサイド結晶の長距離の空間的及び電子的周期性を破壊
し、高度に無秩序なシリサイドの層を作り出す。「高度
に無秩序」のとは（Ｔｉ，Ｃｏ）Ｓｉx層１６がナノ結
晶またはアモルファスあるいはその両方であるという意
味である。当分野の技術者には周知のように、ナノ結晶
とは、いくらか局部的で、通常は約数ナノメートルの層
内の短距離の秩序が存在するという意味であり、アモル
ファスとは数オングストロームより大きい秩序が全然な
いという意味である。高度に無秩序な（Ｔｉ，Ｃｏ）Ｓ
ｉx層１６はシリコン基板１０と高度に無秩序なシリサ
イド層１６の間に原子的に平坦な界面を形成させる。
リサイド結晶の長距離の空間的及び電子的周期性を破壊
し、高度に無秩序なシリサイドの層を作り出す。「高度
に無秩序」のとは（Ｔｉ，Ｃｏ）Ｓｉx層１６がナノ結
晶またはアモルファスあるいはその両方であるという意
味である。当分野の技術者には周知のように、ナノ結晶
とは、いくらか局部的で、通常は約数ナノメートルの層
内の短距離の秩序が存在するという意味であり、アモル
ファスとは数オングストロームより大きい秩序が全然な
いという意味である。高度に無秩序な（Ｔｉ，Ｃｏ）Ｓ
ｉx層１６はシリコン基板１０と高度に無秩序なシリサ
イド層１６の間に原子的に平坦な界面を形成させる。
【００３０】アニール中にコバルトが分離するため、高
度に無秩序な（Ｔｉ，Ｃｏ）Ｓｉx層１６内のコバルト
量は、チタン／コバルト合金層１２内に存在するコバル
ト量より大きくなる。高度に無秩序なシリサイド層１６
内のコバルトの量は、層１６内に存在するチタンとコバ
ルトの合計量に対して通常約０．２〜約３５原子パーセ
ント、好ましくは約２〜１５原子パーセント、さらに好
ましくは約５〜１０原子パーセント、最も好ましくは約
８原子パーセントである。合金層１２のコバルトの量が
層１２内に存在するコバルトとチタンの合計量に対して
約５原子パーセントである場合、層１６内のコバルトの
量は層１６内に存在するコバルトとチタンの合計量の通
常約８原子パーセントである。
度に無秩序な（Ｔｉ，Ｃｏ）Ｓｉx層１６内のコバルト
量は、チタン／コバルト合金層１２内に存在するコバル
ト量より大きくなる。高度に無秩序なシリサイド層１６
内のコバルトの量は、層１６内に存在するチタンとコバ
ルトの合計量に対して通常約０．２〜約３５原子パーセ
ント、好ましくは約２〜１５原子パーセント、さらに好
ましくは約５〜１０原子パーセント、最も好ましくは約
８原子パーセントである。合金層１２のコバルトの量が
層１２内に存在するコバルトとチタンの合計量に対して
約５原子パーセントである場合、層１６内のコバルトの
量は層１６内に存在するコバルトとチタンの合計量の通
常約８原子パーセントである。
【００３１】高度に無秩序な（Ｔｉ，Ｃｏ）Ｓｉx層１
６の厚さは通常チタン／コバルト合金層１２の厚さの半
分より少し大きい。（Ｔｉ，Ｃｏ）Ｓｉx層１６の厚さ
は通常約３ｎｍ〜約６０ｎｍ、好ましくは約３ｎｍ〜約
２０ｎｍ、さらに好ましくは約３ｎｍ〜約１２ｎｍであ
る。最も好ましくはこの層は厚さ約４ｎｍ〜約７ｎｍで
ある。合金層１２が厚さ約９ｎｍである場合、高度に無
秩序なシリサイド層１６は通常厚さ５ｎｍである。ｘの
正確な値は層が形成された条件による、すなわち、層１
２内のコバルトの量、層１２の厚さ、アニール温度等に
よるが、xは１と２の間の値を取る。
６の厚さは通常チタン／コバルト合金層１２の厚さの半
分より少し大きい。（Ｔｉ，Ｃｏ）Ｓｉx層１６の厚さ
は通常約３ｎｍ〜約６０ｎｍ、好ましくは約３ｎｍ〜約
２０ｎｍ、さらに好ましくは約３ｎｍ〜約１２ｎｍであ
る。最も好ましくはこの層は厚さ約４ｎｍ〜約７ｎｍで
ある。合金層１２が厚さ約９ｎｍである場合、高度に無
秩序なシリサイド層１６は通常厚さ５ｎｍである。ｘの
正確な値は層が形成された条件による、すなわち、層１
２内のコバルトの量、層１２の厚さ、アニール温度等に
よるが、xは１と２の間の値を取る。
【００３２】チタン／コバルト合金層内のチタンは窒素
含有雰囲気中の窒素及び層の表面に存在していた酸素と
反応して、ＴｉＯxＮy層１８を形成する。ＴｉＯxＮy層
１８には検出できるだけのコバルトは残らない。シリコ
ン基板１０と（Ｔｉ，Ｃｏ）Ｓｉx層１６の間の原子的
に平坦な界面のために、ＴｉＯxＮy層１８は厚さが非常
に均一で、そのため後続のプロセス・ステップ中に金属
とフッ素によるアタックに対するより信頼できるバリア
となる。
含有雰囲気中の窒素及び層の表面に存在していた酸素と
反応して、ＴｉＯxＮy層１８を形成する。ＴｉＯxＮy層
１８には検出できるだけのコバルトは残らない。シリコ
ン基板１０と（Ｔｉ，Ｃｏ）Ｓｉx層１６の間の原子的
に平坦な界面のために、ＴｉＯxＮy層１８は厚さが非常
に均一で、そのため後続のプロセス・ステップ中に金属
とフッ素によるアタックに対するより信頼できるバリア
となる。
【００３３】ＴｉＯxＮy層１８は通常チタン／コバルト
合金層１２の厚さの半分より少し小さい。酸窒化チタン
（チオキシナイトライド）層１８は通常厚さ約２ｎｍ〜
約４０ｎｍであり、好ましくは約２ｎｍ〜約１５ｎｍ、
さらに好ましくは約２ｎｍ〜約８ｎｍである。最も好ま
しくは、この層は厚さ約３ｎｍ〜約６ｎｍである。合金
層１２が厚さ約９ｎｍである場合、酸窒化チタン層１８
は通常厚さ約４ｎｍである。
合金層１２の厚さの半分より少し小さい。酸窒化チタン
（チオキシナイトライド）層１８は通常厚さ約２ｎｍ〜
約４０ｎｍであり、好ましくは約２ｎｍ〜約１５ｎｍ、
さらに好ましくは約２ｎｍ〜約８ｎｍである。最も好ま
しくは、この層は厚さ約３ｎｍ〜約６ｎｍである。合金
層１２が厚さ約９ｎｍである場合、酸窒化チタン層１８
は通常厚さ約４ｎｍである。
【００３４】ｘとｙの値は反応条件に依存し、通常はそ
の層の断面内で変化する。通常高度に無秩序な（Ｔｉ，
Ｃｏ）Ｓｉx層１６との界面付近の酸素の量は表面の酸
素量より多く、表面の窒素の量は層１６との界面付近の
窒素量より多い。
の層の断面内で変化する。通常高度に無秩序な（Ｔｉ，
Ｃｏ）Ｓｉx層１６との界面付近の酸素の量は表面の酸
素量より多く、表面の窒素の量は層１６との界面付近の
窒素量より多い。
【００３５】アニール後に、アニールで形成されたすべ
ての層を除去する必要はない。導電性材料は当分野の技
術者には周知の方法で界面の頂部に直接付着することが
できる。通常の導電性材料には、例えば、タングステ
ン、アルミニウム、銅、金、タンタル、アルミニウム／
銅合金、そしてアルミニウム／シリコン／銅合金があ
る。好ましい導電性材料はタングステンである。タング
ステンは六フッ化タングステン（ＷＦ6）の化学的気相
付着によって付着することがある。
ての層を除去する必要はない。導電性材料は当分野の技
術者には周知の方法で界面の頂部に直接付着することが
できる。通常の導電性材料には、例えば、タングステ
ン、アルミニウム、銅、金、タンタル、アルミニウム／
銅合金、そしてアルミニウム／シリコン／銅合金があ
る。好ましい導電性材料はタングステンである。タング
ステンは六フッ化タングステン（ＷＦ6）の化学的気相
付着によって付着することがある。
【００３６】この方法は、現在は非ドープのチタンから
形成したチタン・シリサイド層を使っている現在の半導
体製造技術に容易に統合することができる。
形成したチタン・シリサイド層を使っている現在の半導
体製造技術に容易に統合することができる。
【００３７】工業的応用性 本発明は、例えばデジタル・コンピュータに使用される
半導体デバイスの製造に用いることができる。この方法
はタングステン・バリア・プラグ被膜用の原子的に平坦
な界面を生成し、それによってＵＬＳＩの浅い接合用の
改善されたプラグがもたらさせる。その接合を用いて半
導体デバイスのソース／ドレイン素子を形成することが
できる。
半導体デバイスの製造に用いることができる。この方法
はタングステン・バリア・プラグ被膜用の原子的に平坦
な界面を生成し、それによってＵＬＳＩの浅い接合用の
改善されたプラグがもたらさせる。その接合を用いて半
導体デバイスのソース／ドレイン素子を形成することが
できる。
【００３８】本発明の有利な特徴は、本発明を例示する
下記の実施例を参照すると認めることができるが、それ
らの実施例は本発明を限定するものではない。
下記の実施例を参照すると認めることができるが、それ
らの実施例は本発明を限定するものではない。
【００３９】
【実施例】この実施例では、本発明の方法による界面の
調製について述べる。シリコン基板１０は厚さ約０．７
ｍｍの非ドープ単結晶シリコンである。ただし、ドープ
されたシリコン及び多結晶シリコン、通常はＰ−ウェル
内に置かれたＮ＋領域またはＮ−ウェル内に置かれたP
＋領域を使用することができる。コバルト含有チタン層
をシリコン基板上に同時蒸着により付着した。この層は
５原子％のコバルトを含有し、厚さ１０ｎｍであった。
この基板を５５０℃で０．５時間、窒素ガス中でアニー
ルした。アニールは従来のアニール炉で実施した。
調製について述べる。シリコン基板１０は厚さ約０．７
ｍｍの非ドープ単結晶シリコンである。ただし、ドープ
されたシリコン及び多結晶シリコン、通常はＰ−ウェル
内に置かれたＮ＋領域またはＮ−ウェル内に置かれたP
＋領域を使用することができる。コバルト含有チタン層
をシリコン基板上に同時蒸着により付着した。この層は
５原子％のコバルトを含有し、厚さ１０ｎｍであった。
この基板を５５０℃で０．５時間、窒素ガス中でアニー
ルした。アニールは従来のアニール炉で実施した。
【００４０】得られた構造は、ＴｉＯxＮy層１８、高度
に無秩序な（Ｔｉ，Ｃｏ）Ｓｉx層１６、ＣｏＳｉx層１
４及びシリコン基板１０を含んでいる。その構造はＴＥ
Ｍ撮像、エネルギー分散型Ｘ線及び電子エネルギ損失分
光分析を伴うナノプローブ分析ＴＥＭ、オージェ、Ｘ線
回折により分析した。
に無秩序な（Ｔｉ，Ｃｏ）Ｓｉx層１６、ＣｏＳｉx層１
４及びシリコン基板１０を含んでいる。その構造はＴＥ
Ｍ撮像、エネルギー分散型Ｘ線及び電子エネルギ損失分
光分析を伴うナノプローブ分析ＴＥＭ、オージェ、Ｘ線
回折により分析した。
【００４１】アニールで形成した多層構造の断面の透過
形電子顕微鏡分析の結果を図３と図４に示す。シリコン
基板１０、ＣｏＳｉx層１４、高度に無秩序な（Ｔｉ，
Ｃｏ）Ｓｉx層１６及びＴｉＯxＮy層１８が見える。図
に示されるように、ＣｏＳｉx層１４は約０．６３ｎｍ
（６．３Ａ）でほぼ単原子層の厚さであり原子的に平坦
である。シリコン基板１０とＣｏＳｉx層１４の間の平
坦な界面と、ＣｏＳｉx層１４と高度に無秩序な（Ｔ
ｉ，Ｃｏ）Ｓｉx層１６の間の平坦な界面も見える。
形電子顕微鏡分析の結果を図３と図４に示す。シリコン
基板１０、ＣｏＳｉx層１４、高度に無秩序な（Ｔｉ，
Ｃｏ）Ｓｉx層１６及びＴｉＯxＮy層１８が見える。図
に示されるように、ＣｏＳｉx層１４は約０．６３ｎｍ
（６．３Ａ）でほぼ単原子層の厚さであり原子的に平坦
である。シリコン基板１０とＣｏＳｉx層１４の間の平
坦な界面と、ＣｏＳｉx層１４と高度に無秩序な（Ｔ
ｉ，Ｃｏ）Ｓｉx層１６の間の平坦な界面も見える。
【００４２】ＣｏＳｉx層１４もナノプローブ電子エネ
ルギ損失分光分析及びエネルギー分散型Ｘ線分析で認め
られる。
ルギ損失分光分析及びエネルギー分散型Ｘ線分析で認め
られる。
【００４３】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４４】（１）ａ）シリコン基板と、 ｂ）コバルト・シリサイド層と、 ｃ）チタンとコバルトとシリコンを含有する高度に無秩
序なシリサイド層と、 ｄ）酸窒化チタン層とを、 この順序で備え、シリコン基板とコバルト・シリサイド
層の間の界面が原子的に平坦である接点。 （２）コバルト・シリサイド層がほぼ単原子層の厚さ
で、原子的に平坦である、上記（１）に記載の接点。 （３）酸窒化チタン層が、均一な厚さである上記（２）
に記載の接点。 （４）高度に無秩序なシリサイド層がナノ結晶であり、
本質的にチタンとコバルトとシリコンから成る上記
（３）に記載の接点。 （５）高度に無秩序なシリサイド層がアモルファスであ
り、本質的にチタンとコバルトとシリコンから成る上記
（３）に記載の接点。 （６）高度に無秩序なシリサイド層が、シリサイド層内
に存在するコバルトとチタンの合計量に対して約２〜約
１５原子パーセントのコバルトを含有する、上記（３）
に記載の接点。 （７）前記シリコン基板がＰ−ウェル内に置かれたＮ＋
領域またはＮ−ウェル内に置かれたＰ＋領域であり、前
記高度に無秩序なシリサイド層が本質的にチタンとコバ
ルトとシリコンからなり、前記高度に無秩序なシリサイ
ド層が厚さ約３ｎｍ〜約２０ｎｍであり、前記酸窒化チ
タン層が厚さ約２ｎｍ〜約１５ｎｍである、上記（６）
に記載の接点。 （８）前記高度に無秩序なシリサイド層が、前記シリサ
イド層内に存在するコバルトとチタンの合計量に対して
約５〜約１０原子パーセントのコバルトを含有する上記
（７）に記載の接点。 （９）ｅ）導電性材料の層をさらに備え、前記導電性材
料の層が前記酸窒化チタンに隣接し、前記高度に無秩序
シリサイド層の反対側にある、上記（１）に記載の接
点。 （１０）前記導電性材料が、タングステン、アルミニウ
ム、銅、金、タンタル、アルミニウム／銅合金、及びア
ルミニウム／シリコン／銅合金からなるグループから選
択される上記（９）に記載の層。 （１１）前記導電性材料がタングステンである上記（１
０）に記載の層。 （１２）前記酸窒化チタン層が均一な厚さである上記
（１１）に記載の接点。 （１３）前記高度に無秩序なシリサイド層がナノ結晶で
あり、本質的にチタンとコバルトとシリコンから成る上
記（１２）に記載の接点。 （１４）前記高度に無秩序なシリサイド層がアモルファ
スであり、本質的にチタンとコバルトとシリコンから成
る上記（１２）に記載の接点。 （１５）前記高度に無秩序なシリコン基板がＰ−ウェル
内に置かれたＮ＋領域またはＮ−ウェル内に置かれたＰ
＋領域であり、前記シリサイド層が本質的にチタンとコ
バルトとシリコンから成り、前記高度に無秩序なシリサ
イド層が、前記シリサイド層内に存在するコバルトとチ
タンの合計量に対して約２〜約１５原子パーセントのコ
バルトを含有し、前記高度に無秩序なシリサイド層が厚
さ約３ｎｍ〜約２０ｎｍであり、前記酸窒化チタン層が
厚さ約２ｎｍ〜約１５ｎｍである、上記（１２）に記載
の接点。 （１６）ａ）本質的にコバルトとチタンからなる層をシ
リコン基板上に前記層内に存在するコバルトの量が層内
に存在するコバルトとチタンの合計量に対して２０原子
パーセントを超えないように付着するステップと、 ｂ）前記基板と前記層を窒素含有雰囲気中で約５００℃
〜約７００℃でアニールするステップとを含む方法。 （１７）前記層が厚さ約５ｎｍ〜約１００ｎｍである、
上記（１６）に記載の方法。 （１８）前記層内に存在するコバルトの量が前記シリサ
イド層内に存在するコバルトとチタンの合計量に対して
約１〜１０原子パーセントである上記（１７）に記載の
方法。 （１９）前記層が厚さ約５ｎｍ〜約２０ｎｍであり、前
記層内に存在するコバルトの量が、前記シリサイド層内
に存在するコバルトとチタンの合計量に対して約３〜約
７原子パーセントである上記（１８）に記載の方法。 （２０）前記層が厚さ約６ｎｍ〜約１０ｎｍであり、前
記層内に存在するコバルトの量が約５原子パーセントで
あり、アニールが約５５０℃で約０．５〜２時間で実施
される、上記（１９）に記載の方法。 （２１）ステップｂ）の後、 ｃ）前記層上に導電性材料を付着するステップをさらに
含む、上記（１６）に記載の方法。 （２２）前記層が厚さ約５ｎｍ〜約１００ｎｍである、
上記（２１）に記載の方法。 （２３）前記層内に存在するコバルトの量が、前記シリ
サイド層内に存在するコバルトとチタンの合計量に対し
て、約１〜約１０原子パーセントである上記（２２）に
記載の方法。 （２４）前記コバルトとチタンの層が真空蒸着技術によ
って付着される上記（２３）に記載の方法。 （２５）前記層が厚さ約５ｎｍ〜約２０ｎｍであり、前
記層内に存在するコバルトの量が前記シリサイド層内に
存在するコバルトとチタンの合計量に対して約３〜約７
原子パーセントである、上記（２１）に記載の方法。 （２６）シリコン基板がＰ−ウェル内に置かれたＮ＋領
域またはＮ−ウェル内に置かれたＰ＋領域である、上記
（２５）に記載の方法。 （２７）導電性材料がタングステンである、上記（２
６）に記載の方法。 （２８）前記層が厚さ約５ｎｍ〜約１００ｎｍであり、
前記層内に存在するコバルトの量が前記シリサイド層内
に存在するコバルトとチタンの合計量に対して約１〜約
１０原子パーセントである上記（２７）に記載の方法。 （２９）前記層が厚さ約５ｎｍ〜約２０ｎｍであり、前
記層内に存在するコバルトの量が前記シリサイド層内に
存在するコバルトとチタンの合計量に対して約３〜約７
原子パーセントである上記（２８）に記載の方法。 （３０）シリコン基板がＰ−ウェル内に置かれたＮ＋領
域またはＮ−ウェル内に置かれたＰ＋領域である、上記
（２９）に記載の方法。 （３１）前記層が厚さ約６ｎｍ〜約１０ｎｍであり、前
記層内に存在するコバルトの量が約５原子パーセントで
あり、アニールが約５５０℃、約０．５〜２時間実施さ
れる、上記（３０）に記載の方法。 （３２）上記（２１）に記載の方法によって作成された
接点。 （３３）導電性材料がタングステンである、上記（３
２）に記載の接点。 （３４）前記層が厚さ約５ｎｍ〜約１００ｎｍであり、
前記層内に存在するコバルトの量が前記シリサイド層内
に存在するコバルトとチタンの合計量に対して約１〜約
１０原子パーセントである上記（３３）に記載の接点。 （３５）前記シリコン基板がＰ−ウェル内に置かれたＮ
＋領域またはＮ−ウェル内に置かれたＰ＋領域であり、
前記層が厚さ約６ｎｍ〜約１０ｎｍであり、前記層内に
存在するコバルトの量が約５原子パーセントであり、ア
ニールが約５５０℃、約０．５〜２時間実施される、上
記（３４）に記載の接点。
序なシリサイド層と、 ｄ）酸窒化チタン層とを、 この順序で備え、シリコン基板とコバルト・シリサイド
層の間の界面が原子的に平坦である接点。 （２）コバルト・シリサイド層がほぼ単原子層の厚さ
で、原子的に平坦である、上記（１）に記載の接点。 （３）酸窒化チタン層が、均一な厚さである上記（２）
に記載の接点。 （４）高度に無秩序なシリサイド層がナノ結晶であり、
本質的にチタンとコバルトとシリコンから成る上記
（３）に記載の接点。 （５）高度に無秩序なシリサイド層がアモルファスであ
り、本質的にチタンとコバルトとシリコンから成る上記
（３）に記載の接点。 （６）高度に無秩序なシリサイド層が、シリサイド層内
に存在するコバルトとチタンの合計量に対して約２〜約
１５原子パーセントのコバルトを含有する、上記（３）
に記載の接点。 （７）前記シリコン基板がＰ−ウェル内に置かれたＮ＋
領域またはＮ−ウェル内に置かれたＰ＋領域であり、前
記高度に無秩序なシリサイド層が本質的にチタンとコバ
ルトとシリコンからなり、前記高度に無秩序なシリサイ
ド層が厚さ約３ｎｍ〜約２０ｎｍであり、前記酸窒化チ
タン層が厚さ約２ｎｍ〜約１５ｎｍである、上記（６）
に記載の接点。 （８）前記高度に無秩序なシリサイド層が、前記シリサ
イド層内に存在するコバルトとチタンの合計量に対して
約５〜約１０原子パーセントのコバルトを含有する上記
（７）に記載の接点。 （９）ｅ）導電性材料の層をさらに備え、前記導電性材
料の層が前記酸窒化チタンに隣接し、前記高度に無秩序
シリサイド層の反対側にある、上記（１）に記載の接
点。 （１０）前記導電性材料が、タングステン、アルミニウ
ム、銅、金、タンタル、アルミニウム／銅合金、及びア
ルミニウム／シリコン／銅合金からなるグループから選
択される上記（９）に記載の層。 （１１）前記導電性材料がタングステンである上記（１
０）に記載の層。 （１２）前記酸窒化チタン層が均一な厚さである上記
（１１）に記載の接点。 （１３）前記高度に無秩序なシリサイド層がナノ結晶で
あり、本質的にチタンとコバルトとシリコンから成る上
記（１２）に記載の接点。 （１４）前記高度に無秩序なシリサイド層がアモルファ
スであり、本質的にチタンとコバルトとシリコンから成
る上記（１２）に記載の接点。 （１５）前記高度に無秩序なシリコン基板がＰ−ウェル
内に置かれたＮ＋領域またはＮ−ウェル内に置かれたＰ
＋領域であり、前記シリサイド層が本質的にチタンとコ
バルトとシリコンから成り、前記高度に無秩序なシリサ
イド層が、前記シリサイド層内に存在するコバルトとチ
タンの合計量に対して約２〜約１５原子パーセントのコ
バルトを含有し、前記高度に無秩序なシリサイド層が厚
さ約３ｎｍ〜約２０ｎｍであり、前記酸窒化チタン層が
厚さ約２ｎｍ〜約１５ｎｍである、上記（１２）に記載
の接点。 （１６）ａ）本質的にコバルトとチタンからなる層をシ
リコン基板上に前記層内に存在するコバルトの量が層内
に存在するコバルトとチタンの合計量に対して２０原子
パーセントを超えないように付着するステップと、 ｂ）前記基板と前記層を窒素含有雰囲気中で約５００℃
〜約７００℃でアニールするステップとを含む方法。 （１７）前記層が厚さ約５ｎｍ〜約１００ｎｍである、
上記（１６）に記載の方法。 （１８）前記層内に存在するコバルトの量が前記シリサ
イド層内に存在するコバルトとチタンの合計量に対して
約１〜１０原子パーセントである上記（１７）に記載の
方法。 （１９）前記層が厚さ約５ｎｍ〜約２０ｎｍであり、前
記層内に存在するコバルトの量が、前記シリサイド層内
に存在するコバルトとチタンの合計量に対して約３〜約
７原子パーセントである上記（１８）に記載の方法。 （２０）前記層が厚さ約６ｎｍ〜約１０ｎｍであり、前
記層内に存在するコバルトの量が約５原子パーセントで
あり、アニールが約５５０℃で約０．５〜２時間で実施
される、上記（１９）に記載の方法。 （２１）ステップｂ）の後、 ｃ）前記層上に導電性材料を付着するステップをさらに
含む、上記（１６）に記載の方法。 （２２）前記層が厚さ約５ｎｍ〜約１００ｎｍである、
上記（２１）に記載の方法。 （２３）前記層内に存在するコバルトの量が、前記シリ
サイド層内に存在するコバルトとチタンの合計量に対し
て、約１〜約１０原子パーセントである上記（２２）に
記載の方法。 （２４）前記コバルトとチタンの層が真空蒸着技術によ
って付着される上記（２３）に記載の方法。 （２５）前記層が厚さ約５ｎｍ〜約２０ｎｍであり、前
記層内に存在するコバルトの量が前記シリサイド層内に
存在するコバルトとチタンの合計量に対して約３〜約７
原子パーセントである、上記（２１）に記載の方法。 （２６）シリコン基板がＰ−ウェル内に置かれたＮ＋領
域またはＮ−ウェル内に置かれたＰ＋領域である、上記
（２５）に記載の方法。 （２７）導電性材料がタングステンである、上記（２
６）に記載の方法。 （２８）前記層が厚さ約５ｎｍ〜約１００ｎｍであり、
前記層内に存在するコバルトの量が前記シリサイド層内
に存在するコバルトとチタンの合計量に対して約１〜約
１０原子パーセントである上記（２７）に記載の方法。 （２９）前記層が厚さ約５ｎｍ〜約２０ｎｍであり、前
記層内に存在するコバルトの量が前記シリサイド層内に
存在するコバルトとチタンの合計量に対して約３〜約７
原子パーセントである上記（２８）に記載の方法。 （３０）シリコン基板がＰ−ウェル内に置かれたＮ＋領
域またはＮ−ウェル内に置かれたＰ＋領域である、上記
（２９）に記載の方法。 （３１）前記層が厚さ約６ｎｍ〜約１０ｎｍであり、前
記層内に存在するコバルトの量が約５原子パーセントで
あり、アニールが約５５０℃、約０．５〜２時間実施さ
れる、上記（３０）に記載の方法。 （３２）上記（２１）に記載の方法によって作成された
接点。 （３３）導電性材料がタングステンである、上記（３
２）に記載の接点。 （３４）前記層が厚さ約５ｎｍ〜約１００ｎｍであり、
前記層内に存在するコバルトの量が前記シリサイド層内
に存在するコバルトとチタンの合計量に対して約１〜約
１０原子パーセントである上記（３３）に記載の接点。 （３５）前記シリコン基板がＰ−ウェル内に置かれたＮ
＋領域またはＮ−ウェル内に置かれたＰ＋領域であり、
前記層が厚さ約６ｎｍ〜約１０ｎｍであり、前記層内に
存在するコバルトの量が約５原子パーセントであり、ア
ニールが約５５０℃、約０．５〜２時間実施される、上
記（３４）に記載の接点。
【図１】シリコン基板とその上に形成されたチタン／コ
バルト合金層の断面図である。
バルト合金層の断面図である。
【図２】アニールで形成された多層構造の断面図であ
る。
る。
【図３】アニールで形成された多層構造の断面の透過形
電子顕微鏡写真である。
電子顕微鏡写真である。
【図４】アニールで形成された多層構造の断面の高倍率
の透過形電子顕微鏡写真である。
の透過形電子顕微鏡写真である。
１０ シリコン基板 １２ チタン／コバルト合金層 １４ ＣｏＳｉx層 １６ （Ｔｉ，Ｃｏ）Ｓｉx層 １８ ＴｉＯxＮy層
フロントページの続き (72)発明者 リン・エム・ジニャック アメリカ合衆国12508 ニューヨーク州ビ ーコン ファルコナー・ストリート １ (72)発明者 ユン＝ユー・ワン アメリカ合衆国12570 ニューヨーク州ポ ークァグ サイファー・レーン 145シー (72)発明者 ホレーシオ・エス・ワイルドマン アメリカ合衆国12590 ニューヨーク州ワ ッピンガーズ・フォールズ セントラル・ アベニュー 11 (72)発明者 クオン・ホン・ウォン アメリカ合衆国12590 ニューヨーク州ワ ッピンガーズ・フォールズ ミナ・ドライ ブ 42
Claims (31)
- 【請求項１】ａ）シリコン基板と、 ｂ）コバルト・シリサイド層と、 ｃ）チタンとコバルトとシリコンを含有する高度に無秩
序なシリサイド層と、 ｄ）酸窒化チタン層とを、 この順序で備え、シリコン基板とコバルト・シリサイド
層の間の界面が原子的に平坦である接点。 - 【請求項２】コバルト・シリサイド層がほぼ単原子層の
厚さで、原子的に平坦である、請求項１に記載の接点。 - 【請求項３】酸窒化チタン層が、均一な厚さである請求
項２に記載の接点。 - 【請求項４】高度に無秩序なシリサイド層がナノ結晶で
あり、本質的にチタンとコバルトとシリコンから成る請
求項３に記載の接点。 - 【請求項５】高度に無秩序なシリサイド層がアモルファ
スであり、本質的にチタンとコバルトとシリコンから成
る請求項３に記載の接点。 - 【請求項６】高度に無秩序なシリサイド層が、シリサイ
ド層内に存在するコバルトとチタンの合計量に対して約
２〜約１５原子パーセントのコバルトを含有する、請求
項３に記載の接点。 - 【請求項７】前記シリコン基板がＰ−ウェル内に置かれ
たＮ＋領域またはＮ−ウェル内に置かれたＰ＋領域であ
り、 前記高度に無秩序なシリサイド層が本質的にチタンとコ
バルトとシリコンからなり、 前記高度に無秩序なシリサイド層が厚さ約３ｎｍ〜約２
０ｎｍであり、 前記酸窒化チタン層が厚さ約２ｎｍ〜約１５ｎｍであ
る、請求項６に記載の接点。 - 【請求項８】前記高度に無秩序なシリサイド層が、前記
シリサイド層内に存在するコバルトとチタンの合計量に
対して約５〜約１０原子パーセントのコバルトを含有す
る請求項７に記載の接点。 - 【請求項９】ｅ）導電性材料の層をさらに備え、 前記導電性材料の層が前記酸窒化チタンに隣接し、前記
高度に無秩序シリサイド層の反対側にある、請求項１に
記載の接点。 - 【請求項１０】前記導電性材料が、タングステン、アル
ミニウム、銅、金、タンタル、アルミニウム／銅合金、
及びアルミニウム／シリコン／銅合金からなるグループ
から選択される請求項９に記載の層。 - 【請求項１１】前記導電性材料がタングステンである請
求項１０に記載の層。 - 【請求項１２】前記酸窒化チタン層が均一な厚さである
請求項１１に記載の接点。 - 【請求項１３】前記高度に無秩序なシリサイド層がナノ
結晶であり、本質的にチタンとコバルトとシリコンから
成る請求項１２に記載の接点。 - 【請求項１４】前記高度に無秩序なシリサイド層がアモ
ルファスであり、本質的にチタンとコバルトとシリコン
から成る請求項１２に記載の接点。 - 【請求項１５】前記高度に無秩序なシリコン基板がＰ−
ウェル内に置かれたＮ＋領域またはＮ−ウェル内に置か
れたＰ＋領域であり、 前記シリサイド層が本質的にチタンとコバルトとシリコ
ンから成り、 前記高度に無秩序なシリサイド層が、前記シリサイド層
内に存在するコバルトとチタンの合計量に対して約２〜
約１５原子パーセントのコバルトを含有し、 前記高度に無秩序なシリサイド層が厚さ約３ｎｍ〜約２
０ｎｍであり、 前記酸窒化チタン層が厚さ約２ｎｍ〜約１５ｎｍであ
る、請求項１２に記載の接点。 - 【請求項１６】ａ）本質的にコバルトとチタンからなる
層をシリコン基板上に前記層内に存在するコバルトの量
が層内に存在するコバルトとチタンの合計量に対して２
０原子パーセントを超えないように付着するステップ
と、 ｂ）前記基板と前記層を窒素含有雰囲気中で約５００℃
〜約７００℃でアニールするステップとを含む方法。 - 【請求項１７】前記層が厚さ約５ｎｍ〜約１００ｎｍで
ある、請求項１６に記載の方法。 - 【請求項１８】前記層内に存在するコバルトの量が前記
シリサイド層内に存在するコバルトとチタンの合計量に
対して約１〜１０原子パーセントである請求項１７に記
載の方法。 - 【請求項１９】前記層が厚さ約５ｎｍ〜約２０ｎｍであ
り、前記層内に存在するコバルトの量が、前記シリサイ
ド層内に存在するコバルトとチタンの合計量に対して約
３〜約７原子パーセントである請求項１８に記載の方
法。 - 【請求項２０】前記層が厚さ約６ｎｍ〜約１０ｎｍであ
り、前記層内に存在するコバルトの量が約５原子パーセ
ントであり、アニールが約５５０℃で約０．５〜２時間
で実施される、請求項１９に記載の方法。 - 【請求項２１】ステップｂ）の後、 ｃ）前記層上に導電性材料を付着するステップをさらに
含む、請求項１６に記載の方法。 - 【請求項２２】前記層が厚さ約５ｎｍ〜約１００ｎｍで
ある、請求項２１に記載の方法。 - 【請求項２３】前記層内に存在するコバルトの量が、前
記シリサイド層内に存在するコバルトとチタンの合計量
に対して、約１〜約１０原子パーセントである請求項２
２に記載の方法。 - 【請求項２４】前記コバルトとチタンの層が真空蒸着技
術によって付着される請求項２３に記載の方法。 - 【請求項２５】前記層が厚さ約５ｎｍ〜約２０ｎｍであ
り、前記層内に存在するコバルトの量が前記シリサイド
層内に存在するコバルトとチタンの合計量に対して約３
〜約７原子パーセントである、請求項２１に記載の方
法。 - 【請求項２６】シリコン基板がＰ−ウェル内に置かれた
Ｎ＋領域またはＮ−ウェル内に置かれたＰ＋領域であ
る、請求項２５に記載の方法。 - 【請求項２７】導電性材料がタングステンである、請求
項２６に記載の方法。 - 【請求項２８】前記層が厚さ約５ｎｍ〜約１００ｎｍで
あり、前記層内に存在するコバルトの量が前記シリサイ
ド層内に存在するコバルトとチタンの合計量に対して約
１〜約１０原子パーセントである請求項２７に記載の方
法。 - 【請求項２９】前記層が厚さ約５ｎｍ〜約２０ｎｍであ
り、前記層内に存在するコバルトの量が前記シリサイド
層内に存在するコバルトとチタンの合計量に対して約３
〜約７原子パーセントである請求項２８に記載の方法。 - 【請求項３０】シリコン基板がＰ−ウェル内に置かれた
Ｎ＋領域またはＮ−ウェル内に置かれたＰ＋領域であ
る、請求項２９に記載の方法。 - 【請求項３１】前記層が厚さ約６ｎｍ〜約１０ｎｍであ
り、前記層内に存在するコバルトの量が約５原子パーセ
ントであり、アニールが約５５０℃、約０．５〜２時間
実施される、請求項３０に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/025718 | 1998-02-18 | ||
| US09/025,718 US6022801A (en) | 1998-02-18 | 1998-02-18 | Method for forming an atomically flat interface for a highly disordered metal-silicon barrier film |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11274104A true JPH11274104A (ja) | 1999-10-08 |
| JP3224787B2 JP3224787B2 (ja) | 2001-11-05 |
Family
ID=21827679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02801699A Expired - Fee Related JP3224787B2 (ja) | 1998-02-18 | 1999-02-05 | 金属−シリコン接触バリア被膜用の平坦な界面を有する接点及びその生成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US6022801A (ja) |
| JP (1) | JP3224787B2 (ja) |
| KR (1) | KR100331521B1 (ja) |
| TW (1) | TW480632B (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828131A (en) * | 1993-10-29 | 1998-10-27 | International Business Machines Corporation | Low temperature formation of low resistivity titanium silicide |
| DE69924354T2 (de) * | 1998-01-13 | 2006-03-09 | Minnesota Mining & Manufacturing Company, St. Paul | Modifizierte copolyester und verbesserte reflektierende mehrschichtfolie |
| JP3199015B2 (ja) * | 1998-02-04 | 2001-08-13 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP3394927B2 (ja) * | 1999-06-29 | 2003-04-07 | 沖電気工業株式会社 | 金属シリサイド層の形成方法 |
| JP4680433B2 (ja) * | 2001-07-04 | 2011-05-11 | ルネサスエレクトロニクス株式会社 | コンタクト形成方法、及び半導体装置の製造方法 |
| US6953730B2 (en) * | 2001-12-20 | 2005-10-11 | Micron Technology, Inc. | Low-temperature grown high quality ultra-thin CoTiO3 gate dielectrics |
| US6794753B2 (en) * | 2002-12-27 | 2004-09-21 | Lexmark International, Inc. | Diffusion barrier and method therefor |
| US7208414B2 (en) * | 2004-09-14 | 2007-04-24 | International Business Machines Corporation | Method for enhanced uni-directional diffusion of metal and subsequent silicide formation |
| US20070066055A1 (en) * | 2005-09-20 | 2007-03-22 | Chien-Hsin Huang | Method of fabricating conductive layer |
| EP1998374A3 (en) | 2005-09-29 | 2012-01-18 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device having oxide semiconductor layer and manufacturing method thereof |
| US9064942B2 (en) | 2013-01-28 | 2015-06-23 | International Business Machines Corporation | Nanowire capacitor for bidirectional operation |
| US9530736B2 (en) * | 2014-02-14 | 2016-12-27 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device and formation thereof |
| JP2020031151A (ja) | 2018-08-23 | 2020-02-27 | キオクシア株式会社 | 半導体記憶装置およびその製造方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0779136B2 (ja) * | 1986-06-06 | 1995-08-23 | 株式会社日立製作所 | 半導体装置 |
| US5094981A (en) * | 1990-04-17 | 1992-03-10 | North American Philips Corporation, Signetics Div. | Technique for manufacturing interconnections for a semiconductor device by annealing layers of titanium and a barrier material above 550° C. |
| US5047367A (en) * | 1990-06-08 | 1991-09-10 | Intel Corporation | Process for formation of a self aligned titanium nitride/cobalt silicide bilayer |
| NL9100334A (nl) * | 1991-02-26 | 1992-09-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een zelfregistrerend kobalt- of nikkel-silicide gevormd wordt. |
| US5250467A (en) * | 1991-03-29 | 1993-10-05 | Applied Materials, Inc. | Method for forming low resistance and low defect density tungsten contacts to silicon semiconductor wafer |
| US5389575A (en) * | 1991-07-12 | 1995-02-14 | Hughes Aircraft Company | Self-aligned contact diffusion barrier method |
| US5395798A (en) * | 1991-12-19 | 1995-03-07 | Texas Instruments Incorporated | Refractory metal silicide deposition process |
| US5482895A (en) * | 1993-08-26 | 1996-01-09 | Fujitsu Limited | Method of manufacturing semiconductor devices having silicide electrodes |
| US5828131A (en) * | 1993-10-29 | 1998-10-27 | International Business Machines Corporation | Low temperature formation of low resistivity titanium silicide |
| US5510295A (en) * | 1993-10-29 | 1996-04-23 | International Business Machines Corporation | Method for lowering the phase transformation temperature of a metal silicide |
| JP2891092B2 (ja) * | 1994-03-07 | 1999-05-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5364817A (en) * | 1994-05-05 | 1994-11-15 | United Microelectronics Corporation | Tungsten-plug process |
| JP2570179B2 (ja) | 1994-05-26 | 1997-01-08 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
| US5536684A (en) * | 1994-06-30 | 1996-07-16 | Intel Corporation | Process for formation of epitaxial cobalt silicide and shallow junction of silicon |
| US5457069A (en) * | 1994-08-31 | 1995-10-10 | National Science Council | Process for fabricating device having titanium-tungsten barrier layer and silicide layer contacted shallow junction simultaneously formed |
| JP2586345B2 (ja) * | 1994-10-14 | 1997-02-26 | 日本電気株式会社 | コバルトシリサイド膜より成る半導体装置及び該装置の製造方法 |
| US5536676A (en) * | 1995-04-03 | 1996-07-16 | National Science Council | Low temperature formation of silicided shallow junctions by ion implantation into thin silicon films |
| US5780362A (en) * | 1996-06-04 | 1998-07-14 | Wang; Qingfeng | CoSi2 salicide method |
| US6034401A (en) * | 1998-02-06 | 2000-03-07 | Lsi Logic Corporation | Local interconnection process for preventing dopant cross diffusion in shared gate electrodes |
-
1998
- 1998-02-18 US US09/025,718 patent/US6022801A/en not_active Expired - Fee Related
-
1999
- 1999-02-01 KR KR1019990003231A patent/KR100331521B1/ko not_active IP Right Cessation
- 1999-02-05 JP JP02801699A patent/JP3224787B2/ja not_active Expired - Fee Related
- 1999-03-31 TW TW088102285A patent/TW480632B/zh not_active IP Right Cessation
- 1999-07-01 US US09/340,239 patent/US6124639A/en not_active Expired - Lifetime
-
2000
- 2000-01-13 US US09/482,547 patent/US6417567B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990072349A (ko) | 1999-09-27 |
| KR100331521B1 (ko) | 2002-04-06 |
| US6124639A (en) | 2000-09-26 |
| TW480632B (en) | 2002-03-21 |
| US6022801A (en) | 2000-02-08 |
| US6417567B1 (en) | 2002-07-09 |
| JP3224787B2 (ja) | 2001-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0179822B1 (ko) | 반도체 장치의 배선 구조 및 그 제조 방법 | |
| US4994410A (en) | Method for device metallization by forming a contact plug and interconnect using a silicide/nitride process | |
| US4926237A (en) | Device metallization, device and method | |
| Chen | Silicide technology for integrated circuits | |
| EP0279588B1 (en) | Contact in a contact hole in a semiconductor and method of producing same | |
| US5858873A (en) | Integrated circuit having amorphous silicide layer in contacts and vias and method of manufacture thereof | |
| US10177092B2 (en) | Formation of advanced interconnects | |
| US6150270A (en) | Method for forming barrier layer for copper metallization | |
| JP3219909B2 (ja) | 半導体装置の製造方法 | |
| JP3224787B2 (ja) | 金属−シリコン接触バリア被膜用の平坦な界面を有する接点及びその生成方法 | |
| JPH08139092A (ja) | 半導体装置及びその製造方法 | |
| KR19990083124A (ko) | 상호 접속 구조 및 그 형성 방법 | |
| US20080020535A1 (en) | Silicide cap structure and process for reduced stress and improved gate sheet resistance | |
| US6156644A (en) | Method for forming interconnects for semiconductor devices using reaction control layers, and interconnects formed thereby | |
| JP3659330B2 (ja) | シリサイドを使用した合金の高温アグロメレーションを阻止する方法および構造 | |
| Murarka | Interactions in metallization systems for integrated circuits | |
| JPS58500680A (ja) | 低抵抗合成金属導体を具えた半導体デバイスおよびその製造方法 | |
| US20020048636A1 (en) | Method for fabricating electrode structure and method for fabricating semiconductor device | |
| US20020098669A1 (en) | Gate electrode having agglomeration prevention layer on metal silicide layer, and method for forming the same | |
| JPS63172463A (ja) | 半導体装置 | |
| US6083817A (en) | Cobalt silicidation using tungsten nitride capping layer | |
| JPS61133646A (ja) | 半導体装置の製造方法 | |
| KR0161380B1 (ko) | 반도체장치의 트랜지스터 및 그 제조방법 | |
| US10224284B1 (en) | Soluble self aligned barrier layer for interconnect structure | |
| US20020180046A1 (en) | Method for producing a flat interface for a metal-silicon contact barrier film |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |