KR100331521B1 - 콘택트 및 콘택트 형성 방법 - Google Patents

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Abstract

본 발명은 원자적으로 평탄한 계면(atomically flat interface)을 갖는 전도성 콘택트(contact)를 형성하기 위한 방법에 관한 것이다. 코발트와 티타늄을 함유하는 층이 실리콘 기판 위에 증착되어, 결과적인 구조가 질소 함유 대기에서 약 500 ℃ 내지 700 ℃로 어닐링(annealed)된다. 어닐링 단계에서 형성된 구조의 상부면 위에 전도성 재료가 증착된다. 전도성 재료가 하부의 실리콘 기판 안으로 확산하는 것을 방지하는 평탄한 계면이 형성된다. 이 방법은 ULSI의 얕은 접합에 요구되는 것과 같은 매우 작은 소자와 얕은 접합에 대한 콘택트를 형성하는 데 사용될 수 있다.

Description

콘택트 및 콘택트 형성 방법{METHOD FOR PRODUCING A FLAT INTERFACE FOR A METAL-SILICON CONTACT BARRIER FILM}
본 발명은 반도체 집적 회로의 제조에 있어서 전도성 콘택트(contacts)의 형성에 관한 것이다. 보다 상세하게는, 전도성 재료가 하부의 반도체층으로 확산하는 것을 방지하는 원자적으로 평탄한 계면(atomically flat interface)을 형성하기 위한 방법에 관한 것이다.
반도체 디바이스 회로의 속도 및 밀도가 계속적으로 증가함에 따라, 반도체 디바이스의 수직 치수도 따라서 감소되었으며 신뢰할 수 있을 정도로 조밀하게 배선(wiring)하기 위한 필요성이 제기되었다. 수직 치수가 감소함에 따라 디바이스 접합(device junction)이 더 얕아졌다.
집적 회로의 공정에서, 실리콘을 포함하는 개별적인 디바이스가 후속하는 금속층에 의해 회로로 접속된다. 금속/실리콘 접합은 공정에 주의를 필요로 하는 특별한 문제를 나타내기 때문에, 금속과 실리콘간 계면에 각별한 주의가 요망된다. 이러한 문제들 중 두 가지는, 전기적으로는 개방된 회로처럼 보일 수 있는 높은 오옴 접속(ohmic connection)과 콘택트 금속에 의한 디바이스의 오염(poisioning)이다.
상호 접속부의 형성 단계에서 콘택트 홀(contact hole)이, 전형적으로 실리콘 이산화물인 절연층 내에 형성되어, 전형적으로 P- 웰(well) 내에 만들어진 N+ 영역 또는 N- 웰 내에 만들어진 P+ 영역인 하부의 반도체 기판을 노출시킨다. 상호 접속부를 형성하기 위해, 표준 기법을 사용하여 적당한 금속을 콘택트 홀 내에 증착시킨다. 금속이 반도체 기판과 직접 접촉하는 경우에, 디바이스의 후속 공정, 특히 디바이스 패키지 동안 직면하는 400 ℃ 이상의 온도의 후속 공정에서 금속이반도체 안으로 확산할 수 있다.
금속 확산으로 인해 반도체 안으로 금속 스파이킹(spiking)이 형성된다. 전형적으로, 스파이킹은 약 0.5 미크론(micron) 미만으로 반도체 내부에 확장하므로, 디바이스가 0.5 미크론보다 두꺼우면 스파이킹이 문제되지 않는다. 그러나, 디바이스가 0.5 미크론보다 얇은 고밀도 회로에 있어서는, 스파이킹이 금속과 하부의 P- 웰 또는 N- 웰간을 단락시켜 디바이스가 동작할 수 없게 된다.
디바이스 접합에 대해서 양호한 오옴 콘택트를 제공하기 위해 전형적으로 금속 규화물이 사용된다. 티타늄 규화물(TiSi2)은 그 저항이 낮고 자기 정렬될 수 있으며 열적 안정성이 비교적 양호하므로, ULSI 산업에서의 자기 정렬된 규화물의 적용예에 있어서 가장 널리 사용되는 규화물로 되었다. 표준 증착 기법에 의해 티타늄이 콘택트 홀 안으로 증착된다. 기판과 금속을 약 500 ℃ 내지 700 ℃로 가열하는 후속 가열(heating) 공정에 의해 규화(silicidation)가 일어난다.
접합 누설 전류를 최소화시키기 위해, 디바이스 접합은 규화물 아래에 유지되어야 한다. 이 거리는 콘택트 홀 내에 증착된 금속량과, 가열 단계 동안에 소모된 실리콘량과, 가열 단계 동안 반응면(reaction front)의 평탄성에 의해 결정된다. 소모된 실리콘량은 어닐링 시간과 어닐링 온도에 의해서 뿐만 아니라 규화물의 화학량(stoichiometry)과, 형성된 결정 구조에 의해 결정된다. 실리콘 규화물에서, 금속 대 실리콘의 함량비(molar ratio)는 2 대 1이다. 규화물 반응면의 평탄성은 예를 들어, 금속 증착 단계 이전의 실리콘 표면의 청결도, 반응 온도와 같은 많은 변수에 의해 결정된다. 전형적인 반도체 제조 시퀀스에 의할 경우에는 평탄하지 않고 삐죽삐죽한 반응면이 생긴다. 좀더 적은 양의 실리콘을 소모하고/하거나 거의 평탄한 반응면을 만드는 규화 공정을 사용하여 접합 깊이를 더 얕게 만들 수 있다.
확산을 방지하기 위해, 많은 반도체 제조 시퀀스에서 금속과 실리콘 기판 사이에 확산 장벽을 사용한다. 통상적인 공정 시퀀스에서는, 화학적 기상 증착법에 의해 텅스텐 헥사플로라이드(hexafluoride)로부터 전도성 재료로 널리 사용되는 텅스텐의 증착 단계 동안, 텅스텐 헥사플로라이드와 불소(fluorine)에 의한 침식(attack)을 방지하는 장벽으로서 티타늄 질화물(TiN)이 사용된다. 티타늄 질화물 장벽을 형성하기 위한 바람직한 방법은 질소 가스, 암모니아 증기, 또는 형성 가스(forming gas)와 같은 질소 함유 대기(atmosphere) 내에서 규화 반응을 수행하는 것이다. 티타늄 질화물은 티타늄 규화물과 동시에 형성된다.
결과적인 계면의 형상으로 인해, 더 작고 얕은 접합 디바이스를 개발하는 데 있어서 규소물화 방법의 사용이 제한된다. 이 방법은 매우 좁은 영역에서의 반응 경쟁(competing) 단계, 위로부터의 TiOxNy형성 단계, 아래로부터의 TiSi2형성 단계를 포함한다. 따라서, 이중층(bilayer)의 층 두께를 제어하기가 곤란하며, 이 층은 전형적으로 질소가 부족하게 된다. 티타늄 규화물층의 형성 단계는 기판으로부터의 실리콘을 소모하므로 층이 삐죽삐죽하게 될 수 있다.
티타늄 규화물과 실리콘 사이에 형성된 거칠은 계면은 얕은 접합 또는 소형디바이스에 좋지 않다. 이 층은 텅스텐의 화학적 기상 증착 단계 동안의 침식을 방지하는 데 신뢰할만한 장벽이 되지 못하므로, 텅스텐 침식으로 이어져서 디바이스가 손상될 수도 있다. 티타늄의 증착 단계와 후속하는 어닐링 단계 동안에, 산화에 의해 이 층의 장벽 특성이 개선될 수 있을 지라도, TiOxNy층의 두께의 비균일성이 장벽으로서의 효과를 저감시키는 문제가 남게 된다.
니시오(Nishio)에 의한 미국 특허 제 5,567,652 호에는 (1) 실리콘 기판 위에 실리콘 이산화물층을 형성하는 단계와, (2) 산화물층 위에 티타늄층을 증착시키는 단계와, (3) 티타늄층 위에 코발트층을 증착시키는 단계와, (4) 질소 함유 대기 내에서 기판을 열 처리하는 단계를 포함하는 방법이 개시된다. 열 처리 단계시에, 티타늄은 실리콘 이산화물과 반응하여 계면에 실리콘을 형성한다. 다음에, 티타늄을 통과해서 소량의 코발트가 이동하여 계면에 CoSi2층을 형성한다. 계면에 형성된 CoSi2층은 실리콘 기판의 결정 방향을 반영한다. 따라서, 매우 평탄한 CoSi2층이 계면에 형성된다. 그러나, 이러한 방법으로 인해 몇몇 부가 단계들이 공정 시퀀스에 도입된다. 먼저, 실리콘 이산화물층을 형성하는 것이 필요하다. 두 개의 금속층, 즈, 티타늄층과 코발트층은 하나의 금속층으로 증착되지 않고 개별적으로 증착되어야 한다. 열 처리 단계에 후속하여, 열 처리 단계 동안에 형성된 산소 함유 티타늄 질화물층과 CoSi2층 위에 금속이 증착되기 전에 반응하지 않은 코발트층을 제거할 필요가 있다. 이러한 두 개의 금속층 각각을 제거하는 데 별개의 단계가 필요하다.
웨이(Wei)에 의한 미국 특허 제 5,047,367 호에는 (1) 실리콘층 위에 티타늄을 증착시키는 단계와, (2) 티타늄층 위에 코발트층을 증착시키는 단계와, (3) 질소 함유 대기 내에서 어닐링하는 단계에 의해 티타늄 질화물/코발트 규화물 이중층을 형성하기 위한 공정이 개시된다. 이는 부가적인 코발트층의 증착 단계를 필요로 하고 최종 어닐링 온도가 약 850-950 ℃로 높다.
따라서, 장벽층과 규화물층을 형성하기 위해 (1) 이규화물(disilicide)보다 적은 양의 실리콘을 소모하고, (2) 규화물층과 실리콘 기판 사이에 평탄한, 바람직하게는 원자적으로 평탄한 계면을 형성하며, (3) 장벽층이 균일한 두께를 갖도록 하는 장벽층 형성 단계를 포함하는 방법에 대한 필요성이 제기된다. 또한, 이 방법은 반도체 디바이스를 형성하기 위해 현재 사용된 프로시져(procedure)에 쉽게 통합될 수 있으며, 바람직하게 부가적인 공정 단계들을 도입하지 않는다.
본 발명은 낮은 콘택트 저항을 갖는 전기적 상호 접속부를 구비하는 반도체 디바이스를 형성하고, 실리콘 기판으로의 원하지 않는 확산을 방지하는 장벽층을 형성하기 위한 방법에 관한 것이다. 이 방법은,
a) 실리콘 기판 위에 본질적으로 코발트와 티타늄으로 구성되는 층 ― 상기 층 내에 존재하는 코발트량은 상기 층 내에 존재하는 코발트 및 티타늄 총량의 20 원자 퍼센트를 초과하지 않음 ― 을 증착시키는 단계와,
b) 질소 함유 대기 내에서 약 500 ℃ 내지 700 ℃로 기판과 층을어닐링(annealing)하는 단계와,
c) 층 위에 전도성 재료를 증착시키는 단계를 포함한다.
이 방법은 규화물과 실리콘 기판 사이에 원자적으로 평탄한 계면을 형성한다. 평탄한 계면은, ULSI의 얕은 접합에 요구되는 것과 같이 매우 작은 디바이스와 얕은 접합에 대한 콘택트에 중요하다. 이 방법에 의해 형성된 균일한 TiOxNy(티타늄 산질화물(oxynitride), 티옥시니트라이드(tioxynitride))층은 텅스텐의 화학적 기상 증착 동안에 텅스텐 헥사플로라이드와 불소에 의한 침식을 방지하는 양호한 장벽이다.
어떠한 이론으로도 확립되지는 않았으나, 티타늄/코발트 합금층 내의 코발트가 어닐링 단계 동안에 두 가지 중요한 역할을 수행한다고 생각된다. 첫 번째는, 코발트가 실리콘 표면으로 이동하여 규화물의 형성을 더디게 한다는 것이다. 두 번째는, 코발트 원자 및 티타늄 원자간의 원자 반지름과 전자 구조가 상이하기 때문에, 이들 각각의 원자들이 기판에 상이하게 결합한다는 것이다. 실리콘에 결합하는 데 있어서의 이러한 상이점은 장범위에 걸친(long range) 규화물 결정의 공간 및 전자 규칙성을 파괴하여 고도로 무질서한 나노 결정(nano-crystalline) 및/또는 비결정질의 규화물을 형성하게 한다. 고도로 무질서화된 규화물은 다시 실리콘과 규화물 사이에서 원자적으로 평탄한 계면을 형성한다. 고도로 무질서한 규화물이 또한 균일한 두께의 TiOxNy층의 형성을 유발한다. 따라서, 금속 또는 불소에 의한 실리콘의 침식을 방지하는 더 신뢰할 수 있는 장벽이 형성된다. 또한, 얕은 접합적용예에서 콘택트용으로 더 적합한 조작된 규화물 계면이 형성된다.
본 발명의 다른 실시예에 있어서, 실리콘 기판과 이에 인접한 층 사이에 계면을 갖는, 원자적으로 평탄한 콘택트가 형성된다. 본 발명의 또다른 실시예에 있어서, 본 발명의 방법에 의해 콘택트가 형성된다.
도 1은 자체 위에 형성된 티타늄/코발트 합금층을 갖는 실리콘 기판의 단면도,
도 2는 어닐링 단계에서 형성된 다층 구조의 단면도,
도 3은 어닐링 단계에서 형성된 다층 구조 단면의 투사 전자 현미경 사진을 도시하는 도면,
도 4는 어닐링 단계에서 형성된 다층 구조 단면의 투사 전자 현미경 사진을 고배율로 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판 12 : 티타늄 코발트 합금층
본 발명은 자기 정렬된 규화물 기술에서 콘택트 비아(via) 충진물로서 이용하기 위해, 실리콘 기판과 (Ti, Co)Six/TiOxNy층 사이에 원자적으로 평탄한 계면을 형성하기 위한 공정에 관한 것이다. 계면은 예를 들면 텅스텐 헥사플로라이드로부터의 텅스텐의 후속 화학 기상 증착과 같은 후속 공정 단계중에 실리콘 기판 상의 침식 ― 예를 들면 텅스텐 헥사플로라이드 및 불소에 의한 침식 ― 에 대한 장벽으로서 기능한다.
도 1을 참조하면, 실리콘 기판(10)은 단결정 실리콘 또는 다결정 실리콘중의 하나일 수 있다. 예를 들면, 에스 에이 캠벨(S.A.Campble)에 의한, The science and engineering of microelectronic fabrication, Oxford University Press, New York, 1996에 기술된 것과 같은 당업자에게 잘 알려진 방법을 이용하면, 예를 들면 접속하고자 하는 실리콘 기판의 영역 상의 유전층 내에 콘택트 홀 또는 비아(via)를 형성함으로써 실리콘 기판이 제공될 수 있다. 전형적으로, 상기 콘택트 홀은 p웰 내에 만들어진 n+ 영역 상에 또는 n웰 내에 만들어진 p+ 영역 상에 형성된다.
티타늄/코발트 합금층(12)은 해당 분야에서 알려진 어느 하나 또는 몇 가지 기술에 의해 실리콘 기판(10)의 표면 위에 증착된다. 증착 기술은 예를 들면, 물리 기상 증착, 화학 기상 증착, 플라즈마 증강 화학 기상 증착, 플래쉬 증착, 스퍼터링, 전자빔 증착, 이온 보조 증착을 포함한다. 진공 증착 장치 및 기술은 당업자에게 잘 알려져 있다.
티타늄 및 코발트는 상이한 소스로부터 또는 코발트를 포함하는 티타늄 소스로부터 증착될 수 있다. 예를 들면, 만약에 상기 층이 스퍼터링에 의해 증착되면 티타늄 및 코발트의 스퍼터링 타겟(target)은 원하는 원자 퍼센트 농도의 코발트를 갖는 티타늄층이 상기 실리콘 기판 상에 증착되도록 준비된다. 이와 달리, 상기 층은 원하는 원자 퍼센트 농도의 코발트를 갖는 티타늄 막이 상기 실리콘 기판 상에 증착되도록 티타늄과 코발트를 함께 스퍼터링함에 의해 증착될 수도 있다. 물리 기상 증착 공정이 이용될 때, 티타늄 및 코발트가 두 가지의 서로 다른 소스로부터 적절한 비율로 증착되어 원하는 원자 농도의 코발트가 얻어진다. 해당 분야에 알려져 있는 다른 공정이 또한 티타늄/코발트 합금층(12)를 증착하는 데 이용될 수 있다.
티타늄/코발트 합금층(12) 내에 존재하는 코발트의 양은, 상기 층 내에 존재하는 코발트 및 티타늄 총량의 약 20 퍼센트를 초과해서는 안되며, 전형적으로는 약 0.1 내지 약 20 원자 퍼센트이다. 상기 층은 바람직하게는 약 1 내지 약 10 원자 퍼센트의 코발트를 가지며 더 바람직하게는 약 3 내지 약 7 원자 퍼센트의 코발트를 포함하고 가장 바람직하게는 약 5 원자 퍼센트의 코발트를 가진다.
티타늄/코발트 합금층(12)은 전형적으로 약 5 nm 내지 약 100 nm 두께를 지니며, 바람직하게는 약 5 nm 내지 약 20 nm 두께를 지닌다. 가장 바람직하게는 티타늄/코발트 합금층(12)은 약 6 nm 내지 약 10 nm 두께를 지닌다.
티타늄/코발트 합금층(12)을 증착한 다음, 기판(10) 및 층(12)은 암모니아 증기 또는 형성 가스(질소와 수소의 혼합물) 또는 질소 가스와 같은 질소 함유 분위기에서 어닐링된다. 이 경우에, 어닐링 시간 및 온도는 상기 (Ti,Co)Six및 TiOxNy층의 형성을 보증할 수 있도록 선택된다. 어닐링은 약 500。C 내지 700。C에서 약 0.5 시간 내지 2 시간 동안 수행될 수 있다. 약 700。C 이상에서는 (Ti,Co)Six의 응집이 관찰된다. 어닐링은 바람직하게는 약 550。C에서 약 0.5 시간 동안 수행된다. 어닐링은 통상적인 노(furnace) 어닐링 또는 고속 열 어닐링과 같은 당업자에게 잘 알려진 방법에 의해 수행될 수 있다.
도 2는 어닐링으로 형성된 다층 구조를 도시한다. 상기 다층 구조는 실리콘 기판(10), CoSix층(14), 고도로 무질서화된 (Ti,Co)Six층(16), TiOxNy층(18)으로 이루어진다.
어닐링의 초기 단계 중에 티타늄/코발트 합금층(12) 내에 존재하는 티타늄은 실리콘 기판(10)의 표면 위에 존재하는 실리콘 이산화물을 제거한다. 일반적으로, 이 산화물층은 단지 0.1 내지 0.5 nm(1 내지 5 A)의 두께를 지닌다. 실리콘 이산화물은 티타늄에 용해된다. 이어서, 산소는 성장하는 규화물 층에 의해TiOxNy층(18)내로 버려진다.
어닐링 중에 상기 (티타늄/코발트)합금 내의 코발트는, 실리콘 및 (티타늄/코발트)합금이 합금화된 규화물을 형성하는 동안, 상기 실리콘/(티타늄/코발트)합금 경계로 이동한다. 상기 (Ti,Co)Six층 내에서 코발트는 실리콘과 상기 합금화된 규화물층 사이의 계면을 향해 편석(segragate)하며 상기 실리콘과 상기 합금화된 실리콘층 사이의 경계에서 CoSix층을 형성한다. 코발트 규화물층(14)은 약 단일층 두께로 여겨진다. 그것은 투사 전자 현미경(TEM), 나노프로브 전자 에너지 손실 스펙트로스코피, 에너지 분산 X선 분석에 의해 검출되었다.
상기 규화물층 내에 잔존하는 코발트는 규화물 결정의 장범위에 걸친 공간 및 전자 규칙성을 파괴하여 고도로 무질서화된 규화물층을 생성한다. '고도로 무질서화된'이라는 표현은 (Ti,Co)Six층(16)이 나노 결정(nano-crystalline) 및/또는 비결정질임을 의미한다. 당업자에게 잘 알려져 있듯이, 나노 결정은 상기 층 내에서 어느 정도 국한된, 전형적으로 약 몇 나노 미터정도의, 단범위 질서도를 의미하며 한편, 비결정질은 수 Å 이상의 층 내에서는 질서도가 없음을 의미한다. 고도로 무질서화된 (Ti,Co)Six층(16)은 실리콘 기판(10)과 고도로 무질서화된 규화물층(16) 사이의 평탄한 계면을 원자적으로 형성하게 한다.
어닐링중에 상기 코발트의 편석 때문에 고도로 무질서화된 (Ti,Co)Six층(16) 내의 코발트의 양은 티타늄/코발트 합금층(12) 내에 존재하는 코발트의 양보다 많다. 고도로 무질서화된 규화물층(16) 내의 코발트의 양은 층(16) 내에 존재하는 코발트 및 티타늄의 전체 양에 기초하여, 전형적으로는 약 0.2 내지 약 35 원자 퍼센트이며 바람직하게는 약 2 내지 약 15 원자 퍼센트, 더 바람직하게는 약 5 내지 약 10 원자퍼센트, 가장 바람직하게는 약 8 원자 퍼센트이다. 합금층(12) 내의 코발트의 양이 층(12)내에 존재하는 코발트 및 티타늄 전체 양의 약 5 원자 퍼센트이면, 층(16) 내의 코발트의 양은 전형적으로 층(16) 내에 존재하는 코발트 및 티타늄 전체 양의 약 8 원자 퍼센트이다.
고도로 무질서화된 (Ti, Co)Six층(16)은 전형적으로 티타늄/코발트 합금층(12)의 두께의 절반보다 약간 더 두껍다. (Ti, Co)Six층(16)은 전형적으로 약 3 nm 내지 약 60 nm의 두께를 지니며 바람직하게는 약 3 nm 내지 약 20 nm, 더 바람직하게는 약 3 nm 내지 약 12 nm의 두께를 지닌다. 가장 바람직하게는, 상기 층은 약 4 nm 내지 7 nm의 두께를 지닌다. 합금층(12)의 두께가 약 9 nm일 때, 고도로 무질서화된 규화물층(16)의 두께는 전형적으로 약 5 nm이다. x의 정확한 값은 상기 층이 형성되는 조건, 즉 층(12) 내의 코발트의 양, 층(12)의 두께, 어닐링 온도에 따라 달라지지만, 1 과 2 사이의 값을 갖는다.
상기 티타늄/코발트 합금층 내의 티타늄은 질소 함유 분위기에서 질소와, 그리고 상기 층의 표면 위에 존재하는 산소와 반응하여 TiOxNy층(18)을 형성한다. TiOxNy층(18) 내에는 검출가능한 코발트가 남지 않는다. 실리콘 기판(10)과(Ti,Co)Six층(16) 사이의 원자적으로 평탄한 표면으로 인해, TiOxNy층(18)은 그 두께가 매우 균일하여 후속 공정 단계 중의 금속 및 불소에 의한 침식에 대해 더 신뢰성 있는 장벽을 만든다.
TiOxNy층(18)의 두께는 전형적으로 티타늄/코발트 합금층(12)의 두께의 절반보다 약간 작다. 티타늄 산질화물(티옥시질화물)층(18)은 전형적으로 약 2 nm 내지 약 40 nm의 두께를 지니며 바람직하게는 약 2 nm 내지 약 15 nm, 더 바람직하게는 약 2 nm 내지 약 8 nm의 두께를 지닌다. 가장 바람직하게는, 상기 층은 약 3 nm 내지 6 nm의 두께를 지닌다. 합금층(12)의 두께가 약 9 nm일 때 티타늄 산질화물층(18)의 두께는 전형적으로 약 4 nm이다.
x와 y의 값은 상기 반응 조건에 의존하며 전형적으로 상기 층의 단면에 걸쳐 달라진다. 전형적으로, 고도로 무질서화된 (Ti,Co)Six층(16)과의 계면 근처에서의 산소의 양은 상기 표면에서의 산소의 양보다 많으며, 상기 표면에서의 질소의 양은 상기 계면 근처에서의 질소의 양보다 많다.
어닐링한 후, 어닐링으로 형성된 층의 어느 것도 제거할 필요가 없다. 당업자에게 잘 알려진 방법에 의해 상기 계면 위에 전도 재료를 직접 증착시킬 수 있다. 전형적인 전도 재료는, 예를 들면, 텅스텐, 알루미늄, 구리, 금, 탄탈륨, 알루미늄/구리 합금, 알루미늄/실리콘/구리 합금을 포함한다. 바람직한 전도 재료는 텅스텐이다. 텅스텐은 텅스텐 헥사플로라이드(WF6)의 화학 기상 증착에 의해 증착될 수 있다.도 2b는 TiOxNy 층(18) 상의 전도성 금속(20)을 도시하고 있다.
상기 방법은 현재 도핑 되지 않은 티타늄으로부터 형성된 티타늄 규화물층을 사용하는 본 반도체 가공 기술에 쉽게 통합될 수 있다.
산업상 이용 가능성
본 발명은 예를 들면 디지탈 컴퓨터에 이용되는 반도체 소자의 제조에 사용될 수 있다. 상기 방법은 텅스텐 장벽 플러그 막― 이 막은 ULSI 얇은 접합에 대해 개선된 플러그를 제공함 ― 에 대해 자동적으로 평탄한 계면을 생성한다. 상기 접합은 반도체 소자를 위한 소스/드레인 요소를 형성하는 데 사용될 수 있다.
본 발명의 이점은 본 발명을 예시하는 다음 실시예를 참조함으로서 관찰될 수 있는데, 다음 실시예가 본 발명의 범위를 제한하는 것은 아니다.
실시예
이 예는 본 발명의 방법에 의한 계면의 준비를 기술한다. 실리콘 기판(10)은 도핑되지 않은 약 0.7 nm 두께의 단결정 실리콘이었다. 그러나, 도핑된 실리콘 및 다결정 실리콘, 전형적으로 p웰 내에 만들어진 n+영역 또는 n웰 내에 만들어진 p+영역이 사용될 수도 있다. 티타늄층을 가지는 코발트는 공동 증착에 의해 상기 실리콘 기판상에 증착되었다. 상기 층은 5 원자 퍼센트의 코발트를 가졌고 그 두께는 10 nm였다. 상기 기판은 질소 가스 내에서 550。C에서 0.5시간 동안 어닐링되었다. 어닐링은 통상적인 어닐링 노에서 수행되었다.
결과적으로 얻어지는 구조는 TIOxNy층(18), 고도로 무질서화된 (Ti,Co)Six층(16), CoSix층(14), 실리콘 기판(10)을 포함한다. 상기 구조는 TEM 이미징, 에너지 분산 X선 및 전자 에너지 손실 스펙트로스코피를 구비하는 나노프로브 분석 TEM, 오제(Auger), X선 회절에 의해 분석되었다
어닐링으로 형성된 다층 구조 단면의 투사 전자 현미경 분석은 도 3 및 도 4에 도시된다. 거기에서 보이는 것은 실리콘 기판(10), CoSix층(14), 고도로 무질서화된 (Ti, Co)Six층(16), TiOxNy층(18)이다. 상기 도면에 도시된 바와 같이, CoSix층(14)은 약 0.63 nm (6.3 A)의 거의 단일층의 두께를 가지며 원자적으로 평탄하다. 상기 실리콘 기판(10)과 CoSix층(14) 사이의 평탄한 계면 및 CoSix층(14)과 고도로 무질서화된 (Ti, Co)Six층(16) 사이의 평탄한 계면을 또한 볼 수 있다.
CoSix층(14)은 나노프로브 전자 에너지 손실 스펙트로스코피 및 에너지 분산 X선 분석에 의해 또한 검출될 수 있다.
본 발명에 대한 상기 기술에 근거하여, 다음 내용 및 그 동일물을 청구하고자 한다.
상기에서 본 발명은 특정한 실시예를 참조로 기술되었으나, 당업자라면 첨부된 청구 범위에 의해 형성된 본 발명의 정신 및 범위 내에서 많은 변경이 실시될 수 있음을 알 수 있을 것이다.
본 발명에 따르면, 낮은 콘택트 저항을 갖는 전기적 상호 접속부를 구비하는 반도체 디바이스를 형성하고, 원하지 않는 실리콘 기판으로의 확산을 방지하는 장벽층을 형성하기 위한 방법이 제공된다.

Claims (18)

  1. 콘택트(contact)에 있어서,
    a) 실리콘 기판과,
    b) 코발트 규화물(cobalt silicide)층과,
    c) 티타늄, 코발트, 실리콘을 포함하는 고도로 무질서화된 규화물층과,
    d) 티타늄 산질화물(oxynitride)층을 순차적으로 포함하며,
    상기 실리콘 기판과 상기 코발트 규화물층 사이의 계면(interface)은 평탄한 콘택트.
  2. 제 1 항에 있어서,
    상기 코발트 규화물층은 단일층 두께(momo-layer thick)이며 평탄한 콘택트.
  3. 제 2 항에 있어서,
    상기 티타늄 산질화물층은 균일한 두께인 콘택트.
  4. 제 3 항에 있어서,
    상기 고도로 무질서화된 규화물층은 나노 결정(nano-crystalline)이며 본질적으로 티타늄, 코발트, 실리콘으로 구성되는 콘택트.
  5. 제 3 항에 있어서,
    상기 고도로 무질서화된 규화물층은 비결정질이며 본질적으로 티타늄, 코발트, 실리콘으로 구성되는 콘택트.
  6. 제 3 항에 있어서,
    상기 규화물층 내에 존재하는 상기 코발트 및 상기 티타늄 총량에 기초하여, 상기 고도로 무질서화된 규화물층은 약 2 내지 15 원자 퍼센트(atomic percent)의 코발트를 포함하는 콘택트.
  7. 제 6 항에 있어서,
    상기 고도로 무질서화된 실리콘층은 약 3 ㎚ 내지 20 ㎚ 두께이고,
    상기 티타늄 산질화물층은 약 2 ㎚ 내지 15 ㎚ 두께인 콘택트.
  8. 제 7 항에 있어서,
    상기 규화물층 내에 존재하는 코발트와 티타늄의 총량에 기초하여, 상기 고도로 무질서화된 규화물층은 약 5 내지 10 원자 퍼센트의 코발트를 포함하는 콘택트.
  9. 제 1 항에 있어서,
    e) 전도성 재료층을 더 포함하며,
    상기 전도성 재료층은 상기 티타늄 산질화물층에 인접하고 상기 고도로 무질서화된 규화물층과 대향적으로 배치되는 콘택트.
  10. 제 9 항에 있어서,
    상기 전도성 재료는 텅스텐, 알루미늄, 구리, 금, 탄탈륨, 알루미늄/구리 합금, 알루미늄/실리콘/구리 합금으로 구성되는 그룹(group)으로부터 선택되는 콘택트.
  11. 제 10 항에 있어서,
    상기 전도성 재료는 텅스텐인 콘택트.
  12. 제 11 항에 있어서,
    상기 티타늄 산질화물층은 균일한 두께인 콘택트.
  13. 제 12 항에 있어서,
    상기 고도로 무질서화된 규화물층은 나노 결정이며 본질적으로 티타늄, 코발트, 실리콘으로 구성되는 콘택트.
  14. 제 12 항에 있어서,
    상기 고도로 무질서화된 규화물층은 비결정질이며 본질적으로 티타늄, 코발트, 실리콘으로 구성되는 콘택트.
  15. 제 12 항에 있어서,
    상기 규화물층은 본질적으로 티타늄, 코발트, 실리콘으로 구성되며,
    상기 규화물층 내에 존재하는 상기 코발트 및 상기 티타늄의 총량에 기초하여, 상기 고도로 무질서화된 규화물층은 약 2 내지 15 원자 퍼센트의 코발트를 포함하고,
    상기 고도로 무질서화된 규화물층은 약 3 ㎚ 내지 20 ㎚ 두께이며,
    상기 티타늄 산질화물층은 약 2 ㎚ 내지 15 ㎚ 두께인 콘택트.
  16. a) 실리콘 기판 상에 본질적으로 코발트와 티타늄으로 구성되는 층 ― 상기 층 내에 존재하는 코발트량은 상기 층 내에 존재하는 상기 코발트 및 상기 티타늄 총량의 약 20 원자 퍼센트를 초과하지 않음 ― 을 증착시키는 단계와,
    b) 상기 기판 및 상기 층을 질소 함유 대기에서 약 500 ℃ 내지 700 ℃로 어닐링(annealing)하여, 코발트, 실리콘, 티타늄을 포함하는 고도로 무질서화된 규화물층이 상기 실리콘 기판 상에 형성되도록 하고, 상기 실리콘 기판과 상기 규화물층 사이의 계면이 원자적으로 평탄하게 되도록 하는 어닐링 단계
    를 포함하는 콘택트 형성 방법.
  17. 제 16 항에 있어서,
    상기 단계 b) 다음에,
    c) 상기 층 상에 전도성 재료를 증착시키는 단계를 더 포함하는 콘택트 형성 방법.
  18. 제 21 항의 방법에 의해 마련되는 콘택트.
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