JP3659330B2 - シリサイドを使用した合金の高温アグロメレーションを阻止する方法および構造 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は相補型金属酸化物半導体（ＣＭＯＳ）デバイスに関し、より詳細には、通常ソース・ドレイン活性化の間に生じる金属シリサイド・コンタクトの高温アグロメレーション（集塊）が実質的になくなるような、少なくとも１つの金属シリサイド・コンタクトを有するＣＭＯＳデバイスを製造する方法に関する。また本発明は、本発明のプロセスによって作られたアグロメレーションのない金属シリサイド・コンタクトを有するＣＭＯＳ構造を提供する。
【０００２】
【従来の技術】
最近のＣＭＯＳ技術では、その構造のデバイスが完成後、自己整合プロセスによって金属シリサイド・コンタクトが形成される。シリサイドの形成に必要な温度は、浅いＰＮ接合部を有するデバイスのドーパントの分布に著しく影響するのに十分高い温度である。シリサイドのアニールは、シリサイド化アニール温度における溶解限度よりも高い濃度のドーパントの不活性化を起こし得る時間で持続され、そのためソース・ドレイン抵抗が高くなる。ドーパントのプロフィルを出来るだけ堅固に保ち、ドーパントの不活性化の可能性を回避するために、ドーパントが基板内に注入される前にシリサイドを形成することが有利である。プロセスの段階の順序を変える欠点は、ドーパントの注入前にシリサイドが形成される場合、シリサイドが、注入されたドーパントを活性化するのに必要な高温のアニール温度（約９００℃以上）に耐える必要があることである。これらの高温では、ロジック・デバイス中のシリサイドの電気特性は、シリサイド膜のアグロメレーションによって大きく劣化する。高温アニールによるシリサイド接点のアグロメレーション（agglomeration−集塊）の問題は周知であり、例えば、特開平８−４５８７５号および特開平８−６４５５１号に示されている。
【０００３】
上述の問題に対する１つの代替策は、シリサイド膜の厚さを増すことである。ドーパントの注入がシリサイドの形成後になされる場合、現行の従来の技術プロセスにおけるように、シリコンが大量に消耗されても、接合部の深さに影響を与えることはない。しかし、厚いシリサイド膜は深い接合部を必要とし、形成中に拡散を増強することによって、構造内ストレスと有効寸法の僅かな変化を生じる可能性があるという欠点をもつ。
【０００４】
上述の金属シリサイド・コンタクト製造の従来方法の欠点に鑑みて、実質的にシリサイド・コンタクトのアグロメレーションを生じることなく、シリサイド・コンタクトを製造できる新しく改良された方法を開発する必要性がある。
【０００５】
【発明が解決しようとする課題】
本発明の１つの目的は、構造のソース・ドレイン領域を活性化する前に少なくとも１つの金属シリサイド・コンタクトが形成される、ＣＭＯＳ構造を製造する方法を提供することである。
【０００６】
本発明の他の目的は、高温のアニールで殆どまたは全くアグロメレーションを示さない金属シリサイド・コンタクトを含むＣＭＯＳ構造の製造法を提供することである。
【０００７】
本発明の他の目的は、高温安定性が増すが、現在の動作基準以内の抵抗値を保有する金属シリサイド・コンタクトの製造法を提供することである。
【０００８】
本発明の更なる目的は、最小抵抗相にある金属シリサイド・コンタクトを提供することである。例えばコバルト（Ｃｏ）シリサイド・コンタクトが所望である場合、本発明はＣｏジシリサイド相を形成する。チタン（Ｔｉ）コンタクトが所望である場合、本発明はＴｉＳｉ2のＣ５４相を形成する。上述のＣｏジシリサイドとＴｉＳｉ2のＣ５４相の両相は、金属の最小抵抗相を表す。即ちＣｏジシリサイド相の抵抗は、Ｃｏモノシリサイド相よりも低く、他方ＴｉＳｉ2のＣ５４相の抵抗はＴｉＳｉ2のＣ４９相よりも低い。より抵抗の高いシリサイド相物質はエッチングに対する耐性が高く、即ち後述するエッチャント溶液中で実質的にエッチングされないことに留意されたい。つまりより抵抗の高いシリサイド相物質は、未反応金属合金層に比べ実質的にエッチングされない。
【０００９】
【課題を解決するための手段】
本発明において、これらおよび他の目的および利点は、構造中でソース・ドレイン領域を活性化する前にアニールで金属シリサイドをつくることが出来る金属に、少なくとも１つの合金化元素を加えることによって得られる。高温のソース・ドレイン活性化アニールの前に金属を合金化することによって、本発明の金属合金シリサイド・コンタクトはアグロメレーションしなくなる。特に本発明は、
（ａ）活性化ソース・ドレイン領域を含まないシリコン含有基板の一部の上に、ＣｏまたはＴｉ、および合金化添加物を含む、金属合金層を形成する段階と、
（ｂ）前記金属合金層の一部を、前記金属合金層と比べてエッチングすることが困難な金属合金シリサイド層に転換するのに有効な温度で、前記金属合金層をアニールする段階と、
（ｃ）段階（ｂ）で転換されずに残存するすべての金属合金層を除去する段階と、
（ｄ）任意選択で、段階（ｂ）で形成された金属合金シリサイド層を低抵抗相に転換するのに有効な温度で第２のアニールを実施する段階と、
（ｅ）約９００℃以上の温度でアニールすることによって、前記シリコン含有基板中に活性化ソース・ドレイン領域を形成する段階とを含む方法。
【００１０】
本発明の他の態様は、発明されたアグロメレーションのない金属シリサイド・コンタクトを含むＣＭＯＳ構造に関する。特に本発明のＣＭＯＳ構造は、
ソース・ドレイン領域を有するシリコン含有半導体基板と、
前記シリコン含有半導体基板の一部の上に形成された、ＣｏまたはＴｉ、および合金添加物を含む実質的にアグロメレーションのない金属合金シリサイド・コンタクトとを含む電気コンタクト。
【００１１】
【発明の実施の形態】
金属合金を使用してシリサイドの高温におけるアグロメレーションを阻止するための方法と構造に向けられた本発明を、現在の応用を伴う図面を参照して詳細に記載する。添付した図面の同じ参照番号は同様および／または対応する要素を記載するのに使用されることに留意されたい。
【００１２】
まず、ＣＭＯＳ構造を形成することができる本発明の基本的加工段階を説明する図１〜７を参照する。金属合金層を使用することによってシリサイド・コンタクトの高温アグロメレーションが回避される。従来の技術ではシリサイド・コンタクトは純粋な金属から形成され、これは、構造のソース・ドレイン領域が高温アニールによって活性化される時、アグロメレーションを生じる。具体的に説明すると、図１に示した構造は、金属合金層１２がその上にあるＳｉ含有基板１０を含む。Ｓｉ含有基板は、基板の露出表面近くに存在する薄い酸化物層を任意選択で含んでもよい。酸化物層は、あるとすれば、金属合金層とＳｉ含有基板の間の界面にある。本発明に使用し得る適したＳｉを含む基板は、単結晶Ｓｉ、多結晶Ｓｉ、ＳｉＧｅ、非晶性Ｓｉ、絶縁体上のシリコン（ＳＯＩ）および他の類似のＳｉ含有物質である。
【００１３】
酸化物層が存在しない実施形態では、本発明の図面に示すように、本発明の加工段階を使用する前に構造から酸化物層が除去される。そのような実施形態では、構造から完全に酸化物層を除去するためにＨＦを使用することができる。
【００１４】
Ｓｉを含む基板１０はその中に、多種類の絶縁または／およびデバイス領域を含みうる。これらの領域は本発明の図面に示していないが、それにもかかわらずその中に含めるよう意図されている。本発明によれば、Ｓｉ含有基板は、金属合金シリサイド・コンタクトの形成前は、その中に活性化ソース・ドレイン領域を含まない。ドーピングされたソース・ドレイン領域の活性化は、本発明の金属合金シリサイド・コンタクトが形成された後に行われる。
【００１５】
金属合金層１２は、当業者には周知の通常の付着プロセスを用いて、基板１０（または任意選択の酸化物層上）の表面上に形成される。例えば金属合金層は化学気相堆積、プラズマ支援ＣＶＤ、蒸着、スパッタリング、および他の類似の堆積プロセスによって形成される。これらの技術の内、スパッタリングで金属合金層を形成するのが好ましい。別法として、金属合金層は先ずＳｉ含有基板の表面上に金属層を堆積し、その後その金属層をイオン注入または類似のドーピング・プロセスで適切な合金化元素でドーピングして形成してもよい。
【００１６】
本発明の金属合金層１２は、ＣｏとＴｉからなる群から選ばれた少なくとも１つの金属を含む。即ち層１２は、Ｃｏ合金またはＴｉの合金からなる。これらの合金の内、合金がＣｏ合金を含むのが好ましい。本発明の金属合金層は、さらに少なくとも１つの添加物、即ち合金化元素を０．０１から５０原子％含み、前記の少なくとも１つの添加物は、Ｃ、Ａｌ、Ｓｉ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｉｎ、Ｓｎ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕからなる群から選ばれる。ここでこれらの添加物の１つまたは複数の混合物も可能である。より好ましくは、添加物は金属合金層中に約０．１から２０原子％存在することである。上述の添加物の内、本発明ではＣ、Ａｌ、Ｓｉ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｉｎ、Ｓｎ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、ＲｅまたはＩｒが好ましい。最も好ましい合金はＴｉ、Ｖ、Ｃｒ、Ｇｅ、Ｎｂ、Ｒｈ、Ｔａ、Ｗ、Ｈｆ、Ｚｒ、Ｍｏ、ＲｅまたはＩｒである。
【００１７】
合金という用語は、本明細書では、前記添加物が均一または不均一に分布したＣｏまたはＴｉ組成物、その中で前記添加物が勾配のある分布を有するＣｏまたはＴｉ組成物、またはその混合物および化合物を含むものとして使用される。Ｃｏ合金が選ばれた場合は、添加物はＣｏであってはならない。同様にＴｉ合金が選ばれた場合は、添加物はＴｉではあってはならない。
【００１８】
次に図２に示すように、任意選択の酸素バリア層１４を金属合金層１２の表面上に形成してもよい。任意選択の酸素バリア層は、当業者には周知の通常の堆積プロセスを用いて形成される。本発明で任意選択の酸素バリア層を形成するのに使用される、適した堆積プロセスの例は、化学気相堆積、プラズマ支援化学気相堆積、スパッタリング、蒸発、プレーテイング、スピンオン・コーティングおよび他の類似の堆積プロセスであるが、これらに限られるものではない。任意選択酸素バリア層の厚さは、酸素バリア層が酸素または他の周囲のガスの構造中への拡散を阻止することができれば、本発明に対してクリティカルなものではない。通常任意選択酸素バリア層は約１０から約３０ｎｍの厚さを有する。Ｔｉの場合、任意選択のバリア層は通常必要ではない。
【００１９】
任意選択の酸素バリアは、酸素が構造中へ拡散するのを阻止する、従来の技術で周知の通常の物質でできている。例えばＴｉＮ、Ｓｉ3Ｎ4、ＴａＮおよび他の類似の物質を酸素バリア層に使用できる。本発明の図面は、任意選択のバリア層が存在することを示すが、任意選択のバリア層が存在しない場合でも本発明の方法を使用することが可能である。上述したように、Ｔｉが使用される場合は、任意選択のバリア層は通常使用されない。
【００２０】
Ｃｏが使用された場合、図２に示す構造は、任意選択で、構造中に金属を多量に含む合金シリサイド相層１６を形成するのに十分な条件下で、予備アニールすることができる（図３参照）。予備アニールは、急速熱アニール（ＲＴＡ）プロセスを使用して実施される。通常、任意選択の予備アニール段階は、例えばＨｅ、Ａｒ、Ｎ2またはフォーミング・ガスなどのガス雰囲気中で、約３５０℃から約４５０℃の温度で約３００秒以下の時間で連続加熱法またはランプ・アンド・ソーク加熱法を使用して行われる。構造中に金属を多量に含む合金シリサイド相層を形成できる条件が選ばれる限り、他の温度と時間で試みることもできる。
【００２１】
本応用の次の段階に従って（図４参照）、図２または任意選択で図３に示した構造上に対してアニール段階を実施して、構造中に、高抵抗相、即ちＣｏモノシリサイドまたはＴｉＳｉ2のＣ４９相にある金属合金シリサイド層１８を形成する。即ち最初のアニール段階は、次記のエッチング技術またはエッチャントを使用してエッチングすることが実質的に困難なＣｏまたはＴｉのシリサイド相を形成する。構造中に金属合金シリサイド層の高抵抗相を形成するために、例えばＨｅ、Ａｒ、Ｎ2、Ｎｅ、またはフォーミング・ガスなどのガス雰囲気を用い、約４００℃から約７００℃の温度で約３００秒以下の期間、連続加熱法またはランプ・アンド・ソーク加熱法を使用し、急速熱アニール（ＲＴＡ）プロセスを使用してアニールを行う。構造中にＣｏまたはＴｉの高抵抗シリサイド相（即ちエッチングが困難なＣｏまたはＴｉのシリサイド相）を形成できるように条件が選ばれる限り、他の温度と時間で試みることもできる。任意選択の予備アニール段階が使用された場合は、高抵抗シリサイド層の形成に使用されるアニール温度は、予備アニール温度よりも高いことに留意されたい。
【００２２】
最初のアニール段階後、構造（図５参照）から任意選択の酸素拡散バリア層１４およびすべての残存金属合金層１２は、当業者に周知の通常のエッチング技術を使用して除去される。例えば構造から任意選択の酸素拡散バリア層および金属合金層を除去するのに、任意の湿式エッチング・プロセスを用いることができる。湿式エッチング・プロセスに使用される化学エッチャントは、実質的にエッチングできない（即ち高抵抗）ＣｏまたはＴｉのシリサイド相に比べて、酸素バリア層および金属合金層の除去において選択性が高くなければならない。本発明に使用できる、適したエッチャントは過酸化水素と硝酸または硫酸の混合物である。他の化学エッチャントも本発明で使用できる。
【００２３】
本発明において構造から任意選択の酸素バリア層およびすべての残存金属合金層の除去に、乾式エッチング・プロセスを使用することも、本発明の意図の範囲内にある。ここで使用できる、適した乾式エッチング技術は、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチングおよび他の類似の乾式エッチング技術等であるが、これらに限定されない。
【００２４】
高抵抗のＣｏまたはＴｉのシリサイド相の層を、より低い抵抗のＣｏまたはＴｉのシリサイド層に転換するために、任意選択のアニール段階が必要となることがある。即ちＣｏに対して最初のアニール段階は、Ｃｏモノシリサイド相（高抵抗の、エッチングできない物質）を形成し、任意選択のアニール段階はモノシリサイド相をＣｏジシリサイド（モノシリサイド相に比べてより低抵抗のシリサイド相）に転換する。Ｔｉに関する限り、最初のアニール段階はＴｉＳｉ2の高抵抗Ｃ４９相を形成し、任意選択のアニール段階はそれをＴｉＳｉ2の低抵抗Ｃ５４相に転換する。
【００２５】
任意選択のアニール段階は、予備アニールまたは第１のアニールのいずれかで使用される温度よりも高い温度で実施される。また任意選択のアニール段階は、周囲のガスを用いてＲＴＡで実施される。通常、任意選択のアニール段階は、約７００℃から約９００℃の温度で約３００秒以下の時間連続加熱法またはランプ・アンド・ソーク加熱法を使用して行われる。構造中にＣｏまたはＴｉの最小抵抗シリサイド相が形成されるように選ばれた条件が、予備アニールおよび最初のアニール段階よりも高い限り、他の温度と時間で試みることもできる。本発明の任意選択のアニール段階を使用して得られる構造を図６に示す。
【００２６】
最初のアニール段階、次のエッチングと任意選択のアニール後、ソース・ドレイン領域２２は当業者には周知の通常の技術を使用して、Ｓｉ含有基板内で活性化される。例えば、ソース・ドレイン領域２２は高温（９００℃以上、持続時間１秒以下）活性化アニール段階を用いて活性化される。より具体的には、Ｓｉ含有基板内に形成されたドーピングされたソース・ドレイン領域は約９００℃から約１１００℃の温度で約６０秒以下の時間、ＲＴＡによって活性化される。ソース・ドレイン領域の活性化は他の温度と時間で行うこともできる。上記の加工段階を実施する前に、通常のイオン注入を使用して、構造中にソース・ドレイン領域を形成してもよい。別法としては、通常のイオンの注入およびアニールを用いて金属シリサイド・コンタクトを形成した後、ソース・ドレイン領域を形成することができる。いずれの場合も、金属合金シリサイドが形成され、選択的エッチングが実施された後、活性化アニールを行う。
【００２７】
上述の活性化アニール条件下で、純粋の金属で作られた従来の金属シリサイド・コンタクトは、アグロメレーションを生じることに留意されたい。このアグロメレーションは抵抗とリークを増加するので好ましくない。上述したように、金属合金層を使用することによって得られる金属合金シリサイドは、高温の活性化アニールに耐え、それによって金属シリサイド・コンタクトを含む従来の技術による構造の問題を避けることができる。
【００２８】
ＣＭＯＳ構造中にソース・ドレイン領域を形成した後、構造上に例えばゲート領域のような他のデバイス領域を作るために、通常の加工段階を使用できる。
【００２９】
本発明の電気コンタクトは、
シリコン含有半導体物質の露出領域を有する基板１０であって、前記シリコン含有半導体物質が不純物でドーピングされた基板１０と、金属合金シリサイド・コンタクトの第１の層２０とを含み、前記合金は前記第１の層中に約０．０１から５０原子％存在し、前記金属はＣｏとＴｉからなる群から選ばれ、前記金属合金シリサイド・コンタクト２０は、最小抵抗相にある。
【００３０】
本発明を説明し、それから生じるいくつかの利点を例証するために本発明の実施例を示す。
【００３１】
【実施例】
以下の実施例では各種の合金化添加物を含むＣｏ合金を使用して試験を行い、純粋なＣｏＳｉ2コンタクトと比較した。
【００３２】
純粋なＣｏ金属から作られたＣｏＳｉ2の高温劣化
標準的なシリサイド加工段階（ＴｉＮ／Ｃｏ二重層から出発）に従ってＣｏＳｉ2コンタクトを作った。この加工段階では、モノシリサイド層を形成するのに５５０℃での最初のアニールを用い、ついでＴｉＮキャップとすべての未反応Ｃｏの両方を除去するために、選択的エッチングを使用した。その後ジシリサイド層を形成するため、７５０℃で２０秒間の第２のアニールを使用した。ついでそのサンプルを様々な長さの時間で１０００℃に曝すことによって高温劣化を試験した。
【００３３】
まず、図８に示すように、それぞれ９、１１および１５ｎｍの最初のＣｏ厚さの場合で、アニール時間の増加に応じたシート抵抗（ＳＲ）の増加として、純粋なＣｏＳｉ2膜の劣化を測定した。これらのＣｏ厚さは３２、３９、および５３ｎｍのＣｏＳｉ2に対応する。９ｎｍのＣｏ膜に対して、１０００℃で７秒（ｓ）保持すると、ＳＲは５０％以上の増加を示した。この増加は、厚い膜に対しては顕著でなかった。３秒までのアニール時間に対して、厚いＣｏジシリサイドのＳＲは大きくは変化せず、一方２つの薄い膜ではＳＲの増大が明らかに観察された。
【００３４】
熱劣化は、走査電子顕微鏡（ＳＥＭ）で観察した膜中のボイドの数でも測定した。最初のＣｏ厚さの関数として、ボイド密度を図９に示す。これらの結果は、やはり、厚い膜ほどより安定であることを示す。Ａｓをドーピングした基板に比べ、ボロンをドーピングした基板の劣化はより悪かった。
【００３５】
純粋なＣｏＳｉ2とＣｏ合金からできた膜の比較
次の結果は純粋なＣｏＳｉ2膜と本発明によるＣｏ合金からできた膜の高温特性を比較したものである。図１０に純粋なＮ2中で１１５０℃まで３℃／秒のランプ加熱した熱アニール中に、弾性光散乱を用いて測定した膜の粗さを示す。検出物の幾何形状は、検出された光が約０．５μｍの側面の長さスケールで散乱されるようなものであった。試験された３つのジシリサイドのサンプルは、純粋なＣｏの８ｎｍの膜、５原子％のＶを含むＣｏおよび５原子％のＲｅを含むＣｏであった。散乱の増加から、高温でのＣｏＶとＣｏＲｅシリサイドの粗さは、純粋なＣｏＳｉ2のそれよりも少ないことが明らかになった。合金化サンプルは粗さが少なかっただけでなく、熱劣化の開始温度が高かったことも、この応用例については重要である。このことは、従来の技術のサンプルと比べて加工ウィンドウを広げることができるので重要な所見である。
【００３６】
アニールの間の光散乱の測定は、膜のモフォロジーについての情報しか提供しない。粗さは低かったが、抵抗率が依然としてＣＭＯＳデバイスを動作させる許容範囲内にあることを確認したことは重要である。高温において、合金化元素は析出し、あるいは界面または粗粒境界に拡散でき、たとえ表面がより平滑であっても、抵抗率の著しい増大を起こさせる。図１１は、Ｇｅ、ＶおよびＲｅのＣｏ合金に対する１０００℃の１秒間のアニールによって生じたシート抵抗の変化を、純粋のＣｏと比較して示したものである。
【００３７】
純粋なＣｏＳｉ2に比べて、ＣｒまたはＶを含む膜のシート抵抗の増加は、同程度かそれよりも大きかった（ＳＲの最高の増加）。図１０から、Ｖサンプルは純粋なＣｏ膜よりも平滑であることが決定された。この結果は抵抗率の増加にＶが寄与することを示す。ここに示す２つの合金シリサイド（Ｃｏ0.95Ｒｅ0.05Ｓｉ2およびＣｏ0.964Ｇｅ0.036Ｓｉ2）は高温アニール後に安定したシート抵抗を示した。したがってこれらの２つの合金膜は、抵抗率を顕著に増加することなく高温に対してシリサイドのアグロメレーションを遅らせおよび／または阻止する良い候補である。
【図面の簡単な説明】
【図１】本発明においてアグロメレーションのない金属合金シリサイド・コンタクトの形成に使用されている基本加工段階を説明する断面図である。
【図２】本発明においてアグロメレーションのない金属合金シリサイド・コンタクトの形成に使用されている基本加工段階を説明する断面図である。
【図３】本発明においてアグロメレーションのない金属合金シリサイド・コンタクトの形成に使用されている基本加工段階を説明する断面図である。
【図４】本発明においてアグロメレーションのない金属合金シリサイド・コンタクトの形成に使用されている基本加工段階を説明する断面図である。
【図５】本発明においてアグロメレーションのない金属合金シリサイド・コンタクトの形成に使用されている基本加工段階を説明する断面図である。
【図６】本発明においてアグロメレーションのない金属合金シリサイド・コンタクトの形成に使用されている基本加工段階を説明する断面図である。
【図７】本発明においてアグロメレーションのない金属合金シリサイド・コンタクトの形成に使用されている基本加工段階を説明する断面図である。
【図８】約１００℃／秒のランプ速度を用いた１０００℃におけるアニール保持時間（秒）に対するシート抵抗（ｏｈｍ／ｓｑ）のグラフである。
【図９】約１００℃／秒のランプ速度を用いた初期のＣｏ厚さ（ｎｍ）に対するＣｏＳｉ2中のボイド密度（μｍ-2）のグラフである。
【図１０】光散乱データ、すなわち、純粋なＣｏ（従来の技術）とＣｏ合金シリサイド膜（発明）についての、温度に対する正規化強度（任意単位）のグラフである。
【図１１】１秒、１０００℃のアニールで生じたＣｏ合金ジシリサイドのシート抵抗（ｏｈｍ／ｓｑ）の変動を示すグラフである。
【符号の説明】
１０ 基板
１２ 金属合金層
１４ 酸素バリア層
１６ 合金シリサイド層
１８ 金属合金シリサイド層
２０ 金属合金シリサイド・コンタクト
２２ ソース・ドレイン領域
【発明の属する技術分野】
本発明は相補型金属酸化物半導体（ＣＭＯＳ）デバイスに関し、より詳細には、通常ソース・ドレイン活性化の間に生じる金属シリサイド・コンタクトの高温アグロメレーション（集塊）が実質的になくなるような、少なくとも１つの金属シリサイド・コンタクトを有するＣＭＯＳデバイスを製造する方法に関する。また本発明は、本発明のプロセスによって作られたアグロメレーションのない金属シリサイド・コンタクトを有するＣＭＯＳ構造を提供する。
【０００２】
【従来の技術】
最近のＣＭＯＳ技術では、その構造のデバイスが完成後、自己整合プロセスによって金属シリサイド・コンタクトが形成される。シリサイドの形成に必要な温度は、浅いＰＮ接合部を有するデバイスのドーパントの分布に著しく影響するのに十分高い温度である。シリサイドのアニールは、シリサイド化アニール温度における溶解限度よりも高い濃度のドーパントの不活性化を起こし得る時間で持続され、そのためソース・ドレイン抵抗が高くなる。ドーパントのプロフィルを出来るだけ堅固に保ち、ドーパントの不活性化の可能性を回避するために、ドーパントが基板内に注入される前にシリサイドを形成することが有利である。プロセスの段階の順序を変える欠点は、ドーパントの注入前にシリサイドが形成される場合、シリサイドが、注入されたドーパントを活性化するのに必要な高温のアニール温度（約９００℃以上）に耐える必要があることである。これらの高温では、ロジック・デバイス中のシリサイドの電気特性は、シリサイド膜のアグロメレーションによって大きく劣化する。高温アニールによるシリサイド接点のアグロメレーション（agglomeration−集塊）の問題は周知であり、例えば、特開平８−４５８７５号および特開平８−６４５５１号に示されている。
【０００３】
上述の問題に対する１つの代替策は、シリサイド膜の厚さを増すことである。ドーパントの注入がシリサイドの形成後になされる場合、現行の従来の技術プロセスにおけるように、シリコンが大量に消耗されても、接合部の深さに影響を与えることはない。しかし、厚いシリサイド膜は深い接合部を必要とし、形成中に拡散を増強することによって、構造内ストレスと有効寸法の僅かな変化を生じる可能性があるという欠点をもつ。
【０００４】
上述の金属シリサイド・コンタクト製造の従来方法の欠点に鑑みて、実質的にシリサイド・コンタクトのアグロメレーションを生じることなく、シリサイド・コンタクトを製造できる新しく改良された方法を開発する必要性がある。
【０００５】
【発明が解決しようとする課題】
本発明の１つの目的は、構造のソース・ドレイン領域を活性化する前に少なくとも１つの金属シリサイド・コンタクトが形成される、ＣＭＯＳ構造を製造する方法を提供することである。
【０００６】
本発明の他の目的は、高温のアニールで殆どまたは全くアグロメレーションを示さない金属シリサイド・コンタクトを含むＣＭＯＳ構造の製造法を提供することである。
【０００７】
本発明の他の目的は、高温安定性が増すが、現在の動作基準以内の抵抗値を保有する金属シリサイド・コンタクトの製造法を提供することである。
【０００８】
本発明の更なる目的は、最小抵抗相にある金属シリサイド・コンタクトを提供することである。例えばコバルト（Ｃｏ）シリサイド・コンタクトが所望である場合、本発明はＣｏジシリサイド相を形成する。チタン（Ｔｉ）コンタクトが所望である場合、本発明はＴｉＳｉ2のＣ５４相を形成する。上述のＣｏジシリサイドとＴｉＳｉ2のＣ５４相の両相は、金属の最小抵抗相を表す。即ちＣｏジシリサイド相の抵抗は、Ｃｏモノシリサイド相よりも低く、他方ＴｉＳｉ2のＣ５４相の抵抗はＴｉＳｉ2のＣ４９相よりも低い。より抵抗の高いシリサイド相物質はエッチングに対する耐性が高く、即ち後述するエッチャント溶液中で実質的にエッチングされないことに留意されたい。つまりより抵抗の高いシリサイド相物質は、未反応金属合金層に比べ実質的にエッチングされない。
【０００９】
【課題を解決するための手段】
本発明において、これらおよび他の目的および利点は、構造中でソース・ドレイン領域を活性化する前にアニールで金属シリサイドをつくることが出来る金属に、少なくとも１つの合金化元素を加えることによって得られる。高温のソース・ドレイン活性化アニールの前に金属を合金化することによって、本発明の金属合金シリサイド・コンタクトはアグロメレーションしなくなる。特に本発明は、
（ａ）活性化ソース・ドレイン領域を含まないシリコン含有基板の一部の上に、ＣｏまたはＴｉ、および合金化添加物を含む、金属合金層を形成する段階と、
（ｂ）前記金属合金層の一部を、前記金属合金層と比べてエッチングすることが困難な金属合金シリサイド層に転換するのに有効な温度で、前記金属合金層をアニールする段階と、
（ｃ）段階（ｂ）で転換されずに残存するすべての金属合金層を除去する段階と、
（ｄ）任意選択で、段階（ｂ）で形成された金属合金シリサイド層を低抵抗相に転換するのに有効な温度で第２のアニールを実施する段階と、
（ｅ）約９００℃以上の温度でアニールすることによって、前記シリコン含有基板中に活性化ソース・ドレイン領域を形成する段階とを含む方法。
【００１０】
本発明の他の態様は、発明されたアグロメレーションのない金属シリサイド・コンタクトを含むＣＭＯＳ構造に関する。特に本発明のＣＭＯＳ構造は、
ソース・ドレイン領域を有するシリコン含有半導体基板と、
前記シリコン含有半導体基板の一部の上に形成された、ＣｏまたはＴｉ、および合金添加物を含む実質的にアグロメレーションのない金属合金シリサイド・コンタクトとを含む電気コンタクト。
【００１１】
【発明の実施の形態】
金属合金を使用してシリサイドの高温におけるアグロメレーションを阻止するための方法と構造に向けられた本発明を、現在の応用を伴う図面を参照して詳細に記載する。添付した図面の同じ参照番号は同様および／または対応する要素を記載するのに使用されることに留意されたい。
【００１２】
まず、ＣＭＯＳ構造を形成することができる本発明の基本的加工段階を説明する図１〜７を参照する。金属合金層を使用することによってシリサイド・コンタクトの高温アグロメレーションが回避される。従来の技術ではシリサイド・コンタクトは純粋な金属から形成され、これは、構造のソース・ドレイン領域が高温アニールによって活性化される時、アグロメレーションを生じる。具体的に説明すると、図１に示した構造は、金属合金層１２がその上にあるＳｉ含有基板１０を含む。Ｓｉ含有基板は、基板の露出表面近くに存在する薄い酸化物層を任意選択で含んでもよい。酸化物層は、あるとすれば、金属合金層とＳｉ含有基板の間の界面にある。本発明に使用し得る適したＳｉを含む基板は、単結晶Ｓｉ、多結晶Ｓｉ、ＳｉＧｅ、非晶性Ｓｉ、絶縁体上のシリコン（ＳＯＩ）および他の類似のＳｉ含有物質である。
【００１３】
酸化物層が存在しない実施形態では、本発明の図面に示すように、本発明の加工段階を使用する前に構造から酸化物層が除去される。そのような実施形態では、構造から完全に酸化物層を除去するためにＨＦを使用することができる。
【００１４】
Ｓｉを含む基板１０はその中に、多種類の絶縁または／およびデバイス領域を含みうる。これらの領域は本発明の図面に示していないが、それにもかかわらずその中に含めるよう意図されている。本発明によれば、Ｓｉ含有基板は、金属合金シリサイド・コンタクトの形成前は、その中に活性化ソース・ドレイン領域を含まない。ドーピングされたソース・ドレイン領域の活性化は、本発明の金属合金シリサイド・コンタクトが形成された後に行われる。
【００１５】
金属合金層１２は、当業者には周知の通常の付着プロセスを用いて、基板１０（または任意選択の酸化物層上）の表面上に形成される。例えば金属合金層は化学気相堆積、プラズマ支援ＣＶＤ、蒸着、スパッタリング、および他の類似の堆積プロセスによって形成される。これらの技術の内、スパッタリングで金属合金層を形成するのが好ましい。別法として、金属合金層は先ずＳｉ含有基板の表面上に金属層を堆積し、その後その金属層をイオン注入または類似のドーピング・プロセスで適切な合金化元素でドーピングして形成してもよい。
【００１６】
本発明の金属合金層１２は、ＣｏとＴｉからなる群から選ばれた少なくとも１つの金属を含む。即ち層１２は、Ｃｏ合金またはＴｉの合金からなる。これらの合金の内、合金がＣｏ合金を含むのが好ましい。本発明の金属合金層は、さらに少なくとも１つの添加物、即ち合金化元素を０．０１から５０原子％含み、前記の少なくとも１つの添加物は、Ｃ、Ａｌ、Ｓｉ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｉｎ、Ｓｎ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕからなる群から選ばれる。ここでこれらの添加物の１つまたは複数の混合物も可能である。より好ましくは、添加物は金属合金層中に約０．１から２０原子％存在することである。上述の添加物の内、本発明ではＣ、Ａｌ、Ｓｉ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｉｎ、Ｓｎ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、ＲｅまたはＩｒが好ましい。最も好ましい合金はＴｉ、Ｖ、Ｃｒ、Ｇｅ、Ｎｂ、Ｒｈ、Ｔａ、Ｗ、Ｈｆ、Ｚｒ、Ｍｏ、ＲｅまたはＩｒである。
【００１７】
合金という用語は、本明細書では、前記添加物が均一または不均一に分布したＣｏまたはＴｉ組成物、その中で前記添加物が勾配のある分布を有するＣｏまたはＴｉ組成物、またはその混合物および化合物を含むものとして使用される。Ｃｏ合金が選ばれた場合は、添加物はＣｏであってはならない。同様にＴｉ合金が選ばれた場合は、添加物はＴｉではあってはならない。
【００１８】
次に図２に示すように、任意選択の酸素バリア層１４を金属合金層１２の表面上に形成してもよい。任意選択の酸素バリア層は、当業者には周知の通常の堆積プロセスを用いて形成される。本発明で任意選択の酸素バリア層を形成するのに使用される、適した堆積プロセスの例は、化学気相堆積、プラズマ支援化学気相堆積、スパッタリング、蒸発、プレーテイング、スピンオン・コーティングおよび他の類似の堆積プロセスであるが、これらに限られるものではない。任意選択酸素バリア層の厚さは、酸素バリア層が酸素または他の周囲のガスの構造中への拡散を阻止することができれば、本発明に対してクリティカルなものではない。通常任意選択酸素バリア層は約１０から約３０ｎｍの厚さを有する。Ｔｉの場合、任意選択のバリア層は通常必要ではない。
【００１９】
任意選択の酸素バリアは、酸素が構造中へ拡散するのを阻止する、従来の技術で周知の通常の物質でできている。例えばＴｉＮ、Ｓｉ3Ｎ4、ＴａＮおよび他の類似の物質を酸素バリア層に使用できる。本発明の図面は、任意選択のバリア層が存在することを示すが、任意選択のバリア層が存在しない場合でも本発明の方法を使用することが可能である。上述したように、Ｔｉが使用される場合は、任意選択のバリア層は通常使用されない。
【００２０】
Ｃｏが使用された場合、図２に示す構造は、任意選択で、構造中に金属を多量に含む合金シリサイド相層１６を形成するのに十分な条件下で、予備アニールすることができる（図３参照）。予備アニールは、急速熱アニール（ＲＴＡ）プロセスを使用して実施される。通常、任意選択の予備アニール段階は、例えばＨｅ、Ａｒ、Ｎ2またはフォーミング・ガスなどのガス雰囲気中で、約３５０℃から約４５０℃の温度で約３００秒以下の時間で連続加熱法またはランプ・アンド・ソーク加熱法を使用して行われる。構造中に金属を多量に含む合金シリサイド相層を形成できる条件が選ばれる限り、他の温度と時間で試みることもできる。
【００２１】
本応用の次の段階に従って（図４参照）、図２または任意選択で図３に示した構造上に対してアニール段階を実施して、構造中に、高抵抗相、即ちＣｏモノシリサイドまたはＴｉＳｉ2のＣ４９相にある金属合金シリサイド層１８を形成する。即ち最初のアニール段階は、次記のエッチング技術またはエッチャントを使用してエッチングすることが実質的に困難なＣｏまたはＴｉのシリサイド相を形成する。構造中に金属合金シリサイド層の高抵抗相を形成するために、例えばＨｅ、Ａｒ、Ｎ2、Ｎｅ、またはフォーミング・ガスなどのガス雰囲気を用い、約４００℃から約７００℃の温度で約３００秒以下の期間、連続加熱法またはランプ・アンド・ソーク加熱法を使用し、急速熱アニール（ＲＴＡ）プロセスを使用してアニールを行う。構造中にＣｏまたはＴｉの高抵抗シリサイド相（即ちエッチングが困難なＣｏまたはＴｉのシリサイド相）を形成できるように条件が選ばれる限り、他の温度と時間で試みることもできる。任意選択の予備アニール段階が使用された場合は、高抵抗シリサイド層の形成に使用されるアニール温度は、予備アニール温度よりも高いことに留意されたい。
【００２２】
最初のアニール段階後、構造（図５参照）から任意選択の酸素拡散バリア層１４およびすべての残存金属合金層１２は、当業者に周知の通常のエッチング技術を使用して除去される。例えば構造から任意選択の酸素拡散バリア層および金属合金層を除去するのに、任意の湿式エッチング・プロセスを用いることができる。湿式エッチング・プロセスに使用される化学エッチャントは、実質的にエッチングできない（即ち高抵抗）ＣｏまたはＴｉのシリサイド相に比べて、酸素バリア層および金属合金層の除去において選択性が高くなければならない。本発明に使用できる、適したエッチャントは過酸化水素と硝酸または硫酸の混合物である。他の化学エッチャントも本発明で使用できる。
【００２３】
本発明において構造から任意選択の酸素バリア層およびすべての残存金属合金層の除去に、乾式エッチング・プロセスを使用することも、本発明の意図の範囲内にある。ここで使用できる、適した乾式エッチング技術は、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチングおよび他の類似の乾式エッチング技術等であるが、これらに限定されない。
【００２４】
高抵抗のＣｏまたはＴｉのシリサイド相の層を、より低い抵抗のＣｏまたはＴｉのシリサイド層に転換するために、任意選択のアニール段階が必要となることがある。即ちＣｏに対して最初のアニール段階は、Ｃｏモノシリサイド相（高抵抗の、エッチングできない物質）を形成し、任意選択のアニール段階はモノシリサイド相をＣｏジシリサイド（モノシリサイド相に比べてより低抵抗のシリサイド相）に転換する。Ｔｉに関する限り、最初のアニール段階はＴｉＳｉ2の高抵抗Ｃ４９相を形成し、任意選択のアニール段階はそれをＴｉＳｉ2の低抵抗Ｃ５４相に転換する。
【００２５】
任意選択のアニール段階は、予備アニールまたは第１のアニールのいずれかで使用される温度よりも高い温度で実施される。また任意選択のアニール段階は、周囲のガスを用いてＲＴＡで実施される。通常、任意選択のアニール段階は、約７００℃から約９００℃の温度で約３００秒以下の時間連続加熱法またはランプ・アンド・ソーク加熱法を使用して行われる。構造中にＣｏまたはＴｉの最小抵抗シリサイド相が形成されるように選ばれた条件が、予備アニールおよび最初のアニール段階よりも高い限り、他の温度と時間で試みることもできる。本発明の任意選択のアニール段階を使用して得られる構造を図６に示す。
【００２６】
最初のアニール段階、次のエッチングと任意選択のアニール後、ソース・ドレイン領域２２は当業者には周知の通常の技術を使用して、Ｓｉ含有基板内で活性化される。例えば、ソース・ドレイン領域２２は高温（９００℃以上、持続時間１秒以下）活性化アニール段階を用いて活性化される。より具体的には、Ｓｉ含有基板内に形成されたドーピングされたソース・ドレイン領域は約９００℃から約１１００℃の温度で約６０秒以下の時間、ＲＴＡによって活性化される。ソース・ドレイン領域の活性化は他の温度と時間で行うこともできる。上記の加工段階を実施する前に、通常のイオン注入を使用して、構造中にソース・ドレイン領域を形成してもよい。別法としては、通常のイオンの注入およびアニールを用いて金属シリサイド・コンタクトを形成した後、ソース・ドレイン領域を形成することができる。いずれの場合も、金属合金シリサイドが形成され、選択的エッチングが実施された後、活性化アニールを行う。
【００２７】
上述の活性化アニール条件下で、純粋の金属で作られた従来の金属シリサイド・コンタクトは、アグロメレーションを生じることに留意されたい。このアグロメレーションは抵抗とリークを増加するので好ましくない。上述したように、金属合金層を使用することによって得られる金属合金シリサイドは、高温の活性化アニールに耐え、それによって金属シリサイド・コンタクトを含む従来の技術による構造の問題を避けることができる。
【００２８】
ＣＭＯＳ構造中にソース・ドレイン領域を形成した後、構造上に例えばゲート領域のような他のデバイス領域を作るために、通常の加工段階を使用できる。
【００２９】
本発明の電気コンタクトは、
シリコン含有半導体物質の露出領域を有する基板１０であって、前記シリコン含有半導体物質が不純物でドーピングされた基板１０と、金属合金シリサイド・コンタクトの第１の層２０とを含み、前記合金は前記第１の層中に約０．０１から５０原子％存在し、前記金属はＣｏとＴｉからなる群から選ばれ、前記金属合金シリサイド・コンタクト２０は、最小抵抗相にある。
【００３０】
本発明を説明し、それから生じるいくつかの利点を例証するために本発明の実施例を示す。
【００３１】
【実施例】
以下の実施例では各種の合金化添加物を含むＣｏ合金を使用して試験を行い、純粋なＣｏＳｉ2コンタクトと比較した。
【００３２】
純粋なＣｏ金属から作られたＣｏＳｉ2の高温劣化
標準的なシリサイド加工段階（ＴｉＮ／Ｃｏ二重層から出発）に従ってＣｏＳｉ2コンタクトを作った。この加工段階では、モノシリサイド層を形成するのに５５０℃での最初のアニールを用い、ついでＴｉＮキャップとすべての未反応Ｃｏの両方を除去するために、選択的エッチングを使用した。その後ジシリサイド層を形成するため、７５０℃で２０秒間の第２のアニールを使用した。ついでそのサンプルを様々な長さの時間で１０００℃に曝すことによって高温劣化を試験した。
【００３３】
まず、図８に示すように、それぞれ９、１１および１５ｎｍの最初のＣｏ厚さの場合で、アニール時間の増加に応じたシート抵抗（ＳＲ）の増加として、純粋なＣｏＳｉ2膜の劣化を測定した。これらのＣｏ厚さは３２、３９、および５３ｎｍのＣｏＳｉ2に対応する。９ｎｍのＣｏ膜に対して、１０００℃で７秒（ｓ）保持すると、ＳＲは５０％以上の増加を示した。この増加は、厚い膜に対しては顕著でなかった。３秒までのアニール時間に対して、厚いＣｏジシリサイドのＳＲは大きくは変化せず、一方２つの薄い膜ではＳＲの増大が明らかに観察された。
【００３４】
熱劣化は、走査電子顕微鏡（ＳＥＭ）で観察した膜中のボイドの数でも測定した。最初のＣｏ厚さの関数として、ボイド密度を図９に示す。これらの結果は、やはり、厚い膜ほどより安定であることを示す。Ａｓをドーピングした基板に比べ、ボロンをドーピングした基板の劣化はより悪かった。
【００３５】
純粋なＣｏＳｉ2とＣｏ合金からできた膜の比較
次の結果は純粋なＣｏＳｉ2膜と本発明によるＣｏ合金からできた膜の高温特性を比較したものである。図１０に純粋なＮ2中で１１５０℃まで３℃／秒のランプ加熱した熱アニール中に、弾性光散乱を用いて測定した膜の粗さを示す。検出物の幾何形状は、検出された光が約０．５μｍの側面の長さスケールで散乱されるようなものであった。試験された３つのジシリサイドのサンプルは、純粋なＣｏの８ｎｍの膜、５原子％のＶを含むＣｏおよび５原子％のＲｅを含むＣｏであった。散乱の増加から、高温でのＣｏＶとＣｏＲｅシリサイドの粗さは、純粋なＣｏＳｉ2のそれよりも少ないことが明らかになった。合金化サンプルは粗さが少なかっただけでなく、熱劣化の開始温度が高かったことも、この応用例については重要である。このことは、従来の技術のサンプルと比べて加工ウィンドウを広げることができるので重要な所見である。
【００３６】
アニールの間の光散乱の測定は、膜のモフォロジーについての情報しか提供しない。粗さは低かったが、抵抗率が依然としてＣＭＯＳデバイスを動作させる許容範囲内にあることを確認したことは重要である。高温において、合金化元素は析出し、あるいは界面または粗粒境界に拡散でき、たとえ表面がより平滑であっても、抵抗率の著しい増大を起こさせる。図１１は、Ｇｅ、ＶおよびＲｅのＣｏ合金に対する１０００℃の１秒間のアニールによって生じたシート抵抗の変化を、純粋のＣｏと比較して示したものである。
【００３７】
純粋なＣｏＳｉ2に比べて、ＣｒまたはＶを含む膜のシート抵抗の増加は、同程度かそれよりも大きかった（ＳＲの最高の増加）。図１０から、Ｖサンプルは純粋なＣｏ膜よりも平滑であることが決定された。この結果は抵抗率の増加にＶが寄与することを示す。ここに示す２つの合金シリサイド（Ｃｏ0.95Ｒｅ0.05Ｓｉ2およびＣｏ0.964Ｇｅ0.036Ｓｉ2）は高温アニール後に安定したシート抵抗を示した。したがってこれらの２つの合金膜は、抵抗率を顕著に増加することなく高温に対してシリサイドのアグロメレーションを遅らせおよび／または阻止する良い候補である。
【図面の簡単な説明】
【図１】本発明においてアグロメレーションのない金属合金シリサイド・コンタクトの形成に使用されている基本加工段階を説明する断面図である。
【図２】本発明においてアグロメレーションのない金属合金シリサイド・コンタクトの形成に使用されている基本加工段階を説明する断面図である。
【図３】本発明においてアグロメレーションのない金属合金シリサイド・コンタクトの形成に使用されている基本加工段階を説明する断面図である。
【図４】本発明においてアグロメレーションのない金属合金シリサイド・コンタクトの形成に使用されている基本加工段階を説明する断面図である。
【図５】本発明においてアグロメレーションのない金属合金シリサイド・コンタクトの形成に使用されている基本加工段階を説明する断面図である。
【図６】本発明においてアグロメレーションのない金属合金シリサイド・コンタクトの形成に使用されている基本加工段階を説明する断面図である。
【図７】本発明においてアグロメレーションのない金属合金シリサイド・コンタクトの形成に使用されている基本加工段階を説明する断面図である。
【図８】約１００℃／秒のランプ速度を用いた１０００℃におけるアニール保持時間（秒）に対するシート抵抗（ｏｈｍ／ｓｑ）のグラフである。
【図９】約１００℃／秒のランプ速度を用いた初期のＣｏ厚さ（ｎｍ）に対するＣｏＳｉ2中のボイド密度（μｍ-2）のグラフである。
【図１０】光散乱データ、すなわち、純粋なＣｏ（従来の技術）とＣｏ合金シリサイド膜（発明）についての、温度に対する正規化強度（任意単位）のグラフである。
【図１１】１秒、１０００℃のアニールで生じたＣｏ合金ジシリサイドのシート抵抗（ｏｈｍ／ｓｑ）の変動を示すグラフである。
【符号の説明】
１０ 基板
１２ 金属合金層
１４ 酸素バリア層
１６ 合金シリサイド層
１８ 金属合金シリサイド層
２０ 金属合金シリサイド・コンタクト
２２ ソース・ドレイン領域
Claims (17)
- 実質的にアグロメレーションされない金属合金シリサイド・コンタクトを形成する方法であって、
（ａ）活性化ソース・ドレイン領域を含まないシリコン含有基板の一部の上に、ＣｏまたはＴｉ、および合金化添加物を含む、金属合金層を形成する段階と、
（ｂ）前記金属合金層の一部を、前記金属合金層と比べてエッチングすることが困難な金属合金シリサイド層に転換するのに有効な温度で、前記金属合金層をアニールする段階と
（ｃ）段階（ｂ）で転換されずに残存するすべての金属合金層を除去する段階と、
（ｄ）任意選択で、段階（ｂ）で形成された金属合金シリサイド層を低抵抗相に転換するのに有効な温度で第２のアニールを実施する段階と、
（ｅ）９００℃以上の温度でアニールすることによって、前記シリコン含有基板中に活性化ソース・ドレイン領域を形成する段階と
をこの順に含む方法。 - 段階（ｂ）に先立って、金属含量の多い合金シリサイド層を形成するのに十分な温度で前記金属合金層の予備アニールすることをさらに含む請求項１に記載の方法。
- 段階（ｂ）に先立って、前記金属合金層の上に任意選択のバリア層を形成する段階を含み、前記任意選択のバリア層を段階（ｃ）で除去する請求項１に記載の方法。
- 前記合金化添加物がＣ、Ａｌ、Ｓｉ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｉｎ、Ｓｎ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕまたはその混合物である請求項１に記載の方法。
- 前記合金化添加物が、Ｃ、Ａｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｉｎ、Ｓｎ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒまたはその混合物である請求項１に記載の方法。
- 前記合金化添加物が、Ｔｉ、Ｖ、Ｃｒ、Ｇｅ、Ｎｂ、Ｒｈ、Ｔａ、Ｗ、Ｈｆ、Ｚｒ、Ｍｏ、Ｒｅ、Ｉｒまたはその混合物である請求項１に記載の方法。
- 前記合金化添加物が、前記金属合金層に０．０１から５０原子％の量で存在する請求項１に記載の方法。
- 前記合金化添加物が、前記金属合金層に０．１から２０原子％の量で存在する請求項７に記載の方法。
- 前記金属合金層が、Ｃｏ合金を含み、段階（ｂ）がＣｏ合金モノシリサイド相を形成する請求項１に記載の方法。
- 前記任意選択の酸素バリア層がＴｉＮで構成される請求項３に記載の方法。
- 前記予備アニール段階が、急速熱アニール（ＲＴＡ）を用いて実施され、前記ＲＴＡが３５０℃から４５０℃の温度で３００秒以下の時間実施される請求項２に記載の方法。
- 前記アニール段階（ｂ）が、ＲＴＡによって実施され、前記ＲＴＡが、４００℃から７００℃の温度で３００秒以下の時間実施される請求項１に記載の方法。
- 前記任意選択のアニール段階が、ＲＴＡによって実施され、前記ＲＴＡが、７００℃から９００℃の温度で３００秒以下の時間実施される請求項１に記載の方法。
- 前記金属合金シリサイド層の前記低抵抗相が、ＣｏジシリサイドまたはＴｉＳｉ2のＣ５４相である請求項１に記載の方法。
- シリコン含有基板の領域に対する電気コンタクトであって、
ソース・ドレイン領域を有するシリコン含有半導体基板と、
前記シリコン含有半導体基板の一部の上に形成された、Ｃｏ、および合金化添加物としてＲｅまたはＧｅを含む実質的にアグロメレーションのない金属合金シリサイド・コンタクトと
を含む電気コンタクト。 - 前記合金化添加物が、前記最初の層に０．０１から５０原子％の量で存在する請求項１５に記載の電気コンタクト。
- 前記金属合金シリサイド層が、Ｃｏジシリサイドである請求項１５に記載の電気コンタクト。
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