JPH0691262B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0691262B2 JPH0691262B2 JP63113181A JP11318188A JPH0691262B2 JP H0691262 B2 JPH0691262 B2 JP H0691262B2 JP 63113181 A JP63113181 A JP 63113181A JP 11318188 A JP11318188 A JP 11318188A JP H0691262 B2 JPH0691262 B2 JP H0691262B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- mos transistor
- vertical mos
- gate
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路の回路構成および素子構造に
関し、特に、縦型MOSトランジスタと制御回路を同一基
板上に形成した半導体集積回路の出力電流制限回路の回
路構成および素子構造に関する。
関し、特に、縦型MOSトランジスタと制御回路を同一基
板上に形成した半導体集積回路の出力電流制限回路の回
路構成および素子構造に関する。
縦型MOSトランジスタと制御回路を同一基板上に形成し
た半導体集積回路において、縦型MOSトランジスタの出
力電流を制限するためには縦型MOSトランジスタのゲー
ト・ソース間電圧を制限する必要がある。従来の技術と
しては、第７図に示すようにゲート・ソース間にツェナ
ーダイオード23を接続し、ツェナー電圧によりゲート・
ソース間電圧を制限する方法、あるいは第８図に示すよ
うに、ダイオード25をゲート・ソース間に数個接続し、
ダイオード25の順方向電圧降下によりゲート・ソース間
電圧を制限する方法等があった。
た半導体集積回路において、縦型MOSトランジスタの出
力電流を制限するためには縦型MOSトランジスタのゲー
ト・ソース間電圧を制限する必要がある。従来の技術と
しては、第７図に示すようにゲート・ソース間にツェナ
ーダイオード23を接続し、ツェナー電圧によりゲート・
ソース間電圧を制限する方法、あるいは第８図に示すよ
うに、ダイオード25をゲート・ソース間に数個接続し、
ダイオード25の順方向電圧降下によりゲート・ソース間
電圧を制限する方法等があった。
上述した従来の技術では、縦型MOSトランジスタ３のし
きい値電圧の温度特性と縦型MOSトランジスタ３のゲー
ト・ソース間電圧を制限する素子の温度特性が異なるた
め、電流制限値が温度により大きく変動するという欠点
がある。例えば第３図に示したツェナーダイオード23を
用いた回路ではツェナー電圧の温度係数は小さく、縦型
MOSトランジスタ３のしきい値電圧の温度係数は比較的
大きく、その極性は負であることから電流制限値は温度
が上昇すると増大する傾向がある。また第４図に示した
ダイオード25の順方向電圧降下を利用した回路ではダイ
オード25の温度係数の絶対値は縦型MOSトランジスタ３
のそれよりも大きく、その極性は負であることから電流
制限値は温度が上昇すると減少する傾向がある。
きい値電圧の温度特性と縦型MOSトランジスタ３のゲー
ト・ソース間電圧を制限する素子の温度特性が異なるた
め、電流制限値が温度により大きく変動するという欠点
がある。例えば第３図に示したツェナーダイオード23を
用いた回路ではツェナー電圧の温度係数は小さく、縦型
MOSトランジスタ３のしきい値電圧の温度係数は比較的
大きく、その極性は負であることから電流制限値は温度
が上昇すると増大する傾向がある。また第４図に示した
ダイオード25の順方向電圧降下を利用した回路ではダイ
オード25の温度係数の絶対値は縦型MOSトランジスタ３
のそれよりも大きく、その極性は負であることから電流
制限値は温度が上昇すると減少する傾向がある。
本発明の半導体装置は、縦型MOSトランジスタと、しき
い値電圧の温度特性がこの縦型MOSトランジスタの特性
と等しい第１のトランジスタとを有している。
い値電圧の温度特性がこの縦型MOSトランジスタの特性
と等しい第１のトランジスタとを有している。
第１のトランジスタは、しきい値電圧の温度特性を縦型
MOSトランジスタの特性と等しくするために、そのソー
ス側に縦型MOSのベース拡散層形成工程と同一工程で形
成した拡散層を有する。
MOSトランジスタの特性と等しくするために、そのソー
ス側に縦型MOSのベース拡散層形成工程と同一工程で形
成した拡散層を有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。第２図は本
発明の一実施例の断面図である。第１のトランジスタ１
はそのソース12の周囲に縦型MOSトランジスタのＰベー
ス拡散層７と同一工程で形成したＰ型領域８を有する。
Ｐウェル拡散層６の表面濃度を縦型MOSトランジスタの
Ｐベース７拡散層に比べて低く設定しておくと、第１の
トランジスタのしきい値電圧はＰベース拡散層７と同一
工程で形成されるＰ型領域８の表面濃度で決定され、Ｐ
ウェル拡散層６の影響は小さくなる。その結果第１のト
ランジスタ１のしきい値電圧は縦型MOSトランジスタ３
のしきい値電圧とほぼ等しくなり、また両者の温度特性
も等しくなる。したがって従来の技術で問題となった電
流制限値の温度依存性を小さくすることができる。
発明の一実施例の断面図である。第１のトランジスタ１
はそのソース12の周囲に縦型MOSトランジスタのＰベー
ス拡散層７と同一工程で形成したＰ型領域８を有する。
Ｐウェル拡散層６の表面濃度を縦型MOSトランジスタの
Ｐベース７拡散層に比べて低く設定しておくと、第１の
トランジスタのしきい値電圧はＰベース拡散層７と同一
工程で形成されるＰ型領域８の表面濃度で決定され、Ｐ
ウェル拡散層６の影響は小さくなる。その結果第１のト
ランジスタ１のしきい値電圧は縦型MOSトランジスタ３
のしきい値電圧とほぼ等しくなり、また両者の温度特性
も等しくなる。したがって従来の技術で問題となった電
流制限値の温度依存性を小さくすることができる。
次に第３図を参照して電流制限回路の動作を説明する。
本実施例の半導体装置は縦型MOSトランジスタ３のソー
ス端子を出力端子とするため昇圧回路33を用いて縦型MO
Sトランジスタ３のゲート34の電位をVDD端子30の電位よ
りも上昇させる。こうすることにより縦型MOSトランジ
スタ３のオン抵抗は充分低くなり、OUT端子35の電位はV
DD端子30の電位付近まで上昇し、負荷36に対して充分な
電流を供給することができる。このとき第２のトランジ
スタ２のゲート電位はVDD端子30の電位に固定されてお
り、第２のトランジスタはオフしているため、縦型MOS
トランジスタ３のゲート34の電位は昇圧回路33の最大出
力電圧まで上昇している。
本実施例の半導体装置は縦型MOSトランジスタ３のソー
ス端子を出力端子とするため昇圧回路33を用いて縦型MO
Sトランジスタ３のゲート34の電位をVDD端子30の電位よ
りも上昇させる。こうすることにより縦型MOSトランジ
スタ３のオン抵抗は充分低くなり、OUT端子35の電位はV
DD端子30の電位付近まで上昇し、負荷36に対して充分な
電流を供給することができる。このとき第２のトランジ
スタ２のゲート電位はVDD端子30の電位に固定されてお
り、第２のトランジスタはオフしているため、縦型MOS
トランジスタ３のゲート34の電位は昇圧回路33の最大出
力電圧まで上昇している。
OUT端子が接地（GND）32に短絡すると第２のトランジス
タ２はオンし、縦型MOSトランジスタ３のゲート34に蓄
積された電荷は第２のトランジスタ２および第１のトラ
ンジスタ１を通ってOUT端子35へ流れるため、縦型MOSト
ランジスタ３のゲート34の電位は低下し、縦型MOSトラ
ンジスタ３の出力電流は制限される。縦型MOSトランジ
スタ３のゲート34の電位は昇圧回路33からの電流と第２
のトランジスタ２のオン抵抗と第１のトランジスタ１の
しきい値電圧で決定される。したがって第１のトランジ
スタ１と第２のトランジスタ２の寸法を調節することに
より縦型MOSトランジスタ３の電流制限値を設定するこ
とができる。
タ２はオンし、縦型MOSトランジスタ３のゲート34に蓄
積された電荷は第２のトランジスタ２および第１のトラ
ンジスタ１を通ってOUT端子35へ流れるため、縦型MOSト
ランジスタ３のゲート34の電位は低下し、縦型MOSトラ
ンジスタ３の出力電流は制限される。縦型MOSトランジ
スタ３のゲート34の電位は昇圧回路33からの電流と第２
のトランジスタ２のオン抵抗と第１のトランジスタ１の
しきい値電圧で決定される。したがって第１のトランジ
スタ１と第２のトランジスタ２の寸法を調節することに
より縦型MOSトランジスタ３の電流制限値を設定するこ
とができる。
第４図に電流制限値の温度特性を示す。第８図に示した
従来の回路と第１図に示した本実施例の回路について回
路シミューレータを用いてシミュレーションを行った結
果である。縦型MOSトランジスタ３の寸法を同じにし、
ドレインおよびゲート端子に12Vを供給し、OUT端子をGN
Dに短絡したときの出力電流を温度に対してプロットし
た。従来の回路（実線）では常温で5Aの電流制限値が±
75℃の温度変化に対して±43％の変化を示しているのに
対し、本実施例の回路（点線）では±28％におさえられ
ている。
従来の回路と第１図に示した本実施例の回路について回
路シミューレータを用いてシミュレーションを行った結
果である。縦型MOSトランジスタ３の寸法を同じにし、
ドレインおよびゲート端子に12Vを供給し、OUT端子をGN
Dに短絡したときの出力電流を温度に対してプロットし
た。従来の回路（実線）では常温で5Aの電流制限値が±
75℃の温度変化に対して±43％の変化を示しているのに
対し、本実施例の回路（点線）では±28％におさえられ
ている。
第５図は本発明の他の実施例の断面図である。第６図は
本発明の他の実施例の回路図である。この実施例では第
１のトランジスタ１と第２のトランジスタ２のバックゲ
ートを共通接続している。この実施例では第１のトラン
ジスタ１と第２のトランジスタ２を形成するＰウェル拡
散層６を共通にできるため、電流制限回路の面積を小さ
くすることができる。
本発明の他の実施例の回路図である。この実施例では第
１のトランジスタ１と第２のトランジスタ２のバックゲ
ートを共通接続している。この実施例では第１のトラン
ジスタ１と第２のトランジスタ２を形成するＰウェル拡
散層６を共通にできるため、電流制限回路の面積を小さ
くすることができる。
以上説明したように本発明は、縦型MOSトランジスタの
ゲート・ソース間電圧制限素子として、しきい値電圧の
温度特性が縦型MOSトランジスタの特性と等しい横型MOS
トランジスタを用いることにより、電流制限値の温度に
対する変化を小さくおさえることができる効果がある。
ゲート・ソース間電圧制限素子として、しきい値電圧の
温度特性が縦型MOSトランジスタの特性と等しい横型MOS
トランジスタを用いることにより、電流制限値の温度に
対する変化を小さくおさえることができる効果がある。
第１図は本発明の一実施例の回路図、第２図は本発明の
一実施例の断面図、第３図は本発明の電流制限回路の動
作説明図、第４図は従来の技術を用いた場合の電流制限
値の温度特性と本発明の一実施例の回路を用いた場合の
電流制限値の温度特性の図、第５図は本発明の他の実施
例の断面図、第６図は本発明の他の実施例の回路図、第
７図はツェナーダイオードを用いた従来の電流制限回路
の回路図、第８図はダイオードの順方向電圧降下を用い
た従来の電流制限回路の回路図である。 １……第１のトランジスタ、２……第２のトランジス
タ、３……縦型MOSトランジスタ、４……N+基板、５…
…N-エピ層、６……Ｐウェル拡散層、７……Ｐベース拡
散層、８……Ｐベース拡散層と同一工程で形成したＰ型
領域、９……縦型MOSトランジスタのソース、10……縦
型MOSトランジスタのバックゲート電位固定用P+領域、1
1……第１のトランジスタのバックゲート電位固定用P+
領域、12……第１のトランジスタのソース、13……第１
のトランジスタのドレイン、14……第２のトランジスタ
のバックゲート電位固定用P+領域、15……第２のトラン
ジスタのソース、16……第２のトランジスタのドレイ
ン、17……縦型MOSトランジスタのゲート、18……第１
のトランジスタのゲート、19……第２のトランジスタの
ゲート、20……フィールド酸化膜、21……アルミ配線、
22……第１のトランジスタのドレインおよび第２のトラ
ンジスタのソース、23……ゲート・ソース間電圧制限用
ツェナーダイオード、24……電流制限値調整用トランジ
スタ、25……ゲート・ソース間電圧制限用ダイオード、
30……VDD端子、31……入力端子、32……GND、33……昇
圧回路、34……縦型MOSトランジスタのゲート、35……O
UT、36……負荷。
一実施例の断面図、第３図は本発明の電流制限回路の動
作説明図、第４図は従来の技術を用いた場合の電流制限
値の温度特性と本発明の一実施例の回路を用いた場合の
電流制限値の温度特性の図、第５図は本発明の他の実施
例の断面図、第６図は本発明の他の実施例の回路図、第
７図はツェナーダイオードを用いた従来の電流制限回路
の回路図、第８図はダイオードの順方向電圧降下を用い
た従来の電流制限回路の回路図である。 １……第１のトランジスタ、２……第２のトランジス
タ、３……縦型MOSトランジスタ、４……N+基板、５…
…N-エピ層、６……Ｐウェル拡散層、７……Ｐベース拡
散層、８……Ｐベース拡散層と同一工程で形成したＰ型
領域、９……縦型MOSトランジスタのソース、10……縦
型MOSトランジスタのバックゲート電位固定用P+領域、1
1……第１のトランジスタのバックゲート電位固定用P+
領域、12……第１のトランジスタのソース、13……第１
のトランジスタのドレイン、14……第２のトランジスタ
のバックゲート電位固定用P+領域、15……第２のトラン
ジスタのソース、16……第２のトランジスタのドレイ
ン、17……縦型MOSトランジスタのゲート、18……第１
のトランジスタのゲート、19……第２のトランジスタの
ゲート、20……フィールド酸化膜、21……アルミ配線、
22……第１のトランジスタのドレインおよび第２のトラ
ンジスタのソース、23……ゲート・ソース間電圧制限用
ツェナーダイオード、24……電流制限値調整用トランジ
スタ、25……ゲート・ソース間電圧制限用ダイオード、
30……VDD端子、31……入力端子、32……GND、33……昇
圧回路、34……縦型MOSトランジスタのゲート、35……O
UT、36……負荷。
Claims (1)
- 【請求項１】同一基板上に縦型MOSトランジスタと電流
制限回路を構成した半導体装置において、前記縦型MOS
トランジスタは、そのソース端子を出力端子とし、前記
電流制限回路は、第１のトランジスタと第２のトランジ
スタとを有し、前記第１のトランジスタのドレイン端子
およびゲート端子は前記第２のトランジスタのソース端
子に接続され、前記第１のトランジスタのソース端子は
前記縦型MOSトランジスタの前記ソース端子に接続さ
れ、前記第２のトランジスタのドレイン端子は前記縦型
MOSトランジスタのゲート端子に接続され、前記第２の
トランジスタのゲート端子は前記縦型MOSトランジスタ
のドレイン端子に接続され、前記第１のトランジスタ
は、そのソース側に前記縦型MOSトランジスタのベース
拡散層形成工程と同一工程で形成した拡散層を有するこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63113181A JPH0691262B2 (ja) | 1988-05-09 | 1988-05-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63113181A JPH0691262B2 (ja) | 1988-05-09 | 1988-05-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01282858A JPH01282858A (ja) | 1989-11-14 |
| JPH0691262B2 true JPH0691262B2 (ja) | 1994-11-14 |
Family
ID=14605604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63113181A Expired - Lifetime JPH0691262B2 (ja) | 1988-05-09 | 1988-05-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691262B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003008020A (ja) * | 2001-06-21 | 2003-01-10 | Nec Kansai Ltd | 半導体装置 |
| JP2003197913A (ja) | 2001-12-26 | 2003-07-11 | Nec Electronics Corp | 半導体集積回路 |
| JP3802412B2 (ja) * | 2001-12-26 | 2006-07-26 | Ｎｅｃエレクトロニクス株式会社 | Ｍｏｓトランジスタ出力回路 |
| JP4645705B2 (ja) | 2008-08-29 | 2011-03-09 | ソニー株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP5352369B2 (ja) * | 2009-07-30 | 2013-11-27 | ローム株式会社 | クランプ回路 |
-
1988
- 1988-05-09 JP JP63113181A patent/JPH0691262B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01282858A (ja) | 1989-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5202587A (en) | MOSFET gate substrate bias sensor | |
| JPS62120121A (ja) | Ｃｍｏｓ出力ドライブ回路 | |
| JPH0210678Y2 (ja) | ||
| JP2674669B2 (ja) | 半導体集積回路 | |
| GB1595143A (en) | Fet inverter circuits | |
| JPS641067B2 (ja) | ||
| JPH0740050B2 (ja) | 電圧検知回路 | |
| JP3035188B2 (ja) | 半導体装置 | |
| JPH0691262B2 (ja) | 半導体装置 | |
| JPH0152906B2 (ja) | ||
| JPH03171309A (ja) | 基準電位発生回路 | |
| US20020070409A1 (en) | Semiconductor integrated circuit | |
| JPS6070822A (ja) | 半導体集積回路 | |
| JPS63137478A (ja) | 保護回路をもつ半導体装置の製造方法 | |
| JP2904962B2 (ja) | 昇圧装置 | |
| JPH08139200A (ja) | トランジスタ・ゲート駆動電圧発生回路及びそのトランジスタの製造方法 | |
| JP2747306B2 (ja) | 半導体装置 | |
| JPH0581083B2 (ja) | ||
| JP2871309B2 (ja) | 電源電圧検知回路 | |
| JP2730071B2 (ja) | 半導体回路 | |
| JPS6215924A (ja) | 半導体リレ−回路 | |
| JPS61268053A (ja) | 昇圧回路 | |
| JPH10126244A (ja) | 入力抵抗を有する集積回路 | |
| JPH05206805A (ja) | 遅延回路 | |
| JPH0753308Y2 (ja) | イニシャルクリア回路 |