JPS6215924A - 半導体リレ−回路 - Google Patents
半導体リレ−回路Info
- Publication number
- JPS6215924A JPS6215924A JP60154738A JP15473885A JPS6215924A JP S6215924 A JPS6215924 A JP S6215924A JP 60154738 A JP60154738 A JP 60154738A JP 15473885 A JP15473885 A JP 15473885A JP S6215924 A JPS6215924 A JP S6215924A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- junction fet
- source
- mos
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は入力段に発光ダイオードを使用し、出力段にＭ
ＯＳトランジスタを用いた半導体リレー回路に関するも
のである。
ＯＳトランジスタを用いた半導体リレー回路に関するも
のである。
［発明の概要］
オフ動作時に出力用ＭＯＳトランジスタのデートに蓄積
されている電荷を接合形ＦＥＴを用いて急速放電させる
ことによりＴｏｆｆを短縮する方式の半導体リレー回路
において、接合形ＦＥＴのデートに印加される電圧を出
力用ＭＯ８トランジスタの基板端子にも印加するように
し、基板バイアス効果によりＭＯＳトランジスタのスレ
ショールド電圧を低下させてＴｏｆｆを短縮した。
されている電荷を接合形ＦＥＴを用いて急速放電させる
ことによりＴｏｆｆを短縮する方式の半導体リレー回路
において、接合形ＦＥＴのデートに印加される電圧を出
力用ＭＯ８トランジスタの基板端子にも印加するように
し、基板バイアス効果によりＭＯＳトランジスタのスレ
ショールド電圧を低下させてＴｏｆｆを短縮した。
［背景技術１
この種の半導体リレー回路においては、出力用ＭＯ３ト
ランジスタのデートドレイン間容量のために応答特性Ｔ
ｏｎ、Ｔｏｆｆが悪いという問題があった。ｒ５３図は
Ｔｏｎ、Ｔｏｆｆを改善するために従来より行なわれて
きた方法を示したもので、（ａ）図に示した基本回路に
おける出力用ＭＯＳトランジスタ（１３）のデートの電
荷を放電させるために、（ｂ）図のように抵抗Ｒ，を挿
入する方法、あるいは（ｂ）図における抵抗Ｒ１の代わ
りに接合形ＦＥＴ（１４）を使用し、この接合形ＦＥＴ
（１４）を！５２のフォトダイオード（１５）で制御す
る（ｅ）図の方法がある。
ランジスタのデートドレイン間容量のために応答特性Ｔ
ｏｎ、Ｔｏｆｆが悪いという問題があった。ｒ５３図は
Ｔｏｎ、Ｔｏｆｆを改善するために従来より行なわれて
きた方法を示したもので、（ａ）図に示した基本回路に
おける出力用ＭＯＳトランジスタ（１３）のデートの電
荷を放電させるために、（ｂ）図のように抵抗Ｒ，を挿
入する方法、あるいは（ｂ）図における抵抗Ｒ１の代わ
りに接合形ＦＥＴ（１４）を使用し、この接合形ＦＥＴ
（１４）を！５２のフォトダイオード（１５）で制御す
る（ｅ）図の方法がある。
この（ｃ）図の回路は（ｂ）図上りも出力用ＭＯ３）ラ
ンラスタ（１３）に蓄積された電荷を速く放電すること
ができるのでＴｏｆｆを短くできるという利、αがある
反面、アレイ形のフォトダイオード（１２）（１５）を
２個も使用しているにも拘わらず第２のフォトダイオー
ド（１５）が出力用ＭＯＳトランジスタ（１３）の充電
に寄与していないので、Ｔｏｎが改善されないという欠
点がある。さらに（ｄ）図は出力用ＮＭＯＳトランジス
タ（１３）のデートの電荷を放電させるためにＰＭＯ８
トランジスタ（１６）を使用し、このＰＭＯ８トランジ
スタ（１６）の充電にｆｎｌのフォトダイオード（１２
）を利用して、その放電用に抵抗Ｒ３を使用し、出力用
ＭＯ８トランジスタ（１３）のデートからの放電電流が
抵抗Ｒ５に流れてＰＭＯＳトランジスタ（１６）のデー
トの放電が遅れるのを防止するためにダイオード（１７
）を挿入したものである。しかしこの（ｄ）図の回路も
、フォトダイオード（１２）が１個で済むという利点が
ある反面、抵抗Ｒ３にもフォトダイオード（１２）の電
流が流れ込むので、（ｃ）図よりもＴｏｎが悪くなると
いう欠点がある。
ンラスタ（１３）に蓄積された電荷を速く放電すること
ができるのでＴｏｆｆを短くできるという利、αがある
反面、アレイ形のフォトダイオード（１２）（１５）を
２個も使用しているにも拘わらず第２のフォトダイオー
ド（１５）が出力用ＭＯＳトランジスタ（１３）の充電
に寄与していないので、Ｔｏｎが改善されないという欠
点がある。さらに（ｄ）図は出力用ＮＭＯＳトランジス
タ（１３）のデートの電荷を放電させるためにＰＭＯ８
トランジスタ（１６）を使用し、このＰＭＯ８トランジ
スタ（１６）の充電にｆｎｌのフォトダイオード（１２
）を利用して、その放電用に抵抗Ｒ３を使用し、出力用
ＭＯ８トランジスタ（１３）のデートからの放電電流が
抵抗Ｒ５に流れてＰＭＯＳトランジスタ（１６）のデー
トの放電が遅れるのを防止するためにダイオード（１７
）を挿入したものである。しかしこの（ｄ）図の回路も
、フォトダイオード（１２）が１個で済むという利点が
ある反面、抵抗Ｒ３にもフォトダイオード（１２）の電
流が流れ込むので、（ｃ）図よりもＴｏｎが悪くなると
いう欠点がある。
［発明の目的］
本発明は上記の問題点に鑑み為されたものであり、その
目的とするところは、簡単な回路構成でオン動作時、オ
フ動作時共に応答性の優れた半導体リレー回路を提供す
るにある。
目的とするところは、簡単な回路構成でオン動作時、オ
フ動作時共に応答性の優れた半導体リレー回路を提供す
るにある。
［発明の開示］
しかして本発明回路は、入力段に発光グイオーＶ（１）
を使用し、出力用ＭＯ８）ランシスタ（３）のゲートソ
ース間に上記発光ダイオード（１）に結合されたフォト
ダイオード（２）を接続してなる半導体リレー回路にお
いて、Ｍｏ８トランジスタ（３）のゲートソースに接合
形ＦＥＴ（４）のドレインソースを接続し、接合形ＦＥ
Ｔ（４）のゲートソース １間に上記発
光ダイオード（１）に結合された第２の７オＦダイオー
ド（５）と抵抗（６）との並列回路を接続すると共に、
Ｍｏ８）ランシスタ（３）の基板端子（７）を接合形Ｆ
ＥＴ（４）のデートに接続して構成したものであり、オ
ン動作時に出力用ＭＯ８トランジスタの基板にバイアス
電圧を加えてスレシ１−ルド電圧を下げることによりＴ
ｏｎを短縮し、オフ！ＩＪ作時には接合形ＦＥＴが導通
することによって出力用ＭＯ５トランジスタのデートの
電荷を速やかに放出させるようにしたものである。
を使用し、出力用ＭＯ８）ランシスタ（３）のゲートソ
ース間に上記発光ダイオード（１）に結合されたフォト
ダイオード（２）を接続してなる半導体リレー回路にお
いて、Ｍｏ８トランジスタ（３）のゲートソースに接合
形ＦＥＴ（４）のドレインソースを接続し、接合形ＦＥ
Ｔ（４）のゲートソース １間に上記発
光ダイオード（１）に結合された第２の７オＦダイオー
ド（５）と抵抗（６）との並列回路を接続すると共に、
Ｍｏ８）ランシスタ（３）の基板端子（７）を接合形Ｆ
ＥＴ（４）のデートに接続して構成したものであり、オ
ン動作時に出力用ＭＯ８トランジスタの基板にバイアス
電圧を加えてスレシ１−ルド電圧を下げることによりＴ
ｏｎを短縮し、オフ！ＩＪ作時には接合形ＦＥＴが導通
することによって出力用ＭＯ５トランジスタのデートの
電荷を速やかに放出させるようにしたものである。
［５ｔ施例１
第１図は本発明回路の一文施例を示したものである。な
お同図においては、出力用Ｍｏ５ｓ？ンノスタ（３）及
び接合形ＦＥＴ（４）としてＮチャネルを用いた例を示
したが、両トランジスタにＰチャネルを使用してもよい
、いま入力段の発光ダイオード（１）に信号電圧が入力
されると、フォトダイオード（２）に発生する起電力に
より出力用ＮチャネルＭＯ８）ランジスク（３）のデー
Ｙの充電が開始されると同時に、７ｔ）ダイオード（５
）によって接合形ＮチャネルＦ Ｅ Ｔ（４）のデート
に負電圧が印加され、接合形ＦＥＴ（４）は非導通とな
る。
お同図においては、出力用Ｍｏ５ｓ？ンノスタ（３）及
び接合形ＦＥＴ（４）としてＮチャネルを用いた例を示
したが、両トランジスタにＰチャネルを使用してもよい
、いま入力段の発光ダイオード（１）に信号電圧が入力
されると、フォトダイオード（２）に発生する起電力に
より出力用ＮチャネルＭＯ８）ランジスク（３）のデー
Ｙの充電が開始されると同時に、７ｔ）ダイオード（５
）によって接合形ＮチャネルＦ Ｅ Ｔ（４）のデート
に負電圧が印加され、接合形ＦＥＴ（４）は非導通とな
る。
また同時にこの負電圧がＭＯＳ）ランシスタ（２）の基
板（７）にも印加され、基板電圧ｖｂはソースと基板間
の容量と抵抗（６）とで決まる時定数で降下し始める。
板（７）にも印加され、基板電圧ｖｂはソースと基板間
の容量と抵抗（６）とで決まる時定数で降下し始める。
この時出力用ＭＯＳトランジスタ（２）のスレン５−ル
ド電圧Ｖｔは、ｖｂ＝ｏにおけるスレシラールド電圧を
Ｖｔ０とすると、 ｖｔ＝ｖｔ、−１ｖｂｌ で表わされる。第２図は出力用ＭＯＳトランジスタ（２
）のデート電圧Ｖｇとスレシ層−ルド電圧Ｖｔとの時間
的変化を示したものであり、ｔ１時点でデート電圧Ｖｇ
がスレン１−ルＶｔ圧Ｖ目こ達し、出力用ＭＯＳトラン
ジスタ（２）が導通する。このときのスイッチング時間
ｔ１を、基板（７）にバイアスを加えない従来方式のス
イッチング時１１１ｔｉと比較すれば、（ｔｚ ｔ＋
）だけＴｏｎを短縮できることが号かる０次にオフ動作
時においては、光出力が遮断されると両７ｔ）ダイオー
ド（２）（５）の起電力が零となる。接合形ＦＥＴはゲ
ートソース＠電圧が零でも導通するので、まず接合形Ｆ
ＥＴ（４）のデートに蓄積されていた電荷が抵抗（６）
を通って放電することにより接合形ＦＥＴ（４）が導通
し、この接合形ＦＥＴ（４）を通ってＭｏ８トランジス
タ（３）のゲートに蓄積されていた電荷が速やかに放電
して、ＭＯＳトランジスタ（３）が非導通となる。この
ときＭＯＳトランジスタ（３）の基板に印加されていた
バイアス電圧は、接合形Ｆ Ｅ Ｔ （４）のデート電
位が零に復帰すると同時に零に復帰しているので、放電
電圧に悪影響を及ぼすことはない。
ド電圧Ｖｔは、ｖｂ＝ｏにおけるスレシラールド電圧を
Ｖｔ０とすると、 ｖｔ＝ｖｔ、−１ｖｂｌ で表わされる。第２図は出力用ＭＯＳトランジスタ（２
）のデート電圧Ｖｇとスレシ層−ルド電圧Ｖｔとの時間
的変化を示したものであり、ｔ１時点でデート電圧Ｖｇ
がスレン１−ルＶｔ圧Ｖ目こ達し、出力用ＭＯＳトラン
ジスタ（２）が導通する。このときのスイッチング時間
ｔ１を、基板（７）にバイアスを加えない従来方式のス
イッチング時１１１ｔｉと比較すれば、（ｔｚ ｔ＋
）だけＴｏｎを短縮できることが号かる０次にオフ動作
時においては、光出力が遮断されると両７ｔ）ダイオー
ド（２）（５）の起電力が零となる。接合形ＦＥＴはゲ
ートソース＠電圧が零でも導通するので、まず接合形Ｆ
ＥＴ（４）のデートに蓄積されていた電荷が抵抗（６）
を通って放電することにより接合形ＦＥＴ（４）が導通
し、この接合形ＦＥＴ（４）を通ってＭｏ８トランジス
タ（３）のゲートに蓄積されていた電荷が速やかに放電
して、ＭＯＳトランジスタ（３）が非導通となる。この
ときＭＯＳトランジスタ（３）の基板に印加されていた
バイアス電圧は、接合形Ｆ Ｅ Ｔ （４）のデート電
位が零に復帰すると同時に零に復帰しているので、放電
電圧に悪影響を及ぼすことはない。
［発明の効果］
本発明は上述のように、オフ動作時に出力用ＭＯ３トラ
ンジスタのゲートソース間を短絡することによりＴｏｆ
ｆを短縮するための接合形ＦＥＴのデート電圧を利用し
て、これを出力ｌＭＯＳトランジスタの基板端子に印加
し、オン動作時におけるＭＯＳトランジスタのスレショ
ールド電圧を一時的に低下させて、スイッチング時開Ｔ
ｏｎｌｅ−短縮したものであるから、きわめて簡単な構
成によりＴｏｎ、Ｔｏｆｆ共に伝達特性を向上し得ると
いう利点がある。
ンジスタのゲートソース間を短絡することによりＴｏｆ
ｆを短縮するための接合形ＦＥＴのデート電圧を利用し
て、これを出力ｌＭＯＳトランジスタの基板端子に印加
し、オン動作時におけるＭＯＳトランジスタのスレショ
ールド電圧を一時的に低下させて、スイッチング時開Ｔ
ｏｎｌｅ−短縮したものであるから、きわめて簡単な構
成によりＴｏｎ、Ｔｏｆｆ共に伝達特性を向上し得ると
いう利点がある。
第１図は本発明の一実施例を示す回路図、第２図は同上
の動作説明図、第３図（ｎ）（ｂＨｃＨｄ）は従来例の
回路図である。 （１）は発光ダイオード、（２）は７オトグイオード、
（３）は出力用ＭＯＳトランジスタ、（４）は接合形Ｆ
ＥＴ、（５）はフォトダイオード、（６）は抵抗、（７
）は基板端子６ 代理人 弁理士 石 １）長 七 第２図 第３１
の動作説明図、第３図（ｎ）（ｂＨｃＨｄ）は従来例の
回路図である。 （１）は発光ダイオード、（２）は７オトグイオード、
（３）は出力用ＭＯＳトランジスタ、（４）は接合形Ｆ
ＥＴ、（５）はフォトダイオード、（６）は抵抗、（７
）は基板端子６ 代理人 弁理士 石 １）長 七 第２図 第３１
Claims (1)
- （１）入力段に発光ダイオードを使用し、出力用ＭＯＳ
トランジスタのゲートソース間に上記発光ダイオードに
結合されたフォトダイオードを接続してなる半導体リレ
ー回路において、ＭＯＳトランジスタのゲートソースに
接合形ＦＥＴのドレインソースを接続し、接合形ＦＥＴ
のゲートソース間に上記発光ダイオードに結合された第
２のフォトダイオードと抵抗との並列回路を接続すると
共に、ＭＯＳトランジスタの基板端子を接合形ＦＥＴの
ゲートに接続して成ることを特徴とする半導体リレー回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60154738A JPS6215924A (ja) | 1985-07-12 | 1985-07-12 | 半導体リレ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60154738A JPS6215924A (ja) | 1985-07-12 | 1985-07-12 | 半導体リレ−回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6215924A true JPS6215924A (ja) | 1987-01-24 |
Family
ID=15590843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60154738A Pending JPS6215924A (ja) | 1985-07-12 | 1985-07-12 | 半導体リレ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6215924A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481522A (en) * | 1987-09-24 | 1989-03-27 | Agency Ind Science Techn | Optical control circuit and semiconductor device constituting said circuit |
| US4864126A (en) * | 1988-06-17 | 1989-09-05 | Hewlett-Packard Company | Solid state relay with optically controlled shunt and series enhancement circuit |
| EP0723337A2 (en) * | 1995-01-23 | 1996-07-24 | Sony Corporation | Switching circuit and composite arrangement |
| EP0739097A2 (en) * | 1995-04-21 | 1996-10-23 | Nippon Telegraph And Telephone Corporation | MOSFET circuit and CMOS logic circuit using the same |
-
1985
- 1985-07-12 JP JP60154738A patent/JPS6215924A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481522A (en) * | 1987-09-24 | 1989-03-27 | Agency Ind Science Techn | Optical control circuit and semiconductor device constituting said circuit |
| US4864126A (en) * | 1988-06-17 | 1989-09-05 | Hewlett-Packard Company | Solid state relay with optically controlled shunt and series enhancement circuit |
| EP0723337A2 (en) * | 1995-01-23 | 1996-07-24 | Sony Corporation | Switching circuit and composite arrangement |
| EP0723337A3 (en) * | 1995-01-23 | 1997-04-23 | Sony Corp | Circuit and composite device |
| EP0739097A2 (en) * | 1995-04-21 | 1996-10-23 | Nippon Telegraph And Telephone Corporation | MOSFET circuit and CMOS logic circuit using the same |
| EP0739097A3 (en) * | 1995-04-21 | 1998-01-07 | Nippon Telegraph And Telephone Corporation | MOSFET circuit and CMOS logic circuit using the same |
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