JP2945101B2 - ラッシュカレント防止装置 - Google Patents

ラッシュカレント防止装置

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【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術(第5図,第6図) 発明が解決しようとする課題 課題を解決するための手段(第1図) 作用 実施例(第2図,第3図,第4図) 発明の効果 〔概要〕 本発明はラッシュカレント防止装置に関し, 直列接続抵抗を使用することなくラッシュカレントを
防止することを目的とし, 活性保守時のラッシュカレント防止装置において,入
力側に抵抗と,該抵抗と直列に設けたコンデンサと,一
つのゲートが受光機能を有するデュアルゲートMOS FET
と,発光ダイオードと,該発光ダイオードと直列に設け
た抵抗を具備し,直流電源の入力側に前記デュアルゲー
トMOS FETのドレインを、出力側にソースを接続し、第
1のゲートを前記抵抗とコンデンサの接続部分に接続
し、第2のゲートに発光ダイオードの光が入射するよう
構成する。
〔産業上の利用分野〕
本発明はラッシュカレント防止装置に係り,特に装置
の電源をオンの状態で回路板等の負荷の着脱を行う活性
保守時に流れる過大電流(ラッシュカレント)を防止す
る装置に関する。
〔従来の技術〕
従来,コンピュータの如き電気回路装置の活性保守の
際のラッシュカレントの防止には,シリーズ抵抗を挿入
する方法を用いていた。第5図,第6図にその一例を示
す。
第5図は従来の活性保守時のラッシュカレント防止手
段の一例を示し,第5図(a)は回路説明図,第5図
(b)は主装置とラッシュカレント防止手段の接続部の
斜視図である。第6図は従来のラッシュカレント防止手
段の出力側電流を示す図である。
第5図において,21は電源供給側の主装置,22は従来の
ラッシュカレント防止手段,23は負荷側の例えばプリン
ト回路板の如き装置を示し,24〜26は主装置の接続端子,
27〜31はラッシュカレント防止手段の接続端子,32はシ
リーズ抵抗,33,34は負荷側の接続端子を示す。
電源オン状態の主装置21と負荷23を直接接続すると,
接続時に過大のラッシュカレントが流れて,装置を破壊
する怖れがある(第6図曲線B参照)。
そこで従来,このような過大電流を防止するため,ラ
ッシュカレント防止手段22を主装置21と負荷23の間に挿
入していた。従来のラッシュカレント防止手段22として
は主装置側の接続端子27にシリーズ抵抗32を設けるとと
もに,ピンの長さが他よりも短かい接続端子28を第5図
の如く設けたものがある。
このラッシュカレント防止手段22を主装置21に挿入す
ると,まず接続端子24,27,26,29が接続されるが,シリ
ーズ抵抗32の存在により流れる電流量は制限され,さら
に接続端子27,28,29を挿入すると,接続端子28が,主装
置の対応する接続端子25と接続することになる。この結
果,抵抗32が短絡した後定常状態となる(第6図曲線A
参照)。
これにより,抵抗32がない場合の活性保守(第6図の
曲線B参照)に比較して,ラッシュカレントが低下して
いることは明らかである。
〔発明が解決しようとする課題〕
ところで,前記従来例におけるシリーズ抵抗32の抵抗
値は,回路板等の負荷側の抵抗成分と容量成分の大きさ
により適切な値を選ぶ必要がある。特にラッシュカレン
ト防止用の抵抗を大きくすると接続端子24,26,27,29の
接続時の電源電圧が低くなりすぎ,又接続端子25と28の
接続時のラッシュカレントが大きくなる問題がある。そ
れらのことから,負荷側の回路構成によりバラバラの値
をとることになり設計が大変むづかしい。
従って本発明の目的は,負荷側の条件に関係なく,活
性保守時のラッシュカレントを防止するための装置を提
供するものである。
〔課題を解決するための手段〕
本発明は前記目的を達成するため第1図にその回路構
成を示す如き4端子を有するラッシュカレント防止装置
を,電源供給側の主装置と,プリント回路板の如き挿入
接続する負荷側の間に挿入することによりラッシュカレ
ントを防止するものである。
第1図は本発明のラッシュカレント防止装置の構成説
明図である。
第1図において,1は主装置側への接続端子,2は主装置
側への接地用接続端子,3は負荷側への接続端子,4は負荷
側への接地用接続端子,5は抵抗(R1),6はコンデンサ
(C),7はMOS・FETであって,このMOS FET7はデュアル
ゲートで,ドレイン7−1,ソース7−2,第1のゲート7
−3,第2のゲート7−4を具備し,この第2のゲート7
−4には受光素子が接続されている。8は発光ダイオー
ド,9は抵抗(R2)を示す。
本発明ではこれらの各素子を第1図の如く接続する。
〔作用〕
電源がオン状態の主装置(図示省略)にこのラッシュ
カレント防止装置を接続すると,接続端子1にはステッ
プ状の電流が流れるが,抵抗5とコンデンサ6の閉回路
に電流が流れ,そのためMOS・FET7の第1のゲート7−
3のゲート電圧VG1は抵抗やコンデンサの時定数で指数
関数的に増加する。同時に負荷側の接続端子3側の電圧
も指数関数的に増加するが,接続端子3の出力電圧Vcc
outの増加に伴ない,発光ダイオード(LED)8と抵抗
(R2)9の閉回路にも電流が流れる。これによりMOS・F
ET7の第2ゲート7−4に接続した受光素子が発光ダイ
オード8の光を受光し,バイアス電圧VG2が上昇し,第
1のゲートのバイアス電圧VG1より高い電位となり,MOS
・FETのオン抵抗はさらに小さくなりラッシュカレント
は流れなくなる。
〔実施例〕
本発明の一実施例を第2図〜第4図によって詳細に説
明する。
第2図は本発明の一実施例のラッシュカレント防止装
置の等価回路構成図,第3図は活性保守時の各部位の動
作説明図,第4図は本発明の一実施例のラッシュカレン
ト防止装置の構成説明図である。
第2図〜第4図において,第1図と同一符号は同一部
分を示す。
第2図〜第4図において,1は主装置側への接続端子,2
は主装置側への接地用の接続端子,3は負荷側への接続端
子,4は負荷側への接地用の接続端子,5は抵抗R1,6はコン
デンサC,7はMOS・FETであり,このMOS・FETはデュアル
ゲートでドレイン7−1,ソース7−2,第1のゲート7−
3,第2のゲート7−4を具備し,この第2のゲート7−
4には受光素子が接続されている。8は発光ダイオード
LED,9は抵抗R2を示す。10は本発明のラッシュカレント
防止装置,11は電源供給側の主装置であって,接続端子1
1−1,11−2を具備する。12は負荷側の例えば論理回路
を具備する回路板であって,接続端子12−1,12−2を具
備する。
本発明では,第2図の如く,ラッシュカレント防止装
置10の接続端1と2の間に抵抗(R1)5とコンデンサ
(C)6を直列に接続するとともに,接続端子1はまた
MOS・FET7のドレイン7−1と接続する。MOS・FET7のソ
ース7−2は負荷側への接続端子3に接続する。
一方,第1のゲート7−3を抵抗5とコンデンサ6の
中間点に接続する。接続端子3と接地用の接続端子4と
の間に発光ダイオード8と抵抗(R2)9を直列に接続す
る。発光ダイオード8は接続端子3側をアノードとし,
このダイオード8の光がMOS・FET7の第2のゲート7−
4に入射するように配置する。
なお,MOS・FET7はエンハンスメント型とする。
このような回路図で示されるラッシュカレント防止素
子10を電源がオン状態の主装置11に挿入・接続した場合
の各部位の動作を第3図を参照しつつ説明する。
接続端子1と主装置の接続端子11−1,接続端子2と11
−2が接続すると,接続端子1の電位Vcc inはステップ
状に印加され(第3図(a)参照),抵抗(R1)5とコ
ンデンサ(C)6の閉回路に電流が流れるため,MOS・FE
T7の第1のゲート電圧VG1がCとR1の時定数で上昇して
ゆく(第3図(b)参照)。
またドレイン電流もC,R1の時定数で増加するととも
に,接続端子3の出力電圧Vcc outも第1のゲート電圧
の増加に伴ないC,R1の時定数で増加する(第3図(c)
参照)。
接続端子3の出力電圧Vcc outが増加すると,発光ダ
イオード8と抵抗(R2)9の閉回路にも電流が流れ,発
光ダイオード8の電流量ILEDの増加に伴ない発光ダイオ
ード8の発光量も増加する(第3図(d)参照)。
すると,MOS・FETの第2のゲート電極に接続された受
光素子は,発光ダイオード8の光を受光し,チャージを
蓄積されてバイアス電圧が上昇し,このゲート電圧VG2
は第1のゲートのゲート電圧VG1より高い電位になる
(第3図(e)参照)。するとMOS・FET7のオン抵抗は
第2のゲートが無い場合よりさらに小さい値となる。
このように接続端子1にステップ状の電圧Vcc inが入
力されても,出力側は,C,R1の時定数で立上るため,ラ
ッシュカレンにを効果的に抑制することができる。
第4図によってこの実施例の具体的構成を説明する。
第4図(a)は本発明のラッシュカレント防止装置の平
面図,第4図(b)はA−A′線に沿った断面図,第4
図(c)はB−B′線に沿った断面図である。
第4図によれば本発明の一実施例のラッシュカレント
防止装置10は4端子のデュアルインパッケージ14に封止
することができる。各接続端子1,2,3,4に続くリード
1′,2′,3′,4′上にMOS・FET7,発光ダイオード8,抵抗
(R1),(R2)5,9,コンデンサ6等を配置し,ワイヤボ
ンドで接続後,シリコン樹脂等の樹脂13で封止すること
ができる。
ここで,第4図(c)からも明らかな如く,発光ダイ
オード8から発光した光は,樹脂13の壁面に反射して,M
OS・FET7の第2のゲート7−4に入射するように設計さ
れている。
なお前記実施例において本発明のMOS・FETとして,第
2のゲートに受光素子を接続する例を述べたが,第2の
ゲートそのものを受光素子で構成し光を受光した時,チ
ャージを発生・蓄積して電圧を発生するフォト・MOS・F
ETを用いてもよい。
〔発明の効果〕
プリント回路板の如き回路板の活性保守において,本
発明のラッシュカレント防止素子を,電源供給側の主装
置と,回路板等負荷側の間に挿入することにより,ラッ
シュカレントを無くすことができる。しかも発光ダイオ
ードの光をデュアルゲートMOS・FETの第2のゲートの受
光素子により受光して第2のゲート電圧VG2が第1のゲ
ートのゲート電圧VG1より高い電圧になり、デュアルゲ
ートMOS・FETのオン抵抗を第2のゲートが無い場合より
もさらに小さい値に制御することができる。
その結果,ラッシュ電流に耐える電源ユニットや電源
供給ラインの必要がなくなる。さらにラッシュカレント
対策に付加しているパスコンも必要なくなる。しかもデ
ュアルゲートMOS・FETのオン抵抗を第2のゲートが無い
場合よりさらに小さい値にして、ロスのきわめて少ない
状態で使用することができる。
さらに回路板の抜き差しによる過渡時の電圧変動が無
くなるので,他の回路板の動作に悪影を響与えない。
【図面の簡単な説明】
第1図は本発明の発明原理図, 第2図は本発明の一実施例のラッシュカレント防止装置
の回路図, 第3図はその動作説明図, 第4図は本発明の一実施例のラッシュカレント防止装置
構成説明図, 第5図は従来例の構成説明図, 第6図はその動作説明図である。 1,3……接続端子, 2,4……接地用の接続端子, 5……抵抗, 6……コンデンサ, 7……MOS・FET, 8……発光ダイオード, 9……抵抗。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H02H 9/02 H02J 1/00

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】活性保守時のラッシュカレント防止装置に
    おいて、 入力側に抵抗と、 該抵抗と直列に設けたコンデンサと、 一つのゲートが受光機能を有するデュアルゲートMOS F
    ETと、 発光ダイオードと、 該発光ダイオードと直列に設けた抵抗を具備し、 直流電源の入力側に前記デュアルゲートMOS FETのドレ
    インを、出力側にソースを接続し、第1のゲートを前記
    抵抗とコンデンサの接続部分に接続し、第2のゲートに
    発光ダイオードの光が入射するよう構成したことを特徴
    とするラッシュカレント防止装置。
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