JP2945101B2 - ラッシュカレント防止装置 - Google Patents
ラッシュカレント防止装置Info
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Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第５図，第６図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図，第３図，第４図） 発明の効果 〔概要〕 本発明はラッシュカレント防止装置に関し， 直列接続抵抗を使用することなくラッシュカレントを
防止することを目的とし， 活性保守時のラッシュカレント防止装置において，入
力側に抵抗と，該抵抗と直列に設けたコンデンサと，一
つのゲートが受光機能を有するデュアルゲートMOS FET
と，発光ダイオードと，該発光ダイオードと直列に設け
た抵抗を具備し，直流電源の入力側に前記デュアルゲー
トMOS FETのドレインを、出力側にソースを接続し、第
１のゲートを前記抵抗とコンデンサの接続部分に接続
し、第２のゲートに発光ダイオードの光が入射するよう
構成する。
防止することを目的とし， 活性保守時のラッシュカレント防止装置において，入
力側に抵抗と，該抵抗と直列に設けたコンデンサと，一
つのゲートが受光機能を有するデュアルゲートMOS FET
と，発光ダイオードと，該発光ダイオードと直列に設け
た抵抗を具備し，直流電源の入力側に前記デュアルゲー
トMOS FETのドレインを、出力側にソースを接続し、第
１のゲートを前記抵抗とコンデンサの接続部分に接続
し、第２のゲートに発光ダイオードの光が入射するよう
構成する。
本発明はラッシュカレント防止装置に係り，特に装置
の電源をオンの状態で回路板等の負荷の着脱を行う活性
保守時に流れる過大電流（ラッシュカレント）を防止す
る装置に関する。
の電源をオンの状態で回路板等の負荷の着脱を行う活性
保守時に流れる過大電流（ラッシュカレント）を防止す
る装置に関する。
従来，コンピュータの如き電気回路装置の活性保守の
際のラッシュカレントの防止には，シリーズ抵抗を挿入
する方法を用いていた。第５図，第６図にその一例を示
す。
際のラッシュカレントの防止には，シリーズ抵抗を挿入
する方法を用いていた。第５図，第６図にその一例を示
す。
第５図は従来の活性保守時のラッシュカレント防止手
段の一例を示し，第５図（ａ）は回路説明図，第５図
（ｂ）は主装置とラッシュカレント防止手段の接続部の
斜視図である。第６図は従来のラッシュカレント防止手
段の出力側電流を示す図である。
段の一例を示し，第５図（ａ）は回路説明図，第５図
（ｂ）は主装置とラッシュカレント防止手段の接続部の
斜視図である。第６図は従来のラッシュカレント防止手
段の出力側電流を示す図である。
第５図において,21は電源供給側の主装置,22は従来の
ラッシュカレント防止手段,23は負荷側の例えばプリン
ト回路板の如き装置を示し,24〜26は主装置の接続端子,
27〜31はラッシュカレント防止手段の接続端子,32はシ
リーズ抵抗,33,34は負荷側の接続端子を示す。
ラッシュカレント防止手段,23は負荷側の例えばプリン
ト回路板の如き装置を示し,24〜26は主装置の接続端子,
27〜31はラッシュカレント防止手段の接続端子,32はシ
リーズ抵抗,33,34は負荷側の接続端子を示す。
電源オン状態の主装置21と負荷23を直接接続すると，
接続時に過大のラッシュカレントが流れて，装置を破壊
する怖れがある（第６図曲線Ｂ参照）。
接続時に過大のラッシュカレントが流れて，装置を破壊
する怖れがある（第６図曲線Ｂ参照）。
そこで従来，このような過大電流を防止するため，ラ
ッシュカレント防止手段22を主装置21と負荷23の間に挿
入していた。従来のラッシュカレント防止手段22として
は主装置側の接続端子27にシリーズ抵抗32を設けるとと
もに，ピンの長さが他よりも短かい接続端子28を第５図
の如く設けたものがある。
ッシュカレント防止手段22を主装置21と負荷23の間に挿
入していた。従来のラッシュカレント防止手段22として
は主装置側の接続端子27にシリーズ抵抗32を設けるとと
もに，ピンの長さが他よりも短かい接続端子28を第５図
の如く設けたものがある。
このラッシュカレント防止手段22を主装置21に挿入す
ると，まず接続端子24,27,26,29が接続されるが，シリ
ーズ抵抗32の存在により流れる電流量は制限され，さら
に接続端子27,28,29を挿入すると，接続端子28が，主装
置の対応する接続端子25と接続することになる。この結
果，抵抗32が短絡した後定常状態となる（第６図曲線Ａ
参照）。
ると，まず接続端子24,27,26,29が接続されるが，シリ
ーズ抵抗32の存在により流れる電流量は制限され，さら
に接続端子27,28,29を挿入すると，接続端子28が，主装
置の対応する接続端子25と接続することになる。この結
果，抵抗32が短絡した後定常状態となる（第６図曲線Ａ
参照）。
これにより，抵抗32がない場合の活性保守（第６図の
曲線Ｂ参照）に比較して，ラッシュカレントが低下して
いることは明らかである。
曲線Ｂ参照）に比較して，ラッシュカレントが低下して
いることは明らかである。
ところで，前記従来例におけるシリーズ抵抗32の抵抗
値は，回路板等の負荷側の抵抗成分と容量成分の大きさ
により適切な値を選ぶ必要がある。特にラッシュカレン
ト防止用の抵抗を大きくすると接続端子24,26,27,29の
接続時の電源電圧が低くなりすぎ，又接続端子25と28の
接続時のラッシュカレントが大きくなる問題がある。そ
れらのことから，負荷側の回路構成によりバラバラの値
をとることになり設計が大変むづかしい。
値は，回路板等の負荷側の抵抗成分と容量成分の大きさ
により適切な値を選ぶ必要がある。特にラッシュカレン
ト防止用の抵抗を大きくすると接続端子24,26,27,29の
接続時の電源電圧が低くなりすぎ，又接続端子25と28の
接続時のラッシュカレントが大きくなる問題がある。そ
れらのことから，負荷側の回路構成によりバラバラの値
をとることになり設計が大変むづかしい。
従って本発明の目的は，負荷側の条件に関係なく，活
性保守時のラッシュカレントを防止するための装置を提
供するものである。
性保守時のラッシュカレントを防止するための装置を提
供するものである。
本発明は前記目的を達成するため第１図にその回路構
成を示す如き４端子を有するラッシュカレント防止装置
を，電源供給側の主装置と，プリント回路板の如き挿入
接続する負荷側の間に挿入することによりラッシュカレ
ントを防止するものである。
成を示す如き４端子を有するラッシュカレント防止装置
を，電源供給側の主装置と，プリント回路板の如き挿入
接続する負荷側の間に挿入することによりラッシュカレ
ントを防止するものである。
第１図は本発明のラッシュカレント防止装置の構成説
明図である。
明図である。
第１図において,1は主装置側への接続端子,2は主装置
側への接地用接続端子,3は負荷側への接続端子,4は負荷
側への接地用接続端子,5は抵抗（R1）,6はコンデンサ
（Ｃ）,7はMOS・FETであって，このMOS FET7はデュアル
ゲートで，ドレイン７−1,ソース７−2,第１のゲート７
−3,第２のゲート７−４を具備し，この第２のゲート７
−４には受光素子が接続されている。８は発光ダイオー
ド,9は抵抗（R2）を示す。
側への接地用接続端子,3は負荷側への接続端子,4は負荷
側への接地用接続端子,5は抵抗（R1）,6はコンデンサ
（Ｃ）,7はMOS・FETであって，このMOS FET7はデュアル
ゲートで，ドレイン７−1,ソース７−2,第１のゲート７
−3,第２のゲート７−４を具備し，この第２のゲート７
−４には受光素子が接続されている。８は発光ダイオー
ド,9は抵抗（R2）を示す。
本発明ではこれらの各素子を第１図の如く接続する。
電源がオン状態の主装置（図示省略）にこのラッシュ
カレント防止装置を接続すると，接続端子１にはステッ
プ状の電流が流れるが，抵抗５とコンデンサ６の閉回路
に電流が流れ，そのためMOS・FET7の第１のゲート７−
３のゲート電圧VG1は抵抗やコンデンサの時定数で指数
関数的に増加する。同時に負荷側の接続端子３側の電圧
も指数関数的に増加するが，接続端子３の出力電圧Vcc
outの増加に伴ない，発光ダイオード（LED）８と抵抗
（R2）９の閉回路にも電流が流れる。これによりMOS・F
ET7の第２ゲート７−４に接続した受光素子が発光ダイ
オード８の光を受光し，バイアス電圧VG2が上昇し，第
１のゲートのバイアス電圧VG1より高い電位となり,MOS
・FETのオン抵抗はさらに小さくなりラッシュカレント
は流れなくなる。
カレント防止装置を接続すると，接続端子１にはステッ
プ状の電流が流れるが，抵抗５とコンデンサ６の閉回路
に電流が流れ，そのためMOS・FET7の第１のゲート７−
３のゲート電圧VG1は抵抗やコンデンサの時定数で指数
関数的に増加する。同時に負荷側の接続端子３側の電圧
も指数関数的に増加するが，接続端子３の出力電圧Vcc
outの増加に伴ない，発光ダイオード（LED）８と抵抗
（R2）９の閉回路にも電流が流れる。これによりMOS・F
ET7の第２ゲート７−４に接続した受光素子が発光ダイ
オード８の光を受光し，バイアス電圧VG2が上昇し，第
１のゲートのバイアス電圧VG1より高い電位となり,MOS
・FETのオン抵抗はさらに小さくなりラッシュカレント
は流れなくなる。
本発明の一実施例を第２図〜第４図によって詳細に説
明する。
明する。
第２図は本発明の一実施例のラッシュカレント防止装
置の等価回路構成図，第３図は活性保守時の各部位の動
作説明図，第４図は本発明の一実施例のラッシュカレン
ト防止装置の構成説明図である。
置の等価回路構成図，第３図は活性保守時の各部位の動
作説明図，第４図は本発明の一実施例のラッシュカレン
ト防止装置の構成説明図である。
第２図〜第４図において，第１図と同一符号は同一部
分を示す。
分を示す。
第２図〜第４図において,1は主装置側への接続端子,2
は主装置側への接地用の接続端子,3は負荷側への接続端
子,4は負荷側への接地用の接続端子,5は抵抗R1,6はコン
デンサC,7はMOS・FETであり，このMOS・FETはデュアル
ゲートでドレイン７−1,ソース７−2,第１のゲート７−
3,第２のゲート７−４を具備し，この第２のゲート７−
４には受光素子が接続されている。８は発光ダイオード
LED,9は抵抗R2を示す。10は本発明のラッシュカレント
防止装置,11は電源供給側の主装置であって，接続端子1
1−1,11−２を具備する。12は負荷側の例えば論理回路
を具備する回路板であって，接続端子12−1,12−２を具
備する。
は主装置側への接地用の接続端子,3は負荷側への接続端
子,4は負荷側への接地用の接続端子,5は抵抗R1,6はコン
デンサC,7はMOS・FETであり，このMOS・FETはデュアル
ゲートでドレイン７−1,ソース７−2,第１のゲート７−
3,第２のゲート７−４を具備し，この第２のゲート７−
４には受光素子が接続されている。８は発光ダイオード
LED,9は抵抗R2を示す。10は本発明のラッシュカレント
防止装置,11は電源供給側の主装置であって，接続端子1
1−1,11−２を具備する。12は負荷側の例えば論理回路
を具備する回路板であって，接続端子12−1,12−２を具
備する。
本発明では，第２図の如く，ラッシュカレント防止装
置10の接続端１と２の間に抵抗（R1）５とコンデンサ
（Ｃ）６を直列に接続するとともに，接続端子１はまた
MOS・FET7のドレイン７−１と接続する。MOS・FET7のソ
ース７−２は負荷側への接続端子３に接続する。
置10の接続端１と２の間に抵抗（R1）５とコンデンサ
（Ｃ）６を直列に接続するとともに，接続端子１はまた
MOS・FET7のドレイン７−１と接続する。MOS・FET7のソ
ース７−２は負荷側への接続端子３に接続する。
一方，第１のゲート７−３を抵抗５とコンデンサ６の
中間点に接続する。接続端子３と接地用の接続端子４と
の間に発光ダイオード８と抵抗（R2）９を直列に接続す
る。発光ダイオード８は接続端子３側をアノードとし，
このダイオード８の光がMOS・FET7の第２のゲート７−
４に入射するように配置する。
中間点に接続する。接続端子３と接地用の接続端子４と
の間に発光ダイオード８と抵抗（R2）９を直列に接続す
る。発光ダイオード８は接続端子３側をアノードとし，
このダイオード８の光がMOS・FET7の第２のゲート７−
４に入射するように配置する。
なお,MOS・FET7はエンハンスメント型とする。
このような回路図で示されるラッシュカレント防止素
子10を電源がオン状態の主装置11に挿入・接続した場合
の各部位の動作を第３図を参照しつつ説明する。
子10を電源がオン状態の主装置11に挿入・接続した場合
の各部位の動作を第３図を参照しつつ説明する。
接続端子１と主装置の接続端子11−1,接続端子２と11
−２が接続すると，接続端子１の電位Vcc inはステップ
状に印加され（第３図（ａ）参照），抵抗（R1）５とコ
ンデンサ（Ｃ）６の閉回路に電流が流れるため,MOS・FE
T7の第１のゲート電圧VG1がＣとR1の時定数で上昇して
ゆく（第３図（ｂ）参照）。
−２が接続すると，接続端子１の電位Vcc inはステップ
状に印加され（第３図（ａ）参照），抵抗（R1）５とコ
ンデンサ（Ｃ）６の閉回路に電流が流れるため,MOS・FE
T7の第１のゲート電圧VG1がＣとR1の時定数で上昇して
ゆく（第３図（ｂ）参照）。
またドレイン電流もC,R1の時定数で増加するととも
に，接続端子３の出力電圧Vcc outも第１のゲート電圧
の増加に伴ないC,R1の時定数で増加する（第３図（ｃ）
参照）。
に，接続端子３の出力電圧Vcc outも第１のゲート電圧
の増加に伴ないC,R1の時定数で増加する（第３図（ｃ）
参照）。
接続端子３の出力電圧Vcc outが増加すると，発光ダ
イオード８と抵抗（R2）９の閉回路にも電流が流れ，発
光ダイオード８の電流量ILEDの増加に伴ない発光ダイオ
ード８の発光量も増加する（第３図（ｄ）参照）。
イオード８と抵抗（R2）９の閉回路にも電流が流れ，発
光ダイオード８の電流量ILEDの増加に伴ない発光ダイオ
ード８の発光量も増加する（第３図（ｄ）参照）。
すると,MOS・FETの第２のゲート電極に接続された受
光素子は，発光ダイオード８の光を受光し，チャージを
蓄積されてバイアス電圧が上昇し，このゲート電圧VG2
は第１のゲートのゲート電圧VG1より高い電位になる
（第３図（ｅ）参照）。するとMOS・FET7のオン抵抗は
第２のゲートが無い場合よりさらに小さい値となる。
光素子は，発光ダイオード８の光を受光し，チャージを
蓄積されてバイアス電圧が上昇し，このゲート電圧VG2
は第１のゲートのゲート電圧VG1より高い電位になる
（第３図（ｅ）参照）。するとMOS・FET7のオン抵抗は
第２のゲートが無い場合よりさらに小さい値となる。
このように接続端子１にステップ状の電圧Vcc inが入
力されても，出力側は,C,R1の時定数で立上るため，ラ
ッシュカレンにを効果的に抑制することができる。
力されても，出力側は,C,R1の時定数で立上るため，ラ
ッシュカレンにを効果的に抑制することができる。
第４図によってこの実施例の具体的構成を説明する。
第４図（ａ）は本発明のラッシュカレント防止装置の平
面図，第４図（ｂ）はＡ−Ａ′線に沿った断面図，第４
図（ｃ）はＢ−Ｂ′線に沿った断面図である。
第４図（ａ）は本発明のラッシュカレント防止装置の平
面図，第４図（ｂ）はＡ−Ａ′線に沿った断面図，第４
図（ｃ）はＢ−Ｂ′線に沿った断面図である。
第４図によれば本発明の一実施例のラッシュカレント
防止装置10は４端子のデュアルインパッケージ14に封止
することができる。各接続端子1,2,3,4に続くリード
１′,2′,3′,4′上にMOS・FET7,発光ダイオード8,抵抗
（R1），（R2）5,9,コンデンサ６等を配置し，ワイヤボ
ンドで接続後，シリコン樹脂等の樹脂13で封止すること
ができる。
防止装置10は４端子のデュアルインパッケージ14に封止
することができる。各接続端子1,2,3,4に続くリード
１′,2′,3′,4′上にMOS・FET7,発光ダイオード8,抵抗
（R1），（R2）5,9,コンデンサ６等を配置し，ワイヤボ
ンドで接続後，シリコン樹脂等の樹脂13で封止すること
ができる。
ここで，第４図（ｃ）からも明らかな如く，発光ダイ
オード８から発光した光は，樹脂13の壁面に反射して,M
OS・FET7の第２のゲート７−４に入射するように設計さ
れている。
オード８から発光した光は，樹脂13の壁面に反射して,M
OS・FET7の第２のゲート７−４に入射するように設計さ
れている。
なお前記実施例において本発明のMOS・FETとして，第
２のゲートに受光素子を接続する例を述べたが，第２の
ゲートそのものを受光素子で構成し光を受光した時，チ
ャージを発生・蓄積して電圧を発生するフォト・MOS・F
ETを用いてもよい。
２のゲートに受光素子を接続する例を述べたが，第２の
ゲートそのものを受光素子で構成し光を受光した時，チ
ャージを発生・蓄積して電圧を発生するフォト・MOS・F
ETを用いてもよい。
プリント回路板の如き回路板の活性保守において，本
発明のラッシュカレント防止素子を，電源供給側の主装
置と，回路板等負荷側の間に挿入することにより，ラッ
シュカレントを無くすことができる。しかも発光ダイオ
ードの光をデュアルゲートMOS・FETの第２のゲートの受
光素子により受光して第２のゲート電圧VG2が第１のゲ
ートのゲート電圧VG1より高い電圧になり、デュアルゲ
ートMOS・FETのオン抵抗を第２のゲートが無い場合より
もさらに小さい値に制御することができる。
発明のラッシュカレント防止素子を，電源供給側の主装
置と，回路板等負荷側の間に挿入することにより，ラッ
シュカレントを無くすことができる。しかも発光ダイオ
ードの光をデュアルゲートMOS・FETの第２のゲートの受
光素子により受光して第２のゲート電圧VG2が第１のゲ
ートのゲート電圧VG1より高い電圧になり、デュアルゲ
ートMOS・FETのオン抵抗を第２のゲートが無い場合より
もさらに小さい値に制御することができる。
その結果，ラッシュ電流に耐える電源ユニットや電源
供給ラインの必要がなくなる。さらにラッシュカレント
対策に付加しているパスコンも必要なくなる。しかもデ
ュアルゲートMOS・FETのオン抵抗を第２のゲートが無い
場合よりさらに小さい値にして、ロスのきわめて少ない
状態で使用することができる。
供給ラインの必要がなくなる。さらにラッシュカレント
対策に付加しているパスコンも必要なくなる。しかもデ
ュアルゲートMOS・FETのオン抵抗を第２のゲートが無い
場合よりさらに小さい値にして、ロスのきわめて少ない
状態で使用することができる。
さらに回路板の抜き差しによる過渡時の電圧変動が無
くなるので，他の回路板の動作に悪影を響与えない。
くなるので，他の回路板の動作に悪影を響与えない。
第１図は本発明の発明原理図， 第２図は本発明の一実施例のラッシュカレント防止装置
の回路図， 第３図はその動作説明図， 第４図は本発明の一実施例のラッシュカレント防止装置
構成説明図， 第５図は従来例の構成説明図， 第６図はその動作説明図である。 1,3……接続端子， 2,4……接地用の接続端子， ５……抵抗， ６……コンデンサ， ７……MOS・FET, ８……発光ダイオード， ９……抵抗。
の回路図， 第３図はその動作説明図， 第４図は本発明の一実施例のラッシュカレント防止装置
構成説明図， 第５図は従来例の構成説明図， 第６図はその動作説明図である。 1,3……接続端子， 2,4……接地用の接続端子， ５……抵抗， ６……コンデンサ， ７……MOS・FET, ８……発光ダイオード， ９……抵抗。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H02H 9/02 H02J 1/00
Claims (1)
- 【請求項１】活性保守時のラッシュカレント防止装置に
おいて、 入力側に抵抗と、 該抵抗と直列に設けたコンデンサと、 一つのゲートが受光機能を有するデュアルゲートMOS F
ETと、 発光ダイオードと、 該発光ダイオードと直列に設けた抵抗を具備し、 直流電源の入力側に前記デュアルゲートMOS FETのドレ
インを、出力側にソースを接続し、第１のゲートを前記
抵抗とコンデンサの接続部分に接続し、第２のゲートに
発光ダイオードの光が入射するよう構成したことを特徴
とするラッシュカレント防止装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2233586A JP2945101B2 (ja) | 1990-09-04 | 1990-09-04 | ラッシュカレント防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2233586A JP2945101B2 (ja) | 1990-09-04 | 1990-09-04 | ラッシュカレント防止装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04117132A JPH04117132A (ja) | 1992-04-17 |
| JP2945101B2 true JP2945101B2 (ja) | 1999-09-06 |
Family
ID=16957396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2233586A Expired - Fee Related JP2945101B2 (ja) | 1990-09-04 | 1990-09-04 | ラッシュカレント防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2945101B2 (ja) |
-
1990
- 1990-09-04 JP JP2233586A patent/JP2945101B2/ja not_active Expired - Fee Related
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| JPH04117132A (ja) | 1992-04-17 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |