JPS6215923A - 半導体リレ−回路 - Google Patents
半導体リレ−回路Info
- Publication number
- JPS6215923A JPS6215923A JP60154737A JP15473785A JPS6215923A JP S6215923 A JPS6215923 A JP S6215923A JP 60154737 A JP60154737 A JP 60154737A JP 15473785 A JP15473785 A JP 15473785A JP S6215923 A JPS6215923 A JP S6215923A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- gate
- source
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【技術分野】
本発明は入力段に発光ダイオードを使用し、出力段にＭ
ＯＳ）ランジスタを用いた半導体リレー回路に関するも
のである。 ［発明の概要］ 出力用ＭＯＳトランジスタのスイッチング時間Ｔｏｎ、
Ｔｏｆｆを短縮するために、オフ動作時に出力用ＭＯＳ
トランジスタのデートに蓄積されていた電荷を放電する
ための駆動用ＭＯ３）ランジスタとして、出力用トラン
ジスタに対して相補形のエンハンスメントＭＯＳトラン
ジスタを使用することにより、駆動用トランジスタを制
御するための７オトダイオードアレイと出力用トランジ
スタ用の７すトダイオードアレイとが同一極性となるよ
うにし、両フォトダイオードアレイが出力用トランジス
タのデート容量の充電に寄与できるようにした。 ［背景技術Ｊ 従来上りこの種の半導体リレー回路においては出力用Ｍ
ＯＳトランジスタのデートドレイン間容量によるミラー
効果のために応答性Ｔｏｎ、Ｔｏｆｆが悪いという問題
があった。第３図はＴｏｎ、Ｔｏｆｆを改善するために
従来より行なわれてきた方法を示したもので、（ａ）図
に示した基本回路における出力用ＭＯＳトランジスタ（
１３）のデートの電荷を放電させるために、（ｂ）図の
ように抵抗Ｒ７を挿入する方法、あるいは（ｂ）図にお
ける抵抗Ｒ１の代わりに接合形ＦＥＴ（１４）を使用し
、この接合形ＦＥＴ（１４）を第２の７オトダイオード
アレイ（１５）で制御する（ｅ）図の方法がある。この
（ｃ）図の回路は（ｂ）図の回路よりも出力用ＭＯＳト
ランジスタ（１３）に蓄積された電荷を速（放電するこ
とができるのでＴｏｆｆを短くで終るという利点がある
反面、７オトダイオードアレイ（１２）（１５）を２個
も使用しているにも拘わらず、ｆｊＳ２の７オトダイオ
ードアレイ（１５）が出力用ＭＯＳトランジスタ（１３
）の充電に寄与していないのでＴｏｎが改善されないと
いう欠点がある。さらに（ｄ）図は出力用ＭＯＳトラン
ジスタ（１３）のゲートの電荷を放電させるためにＰＭ
ＯＳトランクスタ（１６）を使用し、このＰＭＯＳトラ
ンジスタ（１６）の充電に第１の７オトダイオードアレ
イ（１２）を利用して、その放電用に抵抗Ｒ３を使用し
、出力用ＭＯ６）ランジスタ（１３）のゲートからの放
電電流が抵抗Ｒ１に流れてＰＭＯＳトランジスタ（１６
）のデートの放電が遅れるのを防止するためにダイオー
ド（１７）を挿入したものである。しかしこの（ｄ）図
の回路も、７すトダイオードアレイ（１２）が１個で済
むという利点がある反面、抵抗Ｒ１にも７オトダイオー
ドアレイ（１２）の電流が流れ込むので、（ｃ）図より
もＴｏｎが悪（なるという欠点がある。 ［発明の目的１ 本発明は上記の問題点に鑑み為されたものであり、その
目的とするところは、簡単な回路構成でオン動作時、オ
フ動作時共に応答性の優れた半導体リレー回路を提供す
るにある。 ［発明の開示１ しかして本発明回路は、入力段に発光ダイオード（１）
を使用し、出力用ＭＯＳトランジスタ（２）のゲートソ
ース間に上記発光ダイオード（１）に結合された７オト
ダイオードアレイ（３）を接続してなる半導体リレー回
路において、出力用ＭＯＳトランジスタ（２）のゲート
ソースに出力用ＭＯ９）ランジスタに対して相補形の駆
動用ＭＯＳトランジスタ（４）のソースドレインを接続
し、駆動用ＭＯＳトランジスタ（４）のデートドレイン
間に上記発光ダイオード（１）に結合された第２の７ｒ
）ダイオードアレイ（５）と抵抗（７）との並列回路を
接続すると共に、駆動用ＭＯＳトランジスタ（４）のソ
ースゲート間にダイオード（６）を接続して構成したも
のであり□、オン動作時に第２のフォトダイオードアレ
イ（５）が第１の７オトダイオードアレイ（３）と・共
に出力用ＭＯＳトランジスタ（２）の充電に寄与し、オ
フ動作時には駆動用ＭＯＳトランジスタ（４）が導通す
ることによって出力用ＭＯＳトランジスタ（２）のゲー
トの電荷を速やかに放出させるようにし、しかもダイオ
ード（６）によって駆動用ＭＯ３）ランジスタ（４）の
ゲートドレイン間の抵抗（７）に出力用ＭＯＳトランジ
スタ（２）のデートからの放電電流が流れ込むのを阻止
するようにしたものである。 、 、 ［実施例１ 第１図は本発明回路の一実施例を示したものであり、１
２図はその動作を示したものである。なお本実施例にお
いては、出力用トランジスタとしてエンハンスメント形
ＮＭＯ８，駆動用トランクスタとしてエンへンスメント
形ＰＭＯ８を使用したが、出力用にＰＭＯ８，駆動用に
ＮＭＯ８を使用することもできる。１１図において、Ａ
は半導体リレー回路、ＶＤＤは電源、ＲＬは負荷を示す
ものであり、いま第２図のｔ０時点において、入力段の
発光ダイオード（１）に信号電圧が入力されると、７オ
トダイオードアレイ（３）及び（５）に発生する起電力
によって出力用トランジスタ（２）のデートの充電が開
始されると同時に、フォトダイオードアレイ（５）によ
って駆動用トランジスタ（４）のゲートの充電が開始さ
れる。時点ｔ１において、出力用トランジスタ（２）の
デート電圧ｖｃがしきい値ＶｔＯに達すると出力用トラ
ンジスタ（２）がオンし、以後はミラー効果によりｖＧ
はほぼ一定電圧に維持され、出力用トランジスタ（２）
のドレイン電圧ＶＤは低下し始める。この間駆動用トラ
ンジスタ（４）のデート電圧■ｊは、Ｖ、＝ Ｖｃ＋０
．７（Ｖ ）の関係を維持し、出力用トランジスタ（２
）のデートの充電に寄与する。時点ｔ２においてＶＤが
オン電圧まで低下すると、再び■ｃお上びｖＪが上昇を
開始する。 次に発光ダイオード（１）がｔ３でオフすると、駆動用
トランゾスタ（４）のデートの容量と抵抗（６）とで決
まる時定数でｖＪが低下し、■ｊとＶＣとの差が駆動用
トランゾスタ（４）のしきい値ＶＴＪに達すると、■ｃ
も降下し始める。ｔ、で■ｃがしきい値ＶＴＨに達する
と出力用トランジスタ（２）はオフし始め、上記と同様
にミラ −効果によりＶＤ”ＶＤＤとなるまで■ｃは同
一の値を維持し、その後は■ｃはＶＴＪとなるまで低下
する。上記動作中において、第２の７オトダイオード（
５）に発生する光起電力が駆動用ＭＯ３）ランジスタ（
４）を非導通とすると共にダイオード（６）を介して出
力用ＭＯ３）ランジスタ（２）のデートに充電電流を供
給し、第１の７オトダイオード（３）に加勢してオンス
イツチング時間Ｔ ｏ ｎ （ｔ ｏ〜ｔｚ）中のｔ１
〜ｔ２を短縮するのに寄与しているのである。 ［発明の効果Ｊ 上述のように本発明においては、出力用ＭＯＳトランジ
スタのゲートソース間に発光ダイオードに結合された７
オトダイオードアレイを接続してなる半導体リレー回路
において、出力用ＭＯＳトランジスタのゲートソース間
に出力用ＭＯＳトランジスタに対して相補形の駆動用Ｍ
Ｏ３）ランジスタのソースドレインを接続し、この駆動
用ＭＯＳトランジスタのデートドレイン間に第２の７オ
トダイオードアレイと抵抗との直列回路を接続すると共
に、ソースゲート間にダイオードを接続したので、オフ
動作時には１２０７オトダイオードアレイを第１の７オ
トダイオードアレイと共に出力用ＭＯ６トランジスタの
充電に寄与させてＴｏｎを短縮することができ、またオ
フ動作時には駆動用ＭＯＳトランジスタの導通により出
力用ＭＯＳトランクスタのデートの電荷を速やかに放出
させることができ、しかもその際にダイオードにより駆
動用ＭＯＳトランジスタのデートドレイン間の抵抗に出
力用ＭＯＳトランジスタのデートからの放電電流が流れ
込むのを阻止することができるので、従来に比しＴｏｎ
、Ｔｏｆｆ共に大巾に短縮し得るという利点がある。
ＯＳ）ランジスタを用いた半導体リレー回路に関するも
のである。 ［発明の概要］ 出力用ＭＯＳトランジスタのスイッチング時間Ｔｏｎ、
Ｔｏｆｆを短縮するために、オフ動作時に出力用ＭＯＳ
トランジスタのデートに蓄積されていた電荷を放電する
ための駆動用ＭＯ３）ランジスタとして、出力用トラン
ジスタに対して相補形のエンハンスメントＭＯＳトラン
ジスタを使用することにより、駆動用トランジスタを制
御するための７オトダイオードアレイと出力用トランジ
スタ用の７すトダイオードアレイとが同一極性となるよ
うにし、両フォトダイオードアレイが出力用トランジス
タのデート容量の充電に寄与できるようにした。 ［背景技術Ｊ 従来上りこの種の半導体リレー回路においては出力用Ｍ
ＯＳトランジスタのデートドレイン間容量によるミラー
効果のために応答性Ｔｏｎ、Ｔｏｆｆが悪いという問題
があった。第３図はＴｏｎ、Ｔｏｆｆを改善するために
従来より行なわれてきた方法を示したもので、（ａ）図
に示した基本回路における出力用ＭＯＳトランジスタ（
１３）のデートの電荷を放電させるために、（ｂ）図の
ように抵抗Ｒ７を挿入する方法、あるいは（ｂ）図にお
ける抵抗Ｒ１の代わりに接合形ＦＥＴ（１４）を使用し
、この接合形ＦＥＴ（１４）を第２の７オトダイオード
アレイ（１５）で制御する（ｅ）図の方法がある。この
（ｃ）図の回路は（ｂ）図の回路よりも出力用ＭＯＳト
ランジスタ（１３）に蓄積された電荷を速（放電するこ
とができるのでＴｏｆｆを短くで終るという利点がある
反面、７オトダイオードアレイ（１２）（１５）を２個
も使用しているにも拘わらず、ｆｊＳ２の７オトダイオ
ードアレイ（１５）が出力用ＭＯＳトランジスタ（１３
）の充電に寄与していないのでＴｏｎが改善されないと
いう欠点がある。さらに（ｄ）図は出力用ＭＯＳトラン
ジスタ（１３）のゲートの電荷を放電させるためにＰＭ
ＯＳトランクスタ（１６）を使用し、このＰＭＯＳトラ
ンジスタ（１６）の充電に第１の７オトダイオードアレ
イ（１２）を利用して、その放電用に抵抗Ｒ３を使用し
、出力用ＭＯ６）ランジスタ（１３）のゲートからの放
電電流が抵抗Ｒ１に流れてＰＭＯＳトランジスタ（１６
）のデートの放電が遅れるのを防止するためにダイオー
ド（１７）を挿入したものである。しかしこの（ｄ）図
の回路も、７すトダイオードアレイ（１２）が１個で済
むという利点がある反面、抵抗Ｒ１にも７オトダイオー
ドアレイ（１２）の電流が流れ込むので、（ｃ）図より
もＴｏｎが悪（なるという欠点がある。 ［発明の目的１ 本発明は上記の問題点に鑑み為されたものであり、その
目的とするところは、簡単な回路構成でオン動作時、オ
フ動作時共に応答性の優れた半導体リレー回路を提供す
るにある。 ［発明の開示１ しかして本発明回路は、入力段に発光ダイオード（１）
を使用し、出力用ＭＯＳトランジスタ（２）のゲートソ
ース間に上記発光ダイオード（１）に結合された７オト
ダイオードアレイ（３）を接続してなる半導体リレー回
路において、出力用ＭＯＳトランジスタ（２）のゲート
ソースに出力用ＭＯ９）ランジスタに対して相補形の駆
動用ＭＯＳトランジスタ（４）のソースドレインを接続
し、駆動用ＭＯＳトランジスタ（４）のデートドレイン
間に上記発光ダイオード（１）に結合された第２の７ｒ
）ダイオードアレイ（５）と抵抗（７）との並列回路を
接続すると共に、駆動用ＭＯＳトランジスタ（４）のソ
ースゲート間にダイオード（６）を接続して構成したも
のであり□、オン動作時に第２のフォトダイオードアレ
イ（５）が第１の７オトダイオードアレイ（３）と・共
に出力用ＭＯＳトランジスタ（２）の充電に寄与し、オ
フ動作時には駆動用ＭＯＳトランジスタ（４）が導通す
ることによって出力用ＭＯＳトランジスタ（２）のゲー
トの電荷を速やかに放出させるようにし、しかもダイオ
ード（６）によって駆動用ＭＯ３）ランジスタ（４）の
ゲートドレイン間の抵抗（７）に出力用ＭＯＳトランジ
スタ（２）のデートからの放電電流が流れ込むのを阻止
するようにしたものである。 、 、 ［実施例１ 第１図は本発明回路の一実施例を示したものであり、１
２図はその動作を示したものである。なお本実施例にお
いては、出力用トランジスタとしてエンハンスメント形
ＮＭＯ８，駆動用トランクスタとしてエンへンスメント
形ＰＭＯ８を使用したが、出力用にＰＭＯ８，駆動用に
ＮＭＯ８を使用することもできる。１１図において、Ａ
は半導体リレー回路、ＶＤＤは電源、ＲＬは負荷を示す
ものであり、いま第２図のｔ０時点において、入力段の
発光ダイオード（１）に信号電圧が入力されると、７オ
トダイオードアレイ（３）及び（５）に発生する起電力
によって出力用トランジスタ（２）のデートの充電が開
始されると同時に、フォトダイオードアレイ（５）によ
って駆動用トランジスタ（４）のゲートの充電が開始さ
れる。時点ｔ１において、出力用トランジスタ（２）の
デート電圧ｖｃがしきい値ＶｔＯに達すると出力用トラ
ンジスタ（２）がオンし、以後はミラー効果によりｖＧ
はほぼ一定電圧に維持され、出力用トランジスタ（２）
のドレイン電圧ＶＤは低下し始める。この間駆動用トラ
ンジスタ（４）のデート電圧■ｊは、Ｖ、＝ Ｖｃ＋０
．７（Ｖ ）の関係を維持し、出力用トランジスタ（２
）のデートの充電に寄与する。時点ｔ２においてＶＤが
オン電圧まで低下すると、再び■ｃお上びｖＪが上昇を
開始する。 次に発光ダイオード（１）がｔ３でオフすると、駆動用
トランゾスタ（４）のデートの容量と抵抗（６）とで決
まる時定数でｖＪが低下し、■ｊとＶＣとの差が駆動用
トランゾスタ（４）のしきい値ＶＴＪに達すると、■ｃ
も降下し始める。ｔ、で■ｃがしきい値ＶＴＨに達する
と出力用トランジスタ（２）はオフし始め、上記と同様
にミラ −効果によりＶＤ”ＶＤＤとなるまで■ｃは同
一の値を維持し、その後は■ｃはＶＴＪとなるまで低下
する。上記動作中において、第２の７オトダイオード（
５）に発生する光起電力が駆動用ＭＯ３）ランジスタ（
４）を非導通とすると共にダイオード（６）を介して出
力用ＭＯ３）ランジスタ（２）のデートに充電電流を供
給し、第１の７オトダイオード（３）に加勢してオンス
イツチング時間Ｔ ｏ ｎ （ｔ ｏ〜ｔｚ）中のｔ１
〜ｔ２を短縮するのに寄与しているのである。 ［発明の効果Ｊ 上述のように本発明においては、出力用ＭＯＳトランジ
スタのゲートソース間に発光ダイオードに結合された７
オトダイオードアレイを接続してなる半導体リレー回路
において、出力用ＭＯＳトランジスタのゲートソース間
に出力用ＭＯＳトランジスタに対して相補形の駆動用Ｍ
Ｏ３）ランジスタのソースドレインを接続し、この駆動
用ＭＯＳトランジスタのデートドレイン間に第２の７オ
トダイオードアレイと抵抗との直列回路を接続すると共
に、ソースゲート間にダイオードを接続したので、オフ
動作時には１２０７オトダイオードアレイを第１の７オ
トダイオードアレイと共に出力用ＭＯ６トランジスタの
充電に寄与させてＴｏｎを短縮することができ、またオ
フ動作時には駆動用ＭＯＳトランジスタの導通により出
力用ＭＯＳトランクスタのデートの電荷を速やかに放出
させることができ、しかもその際にダイオードにより駆
動用ＭＯＳトランジスタのデートドレイン間の抵抗に出
力用ＭＯＳトランジスタのデートからの放電電流が流れ
込むのを阻止することができるので、従来に比しＴｏｎ
、Ｔｏｆｆ共に大巾に短縮し得るという利点がある。
第１図は本発明の一実施例を示す回路図、第２図は同上
の動作を示す波形図、第３図（ａ）（ｂ）（Ｃ）及び（
ｄ）は従来例の回路図である。 （１）は発光ダイオード、（２）は出力用ＭＯ３トラン
ジスタ、（３）は７オトダイオードアレイ、（４）は駆
動用ＭＯ３トランジスタ、（５）は第２の７オトダイオ
ードアレイ、（６）はダイオード、（７）は抵抗。 代理人 弁理士 石 １）長 七 ｔ！Ｉ３図
の動作を示す波形図、第３図（ａ）（ｂ）（Ｃ）及び（
ｄ）は従来例の回路図である。 （１）は発光ダイオード、（２）は出力用ＭＯ３トラン
ジスタ、（３）は７オトダイオードアレイ、（４）は駆
動用ＭＯ３トランジスタ、（５）は第２の７オトダイオ
ードアレイ、（６）はダイオード、（７）は抵抗。 代理人 弁理士 石 １）長 七 ｔ！Ｉ３図
Claims (1)
- （１）入力段に発光ダイオードを使用し、出力用ＭＯＳ
トランジスタのゲートソース間に上記発光ダイオードに
結合されたフォトダイオードアレイを接続してなる半導
体リレー回路において、出力用ＭＯＳトランジスタのゲ
ートソースに出力用ＭＯＳトランジスタに対して相補形
の駆動用ＭＯＳトランジスタのソースドレインを接続し
、駆動用ＭＯＳトランジスタのデートドレイン間に上記
発光ダイオードに結合された第２のフォトダイオードア
レイと抵抗との直列回路を接続すると共に、駆動用ＭＯ
Ｓトランジスタのソースゲート間にダイオードを接続し
て成ることを特徴とする半導体リレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60154737A JPS6215923A (ja) | 1985-07-12 | 1985-07-12 | 半導体リレ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60154737A JPS6215923A (ja) | 1985-07-12 | 1985-07-12 | 半導体リレ−回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6215923A true JPS6215923A (ja) | 1987-01-24 |
Family
ID=15590824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60154737A Pending JPS6215923A (ja) | 1985-07-12 | 1985-07-12 | 半導体リレ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6215923A (ja) |
-
1985
- 1985-07-12 JP JP60154737A patent/JPS6215923A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4321661A (en) | Apparatus for charging a capacitor | |
| US4409501A (en) | Power-on reset circuit | |
| GB1589414A (en) | Fet driver circuits | |
| US4023122A (en) | Signal generating circuit | |
| JP2796833B2 (ja) | 出力段の電流を防止するフィードバックを有する高速論理回路 | |
| JPH0287819A (ja) | ＢｉＣＭＯＳ論理回路 | |
| JPS59172B2 (ja) | 電界効果トランジスタの駆動回路 | |
| JPS6143896B2 (ja) | ||
| JPS6215923A (ja) | 半導体リレ−回路 | |
| JPS63153916A (ja) | 半導体スイツチ回路 | |
| US4525640A (en) | High performance and gate having an "natural" or zero threshold transistor for providing a faster rise time for the output | |
| JP2666347B2 (ja) | 出力回路 | |
| JPS6134690B2 (ja) | ||
| JPS6215924A (ja) | 半導体リレ−回路 | |
| JP3470488B2 (ja) | 半導体リレー回路 | |
| JPH0431443B2 (ja) | ||
| JPH0681025B2 (ja) | ゲ−ト駆動回路 | |
| JPH10308529A (ja) | 半導体リレー | |
| JPH04304011A (ja) | アイソレータのインターフェース回路 | |
| JPS6243367B2 (ja) | ||
| JP2694808B2 (ja) | ソリッドステートリレー | |
| JP2689628B2 (ja) | ドライバー回路 | |
| JP2610689B2 (ja) | 半導体集積回路 | |
| JP3024155B2 (ja) | インバータ回路 | |
| JPH05191247A (ja) | 固体リレー |