JP2748476B2

JP2748476B2 - 定電圧発生回路

Info

Publication number: JP2748476B2
Application number: JP33163688A
Authority: JP
Inventors: 隆志中林
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 1988-12-28
Filing date: 1988-12-28
Publication date: 1998-05-06
Anticipated expiration: 2013-05-06
Also published as: JPH02176913A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は定電圧発生回路に関し、特にショットキーゲ
ート型電界効果トランジスタ（MESFET）を用いた定電圧
発生回路に関するものである。

〔従来の技術〕

従来、半導体回路における電圧供給回路としては、例
えば、第８図（ａ），（ｂ）に示されるものがある。

同図（ａ）は、負電源Vssと接地との間に直列に接続
された抵抗R1,R2により電源電圧を抵抗分割し、これら
抵抗R1,R2の接続点の端子OUTから所望の電圧を得るもの
である。

また、同図（ｂ）は、負電源Vssと接地との間に複数
個のダイオードD1〜D4と抵抗R3とが直列に接続されて構
成されたものである。そして、これらダイオードD1〜D4
の各端子間に発生する順方向定電圧の和を用い、所望の
値の定電圧をダイオードD4と抵抗R3との接続点にある端
子OUTから得るものである。

〔発明が解決しようとする課題〕

しかしながら、上記構成の第８図（ａ）に示される抵
抗分割による従来の電圧供給回路は、負電源Vssの電圧
変動がそのまま出力電圧に影響し、常に安定した電圧が
得られないという課題を有している。また、ダイオード
Ｄを用いた電圧供給回路は、各ダイオードＤの順方向電
圧が周囲温度の変化によって変動し、常に安定した電圧
が得られないという課題を有している。

本発明はこのような課題を解消するためになされたも
ので、電源電圧の変動および周囲の温度変化に対して影
響を受けずに常に安定した電圧を得ることができる定電
圧回路を提供することを目的とする。

特に、半導体回路を周囲温度変動および電源電圧変動
に対して安定に動作させ、また、外部回路との確実なイ
ンターフェイスを取るため、電源電圧変動および周囲温
度変化に影響を受けない定電圧電源が必要とされてい
る。

〔課題を解決するための手段〕

本発明は、アノードが基準電位に接続されたダイオー
ドと、このダイオードに直列に接続された第１および第
２の抵抗と、ドレインが基準電圧に、ゲートがダイオー
ドのカソードに接続された第１の電界効果トランジスタ
（FET）と、ドレイン・ソース間がこの第１のFETと直列
に、ゲートが第１および第２の抵抗の接続点に接続され
た第２のFETと、ドレインがこの第２のFETのソースに、
ソースが電源に接続された第３のFETと、第３のFETのス
レシホルト電圧値に対して0.2［Ｖ］以上0.4［Ｖ］以下
の範囲の電圧値だけ高い電圧値を第３のFETのゲート・
ソース間に与える電圧源と、を備え、第３のFETのドレ
イン・ソース電流が第１のFETに流れる際第１のFETのド
レイン・ソース電流が周囲温度変化に影響されにくい電
圧が第１のFETのゲート・ソース間にかかるように第１
のFETと第３のFETのゲート幅比を調整し、しかも、第１
および第２の各抵抗の抵抗値は第３のFETのドレイン・
ソース間電圧が第１のFETと同じくなるように設定され
たものである。

〔作用〕

ダイオードの順方向電圧の周囲温度変化による変動
は、第３のFETのドレイン・ソース電流が周囲温度変化
により変動し、このドレイン・ソース電流の変動に応じ
て第１のFETのゲート・ソース間電圧が変動することに
より補償される。また、電源電圧の変動はダイオードの
端子間電圧およびソースフォロアの動作に影響をほとん
ど与えない。

さらに、第１および第３の各FETに印加されるドレイ
ン・ソース間電圧は、第１および第２の抵抗によって分
割された電圧が第２のFETを介して第３のFETのドレイン
に伝えられることにより等しくなり、第１および第３の
各FETのドレイン・ソース電流の対温度特性は近似す
る。

〔実施例〕

次に本発明について図面を参照して以下に詳述する。

第１図は本発明の第１の実施例を表す回路図である。

同図において、ダイオードＤのアノードは接地されて
基準電位になり、カソードは抵抗R4の一端に接続されて
いる。また、抵抗R5は抵抗R4に直列に接続され、抵抗R5
の一端は負電源Vssに接続されている。そして、この負
電源VssによってダイオードＤの端子間には順方向電圧
が印加されるものとなっている。この順方向電圧の印加
により生じたダイオードＤの端子間の電圧、つまり、ダ
イオードＤのカソードの電位は第１のショットキーゲー
ト型電界効果トランジスタFET1のゲートに印加される。
このFET1のドレインは接地され、ソースは第２のショッ
トキーゲート型電界効果トランジスタFET2のドレインに
接続されており、FET1のゲート電位はこのソースに接続
された出力端子OUTに伝えられる。

また、FET2のソースは第３のショットキーゲート型電
界効果トランジスタFET3のドレインに接続されている。
このFET3のソースおよびゲートは負電源Vssに接続され
ており、FET3のゲート・ソース間に印加される電圧Vgs
は０［Ｖ］になるように設定され、かつ、FET3はそのス
レシホルド電圧Vthが−0.3［Ｖ］付近となるように設定
されているため、後述するように、ドレイン・ソース電
流Idsは周囲温度変化に大きく依存するようになってい
る。なお、FET1およびFET3によって構成される直列回路
はソースフォロア回路を構成し、FET2はFET3と共にソー
スフォロア回路を構成してFET3のドレイン電圧を設定し
ている。

第２図はダイオードＤの電圧・電流特性を表すグラフ
であり、横軸は順方向電圧V,縦軸は順方向電流Ｉを表し
ている。

同図において、実線で示される曲線１は周囲温度が室
温状態の時における特性、破線で示される曲線２は周囲
温度が室温からある程度上昇した時における特性を表
す。同図から理解されるように、室温状態で電流Iaをダ
イオードＤに順方向に通電するとこの端子間に現れる電
圧はVaになるが、ダイオードＤの置かれる周囲温度が上
昇すると、同じ電流Iaを順方向に通電しても、端子間に
現れる電圧はVbに低下する。

従って、第１図に示される回路におけるダイオードＤ
は、負電源Vssによってほぼ一定の順方向電流が流され
るため、このカソード電位は周囲温度が上昇すると伴に
高くなり、周囲温度変化に対して正特性を有する。

第３図は一般的なMESFETのゲート・ソース間電圧Vgs
（横軸）とドレイン・ソース電流Ids（縦軸）との関係
を表すグラフである。

同図において、実線で示される曲線３は周囲温度が室
温状態の時の特性、破線で示される曲線４は周囲温度が
室温からある程度上昇した時の特性を表す。同図から理
解されるように、MESFETのドレイン・ソース電流Ids
は、ゲート・ソース間電圧Vgsがスレシホルド電圧Vth以
上のときに流れ、電圧Vgsの増加と伴に増す。また、周
囲温度の変化に対する電流Idsの変動は、電圧Vgsが（電
圧Vth＋0.2〜0.4）［Ｖ］付近で最も大きく、温度上昇
に伴い電流Idsは増加し、また、電圧Vgsが（電圧Vth＋
0.8〜1.0）［Ｖ］付近ではほとんど変化しない。例え
ば、電圧Vthが図示のように約−0.3［Ｖ］のMESFETの場
合、電圧Vgsが０［Ｖ］付近において電流Idsの変動が最
も大きく、また、電圧Vgsが0.5［Ｖ］付近ではほとんど
影響しない特性となる。

このため、第１図に示されるようにゲートとソースと
が短絡されて結線されたFET3は、電圧Vgsが０［Ｖ］に
なり、電圧Vthが−0.3［Ｖ］付近であるため、周囲温度
変化の影響を大きく受ける状態になっている。

また、FET1の構造は、そのゲート幅がFET3のゲート幅
よりも1/2〜1/10倍になるように、例えばFET3のゲート
幅が40μｍのときにはFET1のゲート幅は10μｍになるよ
うに設定されている。さらに、FET1にはFET3と同じ値の
ドレイン・ソース電流Idsが流れ、かつ、FET3の電圧Vgs
は０［Ｖ］に設定されているため、FET1の電圧Vgsは第
３図に示されるように温度変化の影響の少ない0.3〜0.5
［Ｖ］付近になる。

また、抵抗R4および抵抗R5の各抵抗値は、FET3のドレ
イン・ソース間電圧VdsがFET1のドレイン・ソース間電
圧Vdsにほぼ等しくなるように設定される。つまり、抵
抗R4および抵抗R5の接続点に現れる電圧からFET2のゲー
ト・ソース間電圧Vgsの電圧降下を引いた電圧がFET3の
ドレインでの電位になり、このドレイン電位を調整する
ことにより各FET1およびFET3の電圧Vdsが等しく設定さ
れる。

このような構成において、ダイオードＤの端子間には
順方向電圧Ｖが印加され、抵抗R4およびR5を介して順方
向電流Ｉが負電源Vssに流れ込む。また、ダイオードＤ
のカソード電位はFET1のゲートを介してこのソースに伝
えられ、ダイオードＤのPN接合間に発生する安定した電
圧が出力端子OUTに出力される。

周囲温度が上昇すると、上述したようにダイオードＤ
のカソード電位は上昇する（アノード・カソード間電圧
が低下する）が、FET1,FET2およびFET3から構成される
ソースフォロアの以下のような負特性を有する作用によ
り、このカソード電位の上昇は抑制されて、安定した電
圧が出力される。

すなわち、周囲温度の上昇は周囲温度変化の影響を受
けやすいFET3によって検出され、この温度上昇に応じて
FET3のドレイン・ソース電流Idsは増加する。すなわ
ち、FET1およびFET2のドレイン・ソース電流Idsが増加
する。このため、FET1のゲート・ソース間電圧Vgsは、
電流Idsの増加に応じた分だけ増大し、FET1のソース電
位は周囲温度の上昇と共に低下する負特性を有する。従
って、ダイオードＤのカソード電位の上昇はFET1のソー
ス電位の低下によって補われ、出力端子OUTから出力さ
れる電圧は周囲温度変化にかかわらずに常に一定に保さ
れる。

また、負電源Vssの供給する電圧が変動しても、ダイ
オードＤの端子間に発生する電圧には影響を与えないた
め、また、ソースフォロアの動作は電源電圧変動にほと
んど影響を受けないため、出力端子OUTに出力される電
圧は常に一定に保たれる。従って、上記実施例による定
電圧回路は周囲温度変化および電源電圧変動の影響を受
けないものとなる。

また、前述したように、各FET1およびFET3のドレイン
・ソース間電圧Vdsは等しくなっているため、出力端子O
UTに出力される電圧は周囲温度変化に対してより安定化
されて出力される。これは以下のように理解される。

例えば、第１図においてFET2がなくFET3のドレイン電
位が抵抗R4および抵抗R5によって調整されない回路を第
４図に示されるように仮定すると、この回路における各
FET1およびFET3のドレイン・ソース間電圧Vdsは異な
り、以下のように出力端子OUTに得られる電圧の安定度
は低くなる。

一般的に、MESFETのドレイン・ソース間電圧Vdsとド
レイン・ソース電流Idsとの関係は模式的に第５図に示
される特性を示すものとなる。同図の横軸は電圧Vds,縦
軸は電流Idsを表し、実線で示される曲線５は周囲温度
が室温時における特性、破線で示される曲線６は周囲温
度が室温からある程度上昇した時の特性を表す。同図か
ら理解されるように、MESFETに印加される電圧Vdsに応
じて電流Idsの周囲温度変化に対する特性は異なり、第
４図に示される回路におけるFET1に印加されるドレイン
・ソース間電圧Vds1はFET3に印加されるドレイン・ソー
ス間電圧Vds3よりも小さくなり、これら各電圧Vds1,Vds
3に応じてドレイン・ソース電流Idsの周囲温度に対する
変化幅ΔIds1,ΔIds3は異なる。

従って、第４図に示される回路において出力端子OUT
に得られる電圧は次のように周囲温度変化によって若干
変化する。すなわち、FET1およびFET3の電流Idsの周囲
温度変化に対する各特性が異なると、FET3に検出された
実際の温度変化と、このFET3の電流Idsの変化によりFET
1に伝えられる温度変化とは若干異なり、温度変化に対
する補償がより正確に行われなくなる。

しかし、第１図に示される回路構成の本実施例にあっ
ては、上述したように、FET1およびFET3に印加される各
ドレイン・ソース間電圧Vdsはほぼ等しくなっているた
め、ダイオードＤのカソード電位の変動は正確に補償さ
れ、出力電圧は周囲温度変化に対して安定化したものと
なる。

また、一般的に、FETの種々の特性はある特定のドレ
イン・ソース間電圧ごとに測定されていることが多いこ
と等から、FET1およびFET3に印加される各ドレイン・ソ
ース間電圧Vdsが等しく設定されると、回路設定時にお
ける種々な回路動作のシェミレーションを容易に行うこ
とが可能となり、回路設計がしやすくなる。

以上説明した本実施例による定電圧回路を用いること
により、ガリウム・砒素GaAsを材料とするMESFETにおい
ても、シリコンSiを材料とする素子によって構成される
ECL（エミッタ・カップルド・ロジック）に使用される
電圧と同じ値の定電圧を容易に供給することが出来る。
つまり、シリコンSi等によるECLにおいては、−5.2
［Ｖ］±10％の負電源Vssから、−1.29［Ｖ］の安定し
たスレシホルドレベル電圧を出力端子OUTに得ていた
が、上記実施例によればガリウム・砒素GaAsによるICに
おいても同じ値の電圧を安定して供給することが出来
る。

また、この場合のFET3に印加されるドレイン・ソース
間電圧は、FET2および抵抗R4並びに抵抗R5によって容易
にFET1と同じ値のドレイン・ソース間電圧1.29［Ｖ］に
設定することが出来る。上記実施例のような回路構成を
とらない第４図に示される回路においては、FET1には1.
29［Ｖ］の電圧Vgsが印加されるの対し、FET3には5.2−
1.29≒3.9［Ｖ］の電圧Vgsが印加されることとなり、各
FETの周囲温度変化に対する電流Idsの変動は大きく異な
り、この結果、ダイオードＤのカソード電位の周囲温度
変化に対する補償は正確に行われなくなる。

なお、上記実施例においてはFET3のゲート・ソースを
短絡してゲート・ソース間電圧Vgsを０［Ｖ］に設定し
たが、これはFETのスレシホルド電圧が−0.3［Ｖ］であ
り、周囲温度変化の影響を受けるのがこの０［Ｖ］付近
が最も大きいからである。従って、使用するFETのスレ
シホルド電圧に応じてFET3のゲート・ソース間電圧Vgs
を適宜変える必要がある。

第６図は本発明の第２の実施例を表す回路図であり、
第１図と同一部分については同符号を用いてその説明は
省略する。

同図は、第１の実施例におけるダイオードＤの替わり
に２個のダイオードD5,D6を接地〜抵抗R4間に接続し、
ダイオードD6と抵抗R4との接続点にFET1のゲートを接続
したものである。また、FET1〜FET3によって構成される
ソースフォロアを２段設け、１段目のソースフォロア１
のFET1およびFET2の各ソースと２段目のソースフォロア
２のFET1およびFET2の各ゲートとを接続し、２段目のソ
ースフォロア２のFET1のソースを出力端子OUTにするも
のである。

このような構成において、２個の各ダイオードD5,D6
には負電源Vssによって順方向電圧が印加され、各PN接
合間の安定した電圧の和電圧がダイオードD6のカソード
に現れる。この和電圧は各段のソースフォロア1,2を構
成するFET1のゲート・ソース間を伝わり、出力端子OUT
にはダイオード２個分の順方向電圧が安定化されて出力
される。

また、周囲温度が上昇すると、各ダイオードD5〜D6の
有するそれぞれの温度特性によって各ダイオードD5〜D6
の順方向電圧は低下し、ダイオードD6のカソードに現れ
る電位は大きく上昇する。この電位の上昇は第１図に示
された第１の実施例における１個のダイオードＤを使用
した場合の２倍に相当する。しかし、この周囲温度の変
化に基づく電位の上昇は２段のソースフォロア1,2によ
って次のように補償される。

つまり、１段目のソースフォロア１のFET3により周囲
温度の変化が検出され、このFET3のドレイン・ソース電
流Idsは増加し、これに直列に接続されたFET1の電流Ids
も増加する。これにより、FET1のゲート・ソース間電圧
Vgsは増大し、ダイオードD6のカソード電位はダイオー
ド１個分の順方向電圧の低下分だけ補償され、ソースフ
ォロア１の出力であるFET1のソースに出力される。ダイ
オード１個分だけ補償された電位はさらに、ソースフォ
ロア２に入力され、このソースフォロア２の周囲温度変
化に基づくFET3のドレイン・ソース電流Idsの増加によ
り、１段目のソースフォロア１と同様にしてこの２段目
のFET1のゲート・ソース間電圧Vgsは増大する。そし
て、ダイオードD6のカソード電位はさらにダイオード１
個分の電圧低下が補償される。

この結果、ダイオードD6のカソードに現れた各ダイオ
ードD5,D6の周囲温度変化による電位の上昇は、２段の
ソースフォロア1,2によって補償され、出力端子OUTに現
れる電圧は周囲温度変化に影響を受けないものとなり、
常に一定の電圧が得られることとなる。

また、この第３の実施例による定電圧回路も電源電
圧、つまり、負電源Vssの変動の影響は受けない。これ
は、各ダイオードD5,D6の端子間に生じる順方向電圧は
この負電源Vssの電圧変動の影響を受けないからであ
る。

また、この上記実施例においても、各段のソースフォ
ロア1,2の電流源となるFET3の各ドレイン・ソース間電
圧Vdsは、各段のFET1の各ドレイン・ソース間電圧Vdsと
等しくなるように設定されている。つまり、抵抗R4,R5
によって適当な抵抗分割された負電源Vssの電圧が、各
段のFET2のゲート・ソースを伝わり、各FET3のドレイン
電位が各FET1の電圧Vdsと等しくなるように電圧が印加
されるものである。このため、本実施例においても、各
段のFET1およびFET3のドレイン・ソース電流Idsの周囲
温度変化に対する特性は近似し、出力端子OUTに得られ
る電圧は周囲温度変化に対してより影響を受けないもの
となる。

なお、上記実施例において、２個のダイオードD5,D6
の温度変化を２段のソースフォロア1,2を用いて補償す
るようにしたが、各ソースフォロア1,2を構成する各FET
1,3のゲート構造を変えることにより、ソースフォロア
の構成段数を変えることが出来、このソースフォロアの
構成段数は任意に選択することが出来る。また、各ソー
スフォロワ1,2のFETのゲート幅の各比率は異なっても良
く、上記実施例と同様な効果を奏する。また、ダイオー
ドの接続個数も任意に選択出来る。

第７図は本発明の第３の実施例を現す回路図であり、
第６図と同一部分については同符号を用いてその説明は
省略する。

同図は、第６図に示される第２の実施例の回路接続と
ほぼ同じであり、相違は、各段のソースフォロア1,2のF
ET2のゲートどうしが相互に接続されている点である。
また、回路動作も第２の実施例とほぼ同様であり、相違
は、抵抗R4,R5によって抵抗分割された負電源Vssの電圧
が各段のソースフォロア1,2の各FET2のゲートに直接伝
えられる点である。この相違により、本実施例により各
FET3のドレインに伝えられる電位は各ソースフォロア1,
2共に等しくすることが出来るが、第６図に示される第
２の実施例においては、各ソースフォロア1,2における
各FET3のドレイン電位はFET2のゲート・ソース間電圧Vg
s分だけ異なる。このため、第６図に示される第２の実
施例においては各段のFET2のゲート構造を工夫する必要
がある。

〔発明の効果〕

以上説明したように本発明は、基準電位と電源との間
にダイオードと抵抗とを直列に接続し、温度変化の影響
の少ない第１のFETと温度変化の影響の大きい第３のFET
とを直列に接続してソースフォロアを構成し、ダイオー
ドのカソード電位を第１のFETのゲートを介してこのソ
ースに出力するように構成したことにより、ダイオード
の順方向電圧の周囲温度変化による変動は、第３のFET
のドレイン・ソース電流が周囲温度変化により変動して
第１の電界効果トランジスタのゲート・ソース間電圧が
変動することにより補償される。また、電源電圧の変動
はダイオードＤの端子間電圧およびソースフォロアの動
作にほとんど影響を与えない。

このため、電源電圧変動および周囲温度変化に影響を
受けない、常に安定した供給電圧を出力する定電圧回路
を提供することが出来るという効果を有する。

また、電源電圧を抵抗分割し、この電圧を第２のFET
を介して第３のFETのドレインに印加し、第３のFETのド
レイン・ソース間電圧を第１のFETのドレイン・ソース
間電圧と等しくするようにしたことにより、第１および
第３のFETのドレイン・ソース電流の周囲温度変化に対
する特性は近似し、出力される電圧は周囲温度変化に対
してより影響の少ないものとすることが出来るという効
果も有し、しかも、回路設計がしやすくなるという効果
も有する。

【図面の簡単な説明】

第１図は、本発明の第１の実施例を表す回路図、第２図
は、この実施例に用いられるダイオードＤの電圧Ｖ−電
流Ｉ特性を表すグラフ、第３図は、この実施例に用いら
れるMESFETのゲート・ソース間電圧Vgsとドレイン・ソ
ース電流Idsとの関係を表すグラフ、第４図は、第１の
実施例におけるFET2の効用を説明するための回路図、第
５図は、本実施例に用いられるMESFETのドレイン・ソー
ス間電圧Vdsとドレイン・ソース電流Idsとの関係を現す
グラフ、第６図は、本発明の第２の実施例を表す回路
図、第７図は、本発明の第３の実施例を表す回路図、第
８図（ａ），（ｂ）は、従来の構成を表す回路図であ
る。Ｄ……ダイオード、R4,R5……抵抗、FET1,FET2,FET3…
…第1,第2,第３のショットキーゲート型電界効果トラン
ジスタ、Vss……負電源、OUT……出力端子

Claims

(57)【特許請求の範囲】

【請求項１】アノードが基準電位に接続されたダイオー
ドと、このダイオードのカソードに一端が接続された第
１の抵抗と、この第１の抵抗に直列に接続され一端が前
記基準電圧よりも低い電圧を出力する電源に接続された
第２の抵抗と、ドレインが前記基準電位に接続されゲー
トが前記ダイオードのカソードに接続された第１の電界
効果トランジスタと、ドレインがこの第１の電界効果ト
ランジスタのソースに接続されゲートが前記第１の抵抗
および第２の抵抗の接続点に接続された第２の電界効果
トランジスタと、ドレインがこの第２の電界効果トラン
ジスタのソースに接続されソースが前記電源に接続され
た第３の電界効果トランジスタと、前記第３の電界効果
トランジスタのスレシホルト電圧値に対して0.2［Ｖ］
以上0.4［Ｖ］以下の範囲の電圧値だけ高い電圧値を前
記第３の電界効果トランジスタのゲート・ソース間に与
える電圧源と、を備え、前記第１の電界効果トランジスタのゲート幅とこの第３
の電界効果トランジスタのゲート幅との比率は前記第１
の電界効果トランジスタのドレイン・ソース電流が周囲
温度変化の影響を受けることが少ないゲート・ソース間
電圧が前記第１の電界効果トランジスタに得られるよう
に形成され、前記第１および第２の各抵抗の抵抗値は前記第３の電界
効果トランジスタのドレイン・ソース間電圧が前記第１
の電界効果トランジスタのドレイン・ソース間電圧と等
しくなるように設定され、前記ダイオードの端子間に発生する順方向電圧を安定化
して前記第１の電界効果トランジスタのソースに出力す
ることを特徴とする定電圧発生回路。