CN105378933B - 半导体装置 - Google Patents
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Abstract
半导体装置具有形成于主体区域内部并与主体区域电连接的第二导电型的背栅电极，进行从漏极区域向源极区域和从源极区域向漏极区域的双向的电流控制，背栅电极的薄膜电阻值小于主体区域的薄膜电阻值，源极区域和漏极区域以即使对源极区域和漏极区域之间施加最大动作电压时在源极区域和背栅电极之间也不产生击穿现象的间隔配置。
Description
技术领域
本发明涉及半导体装置。
背景技术
锂离子电池为了防止过度充电或过度放电，在电池包内除电池单元外，还具有防止其过度充电或过度放电的充放电保护装置。该充放电保护装置具有双向开关，需要进行双向的电流的开关控制，通常由两个功率MOSFET(Metal Oxide Semiconductor FieldEffect Transistor：金属氧化物半导体场效应晶体管)构成。
在使用两个功率MOSFET的充放电保护装置中，在第1条件时，相对于第1MOSFET的源极对栅极施加正电压将漏极和源极之间导通，将第2MOSFET作为二极管，由此使电流从第2MOSFET的源极流向第1MOSFET的源极。在第2条件时，相对于第2MOSFET的源极对栅极施加正电压将漏极和源极之间导通，将第1MOSFET作为二极管，由此使电流从第1MOSFET的源极流向第2MOSFET的源极。通过上述动作来控制双向的电流，但是在上述结构中使用两个功率MOSFET，因而不适合于移动电话等所要求的小型化。
作为其对策，例如在专利文献1的半导体装置中，在动作区域整面设置源极区域，在沟槽之间的源极区域下方设置第1背栅区域，在源极区域之外设置与第1背栅区域连接的第2背栅区域，在动作区域整面设置与源极区域接触的第1电极层，在第1电极层的外周设置与第2背栅区域接触的第2电极层。通过这样构成，能够对第1电极层和第2电极层单独施加电压，利用一个功率MOSFET进行双向的电流控制。
作为第1背栅电极的形成方法，在专利文献1中采用了离子注入，而例如在专利文献2中公开了由掺杂的多晶硅形成的方法。
现有技术文献
专利文献
专利文献1：日本特开2008－53378号公报
专利文献2：日本特开2002－270841号公报
发明内容
上述现有技术存在以下的问题。
在专利文献1公开的半导体装置中，在沟槽之间的源极区域下方设置第1背栅区域，源极区域和第1背栅区域邻接。因此，在相对于漏极对源极施加正电压的情况下，施加电压将被施加至源极区域和第1背栅区域，因而在较低电压时即产生耐压击穿。
在专利文献2公开的半导体装置中，源极区域和第1背栅区域导通。因此，在相对于漏极对源极施加正电压的情况下作为二极管进行动作，因而不能进行双向的电流控制。由于利用充放电保护装置进行双向的电流控制，因而需要双向的击穿耐压。
本发明的半导体装置采用以下的技术手段来解决上述的问题。
即，半导体装置具有：第一导电型的半导体基板，其成为漏极区域；漂移区域，形成于漏极区域之上；第二导电型的主体区域，形成于所述漂移区域的上部；第一导电型的源极区域，形成于所述主体区域的上部；沟槽，贯通所述源极区域和所述主体区域而到达所述漂移区域；绝缘膜，形成于所述沟槽的内壁；栅极电极，形成于所述绝缘膜的内侧；以及第二导电型的背栅电极，形成于所述主体区域的内部，而且与所述主体区域电连接，在对所述漏极区域施加第1电压、对所述源极区域和所述主体区域施加比所述第1电压低的电压即第2电压、而且对所述栅极电极和所述源极区域之间施加第1阈值以上的第3电压时，电流从所述漏极区域流向所述源极区域，在对所述源极区域施加所述第1电压、对所述漏极区域和所述主体区域施加所述第2电压、而且对所述栅极电极和所述漏极区域之间施加第2阈值以上的第4电压时，电流从所述源极区域流向所述漏极区域，所述背栅电极的薄膜电阻值小于所述主体区域的薄膜电阻值，所述源极区域和所述背栅电极离开如下间隔配置，该间隔是即使对所述源极区域和所述漏极区域之间施加最大动作电压时，在所述源极区域和所述背栅电极之间也不产生击穿现象的间隔。由此，能够提供具有良好的双向的击穿耐压的半导体装置。
本发明的半导体装置由于源极电极和背栅电极不邻接，因而能够用晶体管单体进行双向控制，提供导通电阻较低的MOSFET。
附图说明
图1是表示实施例1的半导体装置的结构的俯视图。
图2是沿图1中的II-II’线的剖面图。
图3是沿图1中的III-III’线的剖面图。
图4是沿图1中的IV-IV’线的剖面图。
图5(a)～图5(c)是表示实施例1的半导体装置的制造过程的剖面图。
图6(a)～图6(c)是表示实施例1的半导体装置的制造过程的剖面图。
图7(a)、图7(b)是表示实施例1的半导体装置的制造过程的剖面图。
图8是表示实施例2的半导体装置的结构的剖面图。
图9是表示实施例3的半导体装置的结构的俯视图。
图10是表示实施例4的半导体装置的结构的俯视图。
图11是沿图10中的XI-XI’线的剖面图。
图12是沿图10中的XII-XII’线的俯视图。
图13是表示实施例5的半导体装置的结构的俯视图。
图14是沿图13中的XIV-XIV’线的剖面图。
图15是沿图13中的XV-XV’线的剖面图。
具体实施方式
下面，参照附图说明本发明的半导体装置。其中，存在省略详细说明的情况。例如，存在省略已经广为公知的事项的详细说明和对实质上相同的结构的重复说明的情况。这是为了避免以下的说明不必要地冗长，便于本领域技术人员容易理解。
另外，附图及以下的说明是为了便于本领域技术人员充分理解本发明，不能理解为利用附图及以下的说明限定权利要求书记载的主题。
(实施例1)
下面，参照图1～图7说明实施例1的半导体装置。
在下面的实施方式中，利用N沟道型的纵型栅极半导体装置具体实施本发明。在该事例中，在本发明中所讲的第一导电型是指N型，第二导电型是指P型。另外，通过将元件内的各个杂质区域的导电型颠倒，以下的说明同样能够适用于P沟道型的纵型栅极半导体装置。
图1是表示本发明的纵型栅极半导体装置的一例的俯视图。图2是沿表示本发明的纵型栅极半导体装置的俯视图即图1中的II-II’线的剖面图。图3是沿表示本发明的纵型栅极半导体装置的俯视图即图1中的III-III’线的剖面图。图4是沿表示本发明的纵型栅极半导体装置的俯视图即图1中的IV-IV’线的剖面图。
如图1所示，本实施例的纵型栅极半导体装置在基板2上设有源极端子34、栅极端子36、背栅端子40、栅极电极22、和背栅电极12。在图1中，栅极电极22、背栅电极12是为了进行说明而示出的。
如图2所示，本实施例的纵型栅极半导体装置在基板2中作为N型漏极区域的半导体基板4上，具有由浓度比半导体基板4低的N型杂质区域构成的漂移区域6。在N型的漂移区域6上设有比N型的漂移区域6浅的、由浓度比N型的漂移区域6高的P型杂质区域构成的主体区域26。在P型的主体区域26上设有比主体区域26浅的、由浓度比主体区域26高的N型杂质区域构成的源极区域28。形成有从由漂移区域6、主体区域26、源极区域28构成的基板2的表面穿通主体区域26到达漂移区域6的第2沟槽18。在第2沟槽18的内部表面形成有栅极绝缘膜20，并埋设了由N型的掺杂多晶硅构成的栅极电极22，并被栅极盖(gate cap)氧化膜24覆盖。所述主体区域26与所述半导体基板4、所述源极区域28及所述栅极电极22电分离。
在主体区域26中形成有从由漂移区域6、主体区域26、源极区域28构成的基板2的表面到达主体区域26的第1沟槽10。在第1沟槽10的内部，在由P型的掺杂多晶硅构成的所述主体区域26形成的薄膜电阻值比主体区域26小的背栅电极12，被埋设在不与栅极区域28邻接的位置，并被背栅盖氧化膜14覆盖。第2沟槽18由第1沟槽10夹持。在基板2的表面形成有氧化硅膜30和层间绝缘膜32，在包括源极区域28和第1沟槽10和第2沟槽18的区域中形成接点(contact)，并与源极端子34连接。在基板2的背面形成有漏极端子38。
如图3所示，本实施例的纵型栅极半导体装置使被埋设在第2沟槽18中的由N型的掺杂多晶硅构成的栅极电极22一直形成到基板2的表面，在氧化硅膜30和层间绝缘膜32形成有接点，并与栅极端子36连接。
如图4所示，本实施例的纵型栅极半导体装置使被埋设在第1沟槽10中的由P型的掺杂多晶硅构成的背栅电极12一直形成到基板2的表面，在氧化硅膜30和层间绝缘膜32形成有接点，并与背栅端子40连接。
下面，说明本实施例的纵型栅极半导体装置的动作。
首先，相对于源极端子34对漏极端子38施加正电压(例如4V～16V)，相对于源极端子34对栅极端子36施加第1阈值(例如1V)以上的正电压，对背栅端子40施加与源极端子34相同的电压(例如0V)。于是，在与栅极电极22对置的栅极绝缘膜20的附近诱发电子，漂移区域6和源极区域28导通，纵型栅极半导体装置接通(ON)，电流从漏极端子38流向源极端子34。在相对于源极端子34对漏极端子38施加正电压，并对栅极端子36和背栅端子40施加与源极端子34相同的电压时，纵型栅极半导体装置关闭(OFF)，电流不流动。当在该状态下提高相对于源极端子34对漏极端子38施加的正电压时，漂移区域6和主体区域26逆向偏置，并在超过临界电场强度时产生耐压击穿。
然后，相对于漏极端子38对源极端子34施加正电压(例如4V～16V)，相对于漏极端子38对栅极端子36施加第2阈值(例如1V)以上的正电压，对背栅端子40施加与漏极端子38相同的电压(例如0V)。于是，在与栅极电极22对置的栅极绝缘膜20的附近诱发电子，源极区域28和漂移区域6导通，纵型栅极半导体装置接通，电流从源极端子34流向漏极端子38。在相对于漏极端子38对源极端子34施加正电压，并对栅极端子36和背栅端子40施加与漏极端子38相同的电压时，纵型栅极半导体装置关闭，电流不流动。当在该状态下提高相对于漏极端子38对源极端子34施加的正电压时，源极区域28和主体区域26逆向偏置，并在超过临界电场强度时产生耐压击穿。在本发明中，杂质浓度比主体区域26高的背栅电极12不与源极区域28邻接。并且，源极区域28和背栅电极12以即使对源极端子34和漏极端子38之间施加最大动作电压时在源极区域28和背栅电极12之间也不产生击穿现象的间隔来配置，因而能够提供具有良好的击穿耐压的半导体装置。
另外，对各端子施加的电压能够按照半导体装置的各个部位的尺寸及杂质的掺杂量等任意设定，不限于上述公开的情况。
图5～图7是顺序地示出具有上述构造的纵型栅极半导体装置的形成过程的工序剖面图。与图2一样，图5～图7是概略图，各部分的尺寸比并不表示实际的尺寸比。
如图5(a)所示，首先在N型的半导体基板4上，通过外延生长法形成浓度比N型的半导体基板4低的N型的漂移区域6。然后，在漂移区域6的表面通过热氧化法形成具有200～1000nm膜厚的氧化硅膜8。在氧化硅膜8上，利用光刻技术形成在通过以后的工序形成第1沟槽10的区域中具有开口的抗蚀剂图案，通过以抗蚀剂图案为掩膜的蚀刻，将用于形成第1沟槽10的区域上的氧化硅膜8去除。在去除抗蚀剂图案后，通过以被图案化的氧化硅膜8为掩膜的蚀刻，形成到达主体区域26的第1沟槽10。
然后，如图5(b)所示，对在所形成的第1沟槽10的内部表面形成的自然氧化膜进行蚀刻，将无掺杂多晶硅膜堆积在基板2的表面和第1沟槽10内，在整个面上离子注入约1.0×1016cm-2的硼离子，通过热处理使硼扩散到无掺杂多晶硅膜中。然后，形成覆盖背栅引出配线等的背栅多晶硅配线形成区域的抗蚀剂图案，通过对多晶硅膜的蚀刻，将氧化硅膜8上的多晶硅和第1沟槽10内的一部分多晶硅去除，形成背栅电极12。通过对该多晶硅的蚀刻，将背栅电极12的上表面蚀刻至不与在以后的工序中形成的源极区域28邻接的位置。
另外，在本发明中，在第1沟槽10内的填埋中堆积无掺杂多晶硅，但也能够堆积P型的掺杂多晶硅。另外，在本发明中特别说明了对在第1沟槽10的内部表面形成的自然氧化膜进行蚀刻的示例，但也可以采用其它手段。例如，也可以通过热氧化等在第1沟槽10的内部表面形成氧化膜，通过各向异性蚀刻将在第1沟槽10的底部表面形成的氧化膜去除，使第1沟槽10的侧面形成的氧化膜残留，由此延长背栅电极12。在这种情况下，源极区域28和背栅电极12通过氧化膜被绝缘，因而能够具有良好的击穿耐压，并且背栅电极12的截面积增大，能够降低背栅电极12的电阻。因此，能够使主体区域的电位稳定，实现低接通电阻化、雪崩耐量的提高及快速动作。
然后，如图5(c)所示，利用CVD(Chemical Vapor Deposition：化学气相沉积)技术在基板2的表面和背栅电极12上形成背栅盖氧化膜14，利用回蚀技术使基板2的表面变平坦。
然后，如图6(a)所示，在基板2的表面形成具有50～500nm膜厚的氧化硅膜16。在氧化硅膜16上，利用光刻技术形成在通过以后的工序形成第2沟槽18的区域中具有开口的抗蚀剂图案，通过以抗蚀剂图案为掩膜的蚀刻，将用于形成第2沟槽18的区域上的氧化硅膜16去除。在去除抗蚀剂图案后，通过以被图案化的氧化硅膜16为掩膜的干式蚀刻，形成第2沟槽18。
然后，如图6(b)所示，在第2沟槽18的内部表面形成具有8～100nm膜厚的栅极绝缘膜20。然后，在基板2和第2沟槽18的内部堆积200～800nm的具有导电性的N型多晶硅膜，形成覆盖栅极引出配线等的栅极多晶硅配线形成区域的抗蚀剂图案。然后，通过以该抗蚀剂图案为掩膜的多晶硅膜的蚀刻，将氧化硅膜16上的多晶硅膜去除，形成栅极电极22。然后，利用CVD技术，在基板2的表面和栅极电极22上形成栅极盖氧化膜24。
然后，如图6(c)所示，在对氧化膜进行蚀刻后形成覆盖主体区域26以外的区域的抗蚀剂图案，注入硼离子形成主体区域26。然后，形成覆盖源极区域28以外的区域的抗蚀剂图案，注入磷离子形成源极区域28。然后，利用CVD法形成氧化硅膜30和层间绝缘膜32。
然后，如图7(a)所示，在氧化硅膜30和层间绝缘膜32上形成抗蚀剂图案，该抗蚀剂图案在用于形成源极端子34和栅极端子36和背栅端子40的接点的区域具有开口，通过蚀刻形成源极和栅极和背栅的接点。然后，形成电连接的导电膜，在用于形成源极端子34和栅极端子36和背栅端子40的区域中形成抗蚀剂图案，通过蚀刻形成源极端子34和栅极端子36和背栅端子40。
然后，如图7(b)所示，研磨基板2的背面，形成电连接的导电膜，形成漏极端子38。
本发明的纵型栅极半导体装置通过离开源极区域28而形成背栅电极12，从而能够提供具有良好的双向的击穿耐压的半导体装置。并且，通过利用P型的掺杂多晶硅形成背栅电极12，与通过杂质扩散来形成时相比，能够降低背栅电极12的薄膜电阻，因而能够使主体区域的电位稳定，实现低接通电阻化、雪崩耐量的提高及快速动作。
(实施例2)
图8是表示本发明的纵型栅极半导体装置的实施例2的剖面图。
如图8所示，在本实施例的纵型栅极半导体装置中，第1沟槽10和背栅电极12到达漂移区域6。并且，背栅电极12跨越主体区域26和漂移区域6而设置。
制造方法与实施例1相同，通过各工序的时间调整而形成。
如上所述，本发明的纵型栅极半导体装置中，第1沟槽10和背栅电极12到达漂移区域6，因而背栅电极12的截面积增大，进一步降低背栅电极12的电阻。因此，能够进一步实现低接通电阻化、雪崩耐量的提高及快速动作。
(实施例3)
图9是表示本发明的纵型栅极半导体装置的实施例3的俯视图。
如图9所示，本实施例的纵型栅极半导体装置在基板2上设有源极端子34、栅极端子36、背栅端子40、栅极电极22、背栅电极12。在图9中，栅极电极22、背栅电极12是为了进行说明而示出的。
背栅电极12通过接点与背栅端子40连接，在对背栅端子40施加电压时，背栅电极12从该接点位置即近端部朝向远端部依次被电压驱动。此时的电压驱动距离成为从近端部到远端部的距离。并且，如图9的栅极电极22那样，当栅极电极22在多个部位与栅极端子36接触连接的情况下，从所有接触部位同时地从近端部朝向远端部依次进行电压驱动。此时，远端部位于相邻的接点之间的中点的位置，电压驱动距离是相邻的接点间距离的一半。
如图9所示，在本实施例的纵型栅极半导体装置中，背栅电极12的电压驱动距离比栅极电极22的电压驱动距离短，相比栅极电极22能够快速驱动背栅电极12，能够使主体区域26的电位稳定，因而能够实现低接通电阻化、雪崩耐量的提高及快速动作。
(实施例4)
图10是表示本发明的纵型栅极半导体装置的实施例4的俯视图。图11是沿表示本发明的一实施方式的纵型栅极半导体装置的实施例4的图即图10中的XI-XI’线的剖面图。图12是沿表示本发明的一实施方式的纵型栅极半导体装置的实施例4的图即图11中的XII-XII’线的俯视图。
如图10所示，本实施例的纵型栅极半导体装置在基板2上设有源极端子34、栅极端子36、背栅端子40、栅极电极22、背栅电极12。在图10中，栅极电极22、背栅电极12是为了进行说明而示出的。
如图10～图12所示，本实施例的纵型栅极半导体装置的栅极电极22和背栅电极12的配置，与第1实施例所示的本实施例的纵型栅极半导体装置不同。在本实施例的纵型栅极半导体装置中，栅极电极22被背栅电极12包围。利用该背栅电极12使栅极电极22周边的主体区域26的电位更加稳定，能够实现雪崩耐量的提高及快速动作。
(实施例5)
图13是表示本发明的纵型栅极半导体装置的实施例5的俯视图。图14是沿表示本发明的一实施方式的纵型栅极半导体装置的实施例5的图即图13中的XIV-XIV’线的剖面图。图15是沿表示本发明的一实施方式的纵型栅极半导体装置的实施例5的图即图13中的XV-XV’线的剖面图。
如图13所示，本实施例的纵型栅极半导体装置在基板2上设有源极端子34、栅极端子36、背栅端子40、栅极电极22、P+背栅电极42。在图13中，栅极电极22、P+背栅电极42是为了进行说明而示出的。
如图14所示，在本实施例的纵型栅极半导体装置中，设置由P型杂质区域构成的P+背栅电极42。
如图15所示，在本实施例的纵型栅极半导体装置中，设置由P型杂质区域构成的背栅接点电极44，以便使P+背栅电极42和背栅端子40导通。
P+背栅电极42是在形成第1沟槽后注入硼离子并通过热扩散而形成的。背栅接点电极44是在形成第1沟槽前，形成在通过以后的工序形成有背栅接点电极44的区域中具有开口的抗蚀剂图案，并以抗蚀剂图案为掩膜注入硼离子并且通过热扩散而形成的。
利用该P+背栅电极42使栅极电极22周边的主体区域26的电位变稳定，能够实现雪崩耐量的提高及快速动作。
如上所述，作为在本申请中公开的技术的示例说明了实施例1～5。但是，本发明的技术不限于此，也能够适用于适当进行了变更、置换、附加、省略等得到的方式。
如上所述，作为本发明的技术的示例说明了实施方式及变形例。为此，提供附图及详细的说明。
因此，在附图及详细说明中所记载的构成要素中，不仅包括解决课题所必须的构成要素，而且也包括用于示例上述技术的、而非解决课题所必须的构成要素。因此，不能因为这些非必须的构成要素被记载于附图及详细说明中，而将这些非必须的构成要素认定是必须的。
另外，上述的实施方式是用于示例本发明的技术的方式，能够在权利要求书或者其均等的范围内进行各种变更、置换、附加、省略等。
产业上的可利用性
本发明的半导体装置能够用于半导体装置，特别用于双向开关的半导体装置。
标号说明
2基板；4半导体基板；6漂移区域；8氧化硅膜；10第1沟槽；12背栅电极；14背栅盖氧化膜；16氧化硅膜；18第2沟槽；20栅极绝缘膜；22栅极电极；24栅极盖氧化膜；26主体区域；28源极区域；30氧化硅膜；32层间绝缘膜；34源极端子；36栅极端子；38漏极端子；40背栅端子；42P+背栅电极；44背栅接点电极。
Claims (7)
1.一种半导体装置，其特征在于，具有：
第一导电型的半导体基板，其成为漏极区域；
漂移区域，形成于漏极区域之上；
第二导电型的主体区域，形成于所述漂移区域的上部；
第一导电型的源极区域，形成于所述主体区域的上部；
沟槽，贯通所述源极区域和所述主体区域而到达所述漂移区域；
绝缘膜，形成于所述沟槽的内壁；
栅极电极，形成于所述绝缘膜的内侧；以及
第二导电型的背栅电极，形成于所述主体区域的内部，而且与所述主体区域电连接，
在对所述漏极区域施加第1电压、对所述源极区域和所述主体区域施加比所述第1电压低的电压即第2电压、而且对所述栅极电极和所述源极区域之间施加第1阈值以上的第3电压时，电流从所述漏极区域流向所述源极区域，
在对所述源极区域施加所述第1电压、对所述漏极区域和所述主体区域施加所述第2电压、而且对所述栅极电极和所述漏极区域之间施加第2阈值以上的第4电压时，电流从所述源极区域流向所述漏极区域，
所述背栅电极的薄膜电阻值小于所述主体区域的薄膜电阻值，
所述源极区域和所述背栅电极以如下间隔配置，该间隔是即使对所述源极区域和所述漏极区域之间施加最大动作电压时，在所述源极区域和所述背栅电极之间也不产生击穿现象的间隔。
2.根据权利要求1所述的半导体装置，其特征在于，
在所述背栅电极和所述源极区域之间形成有绝缘膜。
3.根据权利要求1或2所述的半导体装置，其特征在于，
所述背栅电极由多晶硅构成。
4.根据权利要求1或2所述的半导体装置，其特征在于，
所述背栅电极由扩散层构成。
5.根据权利要求1或2所述的半导体装置，其特征在于，
所述背栅电极通过第1接点与背栅端子连接，
所述栅极电极通过第2接点与栅极端子连接，
在对所述背栅端子施加电压时从所述第1接点进行电压驱动的所述背栅电极的电压驱动距离，小于在对所述栅极端子施加电压时从所述第2接点进行电压驱动的所述栅极电极的电压驱动距离。
6.根据权利要求1或2所述的半导体装置，其特征在于，
在俯视观察时，所述栅极电极被所述背栅电极包围。
7.根据权利要求1或2所述的半导体装置，其特征在于，
所述背栅电极跨越所述主体区域和所述漂移区域而设置。
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