KR20080103539A - 자기-바이어스 전극을 포함하는 수평형 전력 디바이스 - Google Patents

자기-바이어스 전극을 포함하는 수평형 전력 디바이스 Download PDF

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KR20080103539A
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Abstract

전력 반도체 트랜지스터가 제1 도전성 타입의 드리프트 영역 및 상기 드리프트 영역 내의 제2 도전성 타입의 웰 영역을 포함하되, 상기 웰 영역과 상기 드리프트 영역은 그 사이에 pn 접합을 형성한다. 제1 도전성 타입의 고농도로 도핑된 제1 실리콘 영역이 상기 웰 영역 내에 존재하고, 고농도로 도핑된 제2 실리콘 영역이 상기 드리프트 영역 내에 존재한다. 상기 트랜지스터가 도전 상태에서 바이어스될 때 전류가 상기 드리프트 영역을 통해 고농도로 도핑된 제1 실리콘 영역과 제2 실리콘 영역 사이에서 측방향으로 흐르도록, 상기 고농도로 도핑된 제2 실리콘 영역은 상기 웰 영역으로부터 측방향으로 이격된다. 상기 드리프트 영역 내로 연장되는, 상기 전류의 흐름에 수직인 복수의 트랜치의 각각이, 상기 트랜치의 측벽의 적어도 일부를 덮는 유전체층 및 적어도 하나의 도전성 전극을 포함한다.
수평형 반도체 트랜지스터, 자기 바이어스, 평면형 게이트, 트랜치, 드리프트 영역.

Description

자기-바이어스 전극을 포함하는 수평형 전력 디바이스{LATERAL POWER DEVICES WITH SELF-BIASING ELECTRODES}
[관련 출원의 상호 참조]
본 출원은 2006년 2월 16일 자로 출원된 미국 임시특허출원 제60/774,900호를 우선권 주장의 기초로 하고, 상기 미국 임시특허출원의 개시 내용은 그 전체로서 참조에 의해 여하한 목적으로 본 명세서에 편입된다.
2002년 10월 3일자로 출원된 미국 특허출원 제10/269,126호 및 2004년 9월 26일자로 출원된 미국 특허출원 제10/951,259호 또한 그 전체로서 참조에 의해 여하한 목적으로 본 명세서에 편입된다.
본 발명은 전력 반도체 디바이스에 관한 것이고, 보다 구체적으로는, 자기-바이어스 전극(self-biasing electrode)이 통합된 수평형(lateral) 전력 디바이스에 관한 것이다.
도 1은 기존의 수평형 모스펫(lateral MOSFET) 100의 단면도를 도시한다. 저농도로 도핑된 N-타입 드리프트 영역 104가 고농도로 도핑된 N-타입 영역 102 위에서 연장된다. 측방향으로 연장되는 N-타입의 저농도로 도핑된 드레인(lightly doped drain; LDD) 영역에 의해 서로 분리된, P-타입 본체 영역 106과 고농도로 도핑된 N-타입 드레인 영역 114가 모두 드리프트 영역 104 내에 형성된다. 고농도로 도핑된 N-타입 소스 영역 110이 본체 영역 106 내에 형성되고, 고농도 본체 영역 108이 본체 영역 106 내에 형성된다. 게이트 118이 본체 영역 106의 표면 위에서 연장되고, 소스 영역 110 및 LDD 영역 112와 중첩한다. 게이트 118은 게이트 절연체 116에 의해 그 아래에 놓인 영역들로부터 절연된다. 게이트 118 바로 아래에 위치된 본체 영역 106의 부분이 모스펫 채널 영역 120을 형성한다.
동작 중에, 모스펫 100이 온 상태에서 바이어스될 때, 전류는 채널 영역 120과 LDD 영역 112를 통해 소스 영역 110으로부터 드레인 영역 114로 측방향으로 흐른다. 대부분의 기존 모스펫에서 그러한 것처럼, 수평형 모스펫 100의 성능 개선은, 더욱 높은 차단 기능 및 더욱 낮은 온-저항(on-resistance; Rdson)을 달성한다는 서로 경쟁적인 목적에 의해 제한된다. LDD 영역 112가 Rdson을 개선시키는 한편, 이러한 개선은 트랜지스터의 차단 기능에 의해 제한된다. 예를 들면, LDD 영역 112의 도핑 농도와 상기 LDD 영역 112가 연장될 수 있는 깊이는 모두 트랜지스터의 항복 전압에 의해 엄격하게 제한된다.
또한, 성능 개선에 대한 이러한 장애는, 수평형 IGBT, 수평형 pn 다이오드 및 수평형 쇼트키 다이오드(Schottky diode)와 같은 다른 타입의 수평형 전력 디바이스에도 존재한다. 따라서, 차단 기능, 온-저항뿐만 아니라, 다양한 타입의 수평 형 전력 디바이스의 다른 성능 파라미터들을 개선시킬 수 있는 기술이 요구된다.
본 발명의 일 실시예에 의하면, 전력 반도체 트랜지스터가 제1 도전성 타입의 드리프트 영역 및 상기 드리프트 영역 내의 제2 도전성 타입의 웰 영역을 포함하되, 상기 웰 영역과 상기 드리프트 영역은 그 사이에 pn 접합을 형성한다. 제1 도전성 타입의 고농도로 도핑된 제1 실리콘 영역이 상기 웰 영역 내에 존재하고, 고농도로 도핑된 제2 실리콘 영역이 상기 드리프트 영역 내에 존재한다. 상기 트랜지스터가 도전 상태에서 바이어스될 때 전류가 상기 드리프트 영역을 통해 고농도로 도핑된 제1 실리콘 영역과 제2 실리콘 영역 사이에서 측방향으로 흐르도록, 상기 고농도로 도핑된 제2 실리콘 영역은 상기 웰 영역으로부터 측방향으로 이격된다. 상기 드리프트 영역 내로 연장되고 상기 전류의 흐름에 수직인 복수의 트랜치의 각각이, 상기 트랜치의 측벽의 적어도 일부를 덮는 유전체층 및 적어도 하나의 도전성 전극을 포함한다.
본 발명의 다른 실시예에 의하면, 반도체 다이오드가 제1 도전성 타입의 드리프트 영역 및 상기 드리프트 영역 내의 제2 도전성 타입의 애노드(anode) 영역을 포함하되, 상기 애노드 영역과 상기 드리프트 영역은 그 사이에 pn 접합을 형성한다. 제1 도전성 타입의 고농도로 도핑된 제1 실리콘 영역이 상기 드리프트 영역 내에 존재하고, 상기 전력 반도체 다이오드가 도전 상태에서 바이어스될 때 전류가 상기 드리프트 영역을 통해 상기 애노드 영역과 상기 고농도로 도핑된 제1 실리콘 영역 사이에서 측방향으로 흐르도록, 상기 고농도로 도핑된 제1 실리콘 영역은 상기 애노드 영역으로부터 측방향으로 이격된다. 상기 드리프트 영역 내로 연장되고 상기 전류의 흐름에 수직인 복수의 트랜치의 각각이, 상기 트랜치의 측벽의 적어도 일부를 덮는 유전체층 및 적어도 하나의 도전성 전극을 포함한다.
본 발명의 다른 실시예에 의하면, 쇼트키 다이오드(schottky diode)가 제1 도전성 타입의 드리프트 영역 및 상기 드리프트 영역 내의 제1 도전성 타입의 저농도로 도핑된 실리콘 영역을 포함한다. 도전체층이 상기 저농도로 도핑된 실리콘 영역 위에서 연장되고 상기 저농도로 도핑된 실리콘 영역과 접촉하여, 상기 도전체층과 상기 저농도로 도핑된 실리콘 영역 사이에 쇼트키 접촉이 형성된다. 상기 드리프트 영역 내의 제1 도전성 타입의 고농도로 도핑된 실리콘 영역이, 상기 쇼트키 다이오드가 도전 상태에서 바이어스될 때 전류가 상기 드리프트 영역을 통해 상기 저농도로 도핑된 실리콘 영역과 상기 고농도로 도핑된 실리콘 영역 사이에서 측방향으로 흐르도록, 상기 저농도로 도핑된 실리콘 영역으로부터 측방향으로 이격된다. 상기 드리프트 영역 내로 연장되고 상기 전류의 흐름에 수직인 복수의 트랜치의 각각이, 상기 트랜치의 측벽의 적어도 일부를 덮는 유전체층 및 적어도 하나의 도전성 전극을 포함한다.
본 발명의 또 다른 실시예에 의하면, 반도체 트랜지스터가 다음과 같이 형성된다. 웰 영역이 드리프트 영역 내에 형성되어, 상기 웰 영역과 상기 드리프트 영역 사이에 pn 접합이 형성된다. 상기 드리프트 영역은 제1 도전성 타입을 갖고, 상기 웰 영역은 제2 도전성 타입을 갖는다. 상기 웰 영역 내에 제1 도전성 타입의 고농도로 도핑된 제1 실리콘 영역이 형성된다. 상기 드리프트 영역 내에 고농도로 도핑된 제2 실리콘 영역이 형성된다. 상기 반도체 트랜지스터가 도전 상태에서 바이어스될 때 전류가 상기 드리프트 영역을 통해 고농도로 도핑된 제1 실리콘 영역과 제2 실리콘 영역 사이에서 측방향으로 흐르도록, 상기 고농도로 도핑된 제2 실리콘 영역은 상기 웰 영역으로부터 측방향으로 이격된다. 상기 드리프트 영역 내로 연장되고 상기 전류의 흐름에 수직인 복수의 트랜치가 형성된다. 상기 트랜치의 측벽의 적어도 일부를 덮는 유전체층이 형성된다. 각각의 트랜치 내에 적어도 하나의 도전성 전극이 형성된다.
본 발명의 다른 실시예에 의하면, 반도체 다이오드가 다음과 같이 형성된다. 애노드 영역이 드리프트 영역 내에 형성되어, 상기 애노드 영역과 상기 드리프트 영역 사이에 pn 접합이 형성된다. 상기 드리프트 영역은 제1 도전성 타입을 갖고, 상기 애노드 영역은 제2 도전성 타입을 갖는다. 상기 드리프트 영역 내에 제1 도전성 타입의 고농도로 도핑된 제1 실리콘 영역이 형성된다. 상기 전력 반도체 다이오드가 도전 상태에서 바이어스될 때 전류가 상기 드리프트 영역을 통해 상기 애노드 영역과 상기 고농도로 도핑된 제1 실리콘 영역 사이에서 측방향으로 흐르도록, 상기 고농도로 도핑된 제1 실리콘 영역은 상기 애노드 영역으로부터 측방향으로 이격된다.
본 발명의 다른 실시예에 의하면, 쇼트키 다이오드가 다음과 같이 형성된다. 제1 도전성 타입의 드리프트 영역 내에 제1 도전성 타입의 저농도로 도핑된 실리콘 영역이 형성된다. 상기 저농도로 도핑된 실리콘 영역 위에서 연장되고 상기 저농도로 도핑된 실리콘 영역과 접촉하는 도전체층이 형성되어, 상기 도전체층과 상기 저농도로 도핑된 실리콘 영역 사이에 쇼트키 접촉이 형성된다. 상기 드리프트 영역 내에 제1 도전성 타입의 고농도로 도핑된 실리콘 영역이 형성된다. 상기 쇼트키 다이오드가 도전 상태에서 바이어스될 때 전류가 상기 드리프트 영역을 통해 상기 저농도로 도핑된 실리콘 영역과 상기 고농도로 도핑된 실리콘 영역 사이에서 측방향으로 흐르도록, 상기 고농도로 도핑된 실리콘 영역은 상기 저농도로 도핑된 실리콘 영역으로부터 측방향으로 이격된다. 상기 드리프트 영역 내로 연장되고 상기 전류의 흐름에 수직인 복수의 트랜치가 형성된다. 상기 트랜치 측벽의 적어도 일부를 덮는 유전체층이 형성된다. 각각의 트랜치 내에 적어도 하나의 도전성 전극이 형성된다.
도 1은 기존의 수평형 모스펫 100의 단순화된 단면도를 도시한다.
도 2 및 3은, 본 발명의 예시적인 실시예에 의한, 서로 다른 두 개의 자기-바이어스 전극 구조가 통합된 수평형 모스펫 구조의 단순화된 단면도를 도시한다.
도 4 및 5는, 도 1의 기존의 모스펫과 도 3에 도시된 예시적인 모스펫 실시예에 대한 드리프트 영역에서의 전계 분포를 각각 도시하는 시뮬레이션 결과이다.
도 6 내지 16은, 본 발명의 다른 예시적인 실시예에 의한, 자기-바이어스 전극 구조가 통합된 다양한 수평형 전력 디바이스 구조의 단순화된 등각투상도(isometric view)를 도시한다.
도 17A 내지 17C는, 본 발명의 실시예들에 의한, 상기 자기-바이어스 전극의 세 가지의 예시적 구조의 평면도를 도시한다.
본 발명에 의하면, 자기-바이어스(self-biasing) 전극이 다양한 수평형 전력 디바이스들에 통합되어, 이러한 디바이스들의 차단층(blocking layer) 내의 전계 분포가 동일한 차단층 도핑 농도에 대해 디바이스의 차단 기능을 개선시키도록 변경된다. 또는, 상기 자기-바이어스 전극은 동일한 차단 기능에 대하여 상기 차단층 내에서 더욱 높은 도핑 농도를 이용할 수 있도록 하고, 이에 따라 디바이스 온 저항과 전력 소모가 개선된다.
도 2는, 본 발명의 예시적인 실시예에 의한, 자기-바이어스 전극을 포함하는 평면 게이트(planar-gate) 수평형 모스펫 200의 단순화된 단면도를 도시한다. 저농도로 도핑된 N-타입 드리프트 영역 204가 고농도로 도핑된 N-타입 반도체 영역 202 위에서 연장된다. 일 실시예에서, 드리프트 영역 204 및 그 아래에 놓인 고농도로 도핑된 반도체 영역 202 모두는 에피택시층이다. 다른 실시예에서, 드리프트 영역 204는 에피택시층이고, 고농도로 도핑된 반도체 영역 202는 N+ 기판이다. 또 다른 실시예에서, 고농도로 도핑된 영역 202 내로 도펀트를 주입 및 드라이브-인(drive in)함으로써 드리프트 영역 204가 형성되며, 상기 고농도로 도핑된 영역 202 자체는 에피택시층 또는 기판일 수 있다.
P-타입 본체 영역 206 및 고농도로 도핑된 N-타입 드레인 영역 214가 드리프 트 영역 204의 상부에 위치된다. 도시된 바와 같이, 본체 영역 206 및 드레인 영역 214는 서로 측방향으로 이격된다. 고농도로 도핑된 N-타입 소스 영역 210이 본체 영역 206의 상부에 위치되고, 고농도 본체 접촉 영역 208이 소스 영역 210에 인접한 본체 영역 206 내에 위치된다. 게이트 218이 본체 영역 206의 표면 위에서 연장되고, 소스 영역 210 및 드리프트 영역 204와 중첩한다. 게이트 218은 게이트 절연체 216에 의해 그 아래에 놓인 영역들로부터 절연된다. 게이트 218 바로 아래에 위치된 본체 영역 206의 부분은 모스펫 채널 영역 220을 형성한다. 소스 도전체(도시되지 않음)가 소스 영역 210 및 고농도 본체 영역 208과 전기적으로 접촉하고, 드레인 도전체(역시 도시되지 않음)가 드레인 영역 214와 전기적으로 접촉한다. 상기 소스 및 드레인 도전체는 금속으로 형성될 수 있다.
트랜치 222가 드리프트 영역 204 내에서 미리 정해진 깊이까지 연장된다. 절연층 226이 상부 측벽 부분 228을 제외한 상기 트랜치의 바닥 및 상기 트랜치의 측벽을 덮는다. 도시된 바와 같이, T-자형 도전성 전극 224가 각각의 트랜치 222를 채우고, 상기 트랜치의 상부 측벽 부분 228을 따라 드리프트 영역 204와 전기적으로 접촉한다. 일 실시예에서, 도전성 전극 224는 드리프트 영역 204와 반대의 도전성을 갖고, 따라서 드리프트 영역 204의 도전성은 N-타입, 도전성 전극 224는 P-타입이 된다. 다른 실시예에서, 도전성 전극 224는 고농도로 도핑된 P-타입 폴리실리콘, 도핑된 실리콘 및 금속 중 하나를 포함한다.
유전체층 226이 존재함으로써, 만약 그렇지 않으면 전하 균형을 보장하기 위해 요구될, 전극 224의 도핑이 신중하게 제어되어야 할 필요성이 제거된다는 점에 서 유리하다. 또한, 전극 224가 도핑된 실리콘을 포함하는 실시예에서는, 유전체층 226이 상기 도핑된 실리콘 내의 도펀트가 외부-확산(out-diffusing)되는 것을 막는다.
본 발명의 일 실시예에 의하면, 모스펫 200의 제조 방법은 다음과 같다. 기존의 기술을 이용하여, 게이트 유전체 216 및 게이트 전극 218이 드리프트 영역 204 위에 형성된다. 기존의 마스킹 및 주입/드라이브-인 기술을 이용하여, 본체 영역 206, 소스 영역 210, 드레인 영역 214 및 고농도 본체 영역 208이 드리프트 영역 204 내에 형성된다. 소스 영역 210 및 본체 영역 208은 게이트 전극 218의 에지(edge)에 자기-정렬(self-align)된다는 점에 유의한다. 도시되지 않은 다양한 금속층(예를 들면, 소스 및 드레인 금속층)과 유전체층이 공지된 기술을 이용하여 형성된다. 기존의 마스킹 및 실리콘 식각 기술을 이용하여, 트랜치 222가 드리프트 영역 204 내에 형성된다. 상기 트랜치의 측벽과 바닥을 덮기 위해 유전체층 226이 형성된다. 일 실시예에서, 유전체층 226은 100Å 내지 500Å 범위의 두께를 갖는다. 유전체층 226의 두께를 결정하는 일 요소는, 드리프트 영역 204의 도핑 농도이다. 드리프트 영역의 도핑 농도가 높을수록 더 얇은 유전체층 226이 이용될 수 있다.
트랜치 222가 폴리실리콘으로 채워지고 상기 폴리실리콘의 최상면이 인접한 메사 표면들과 동일 평면상에 존재하도록, 폴리실리콘의 층이 증착되고 에치-백(etch back)된다. 트랜치의 상부 측벽을 따라 위치된 유전체층 226의 부분이 노출되도록, 각각의 트랜치 내의 상기 폴리실리콘에 얕은 리세스가 형성된다. 상기 트랜치의 상부 측벽을 따라 위치된 드리프트 영역 204가 노출되도록, 상기 층 226의 노출된 부분이 제거된다. 각각의 트랜치의 상부를 채우기 위해 제2의 폴리실리콘 증착 및 에치-백이 수행되고, 이로써 각각의 트랜치 내의 폴리실리콘 전극을 상기 드리프트 영역에 전기적으로 단락시킨다.
상기 자기-바이어스 전극을 형성하는 처리 단계는, 제조 기술, 다양한 층에 이용되는 물질, 및 다른 공정과 설계의 제한에 따라, 공정의 다양한 단계에서 수행될 수 있다. 예를 들면, 전극 224가 폴리실리콘을 포함한다면, 폴리실리콘은 고온을 견딜 수 있으므로 상기 트랜치(trenched) 전극을 형성하는 단계는 공정의 초기에 수행될 수 있다. 그러나 전극 224가 금속을 포함한다면, 상기 트랜치 전극을 형성하는 단계는 고온 처리가 수행된 후 제조 공정의 후기에 수행될 필요가 있다.
도 3은, 본 발명의 다른 예시적인 실시예에 의한, 모스펫 300과 통합된 다른 자기-바이어스 전극 구조/기술을 도시한다. 도 3에서, 트랜치 322 내의 전극 324는, 모스펫 200에서와 같이 트랜치의 최상부가 아닌 트랜치 322의 바닥 영역 328을 따라서 드리프트 영역 304와 전기적 접촉을 형성한다. 모스펫 300을 형성하는 제조 공정은, 이하에 기재되어 있는 트랜치 전극 구조를 형성하는 것과 관련된 처리 단계들을 제외하고, 상기된 모스펫 200의 제조 공정과 유사하다.
기존의 마스킹 및 실리콘 식각 기술을 이용하여, 트랜치 322가 드리프트 영역 304 내에 형성된다. 트랜치 322는 고농도로 도핑된 영역 302 내에서 종단되도록 더 멀리 연장될 수 있지만, 드리프트 영역 304의 더 낮은 농도의 도핑이 전극 304의 자기-바이어스를 용이하게 하므로, 트랜치 322를 드리프트 영역 304 내에서 종단시키는 것이 더 유리하다. 이는 이하에 더 상세히 설명된다. 기존의 기술을 이용하여 트랜치의 측벽과 바닥을 덮는 유전체층 326이 형성된다. 유전체층 326의 방향성 식각(directional etch)에 의해 유전체층 326의 가로 방향 연장부만이 제거된다. 이로써, 드리프트 영역 304가 트랜치 322의 바닥 영역 328을 따라서 노출된다. 인-시튜(in-situ) 도핑된 폴리실리콘(P-타입)과 같은 도전성 전극이 형성되고, 상기 도전성 전극에 트랜치 322 내로 리세스가 형성된다. 트랜치 322를 밀봉(sealing off)하기 위해 다른 유전체층이 전극 324 위에 형성된다. 이로써, 전극 328은 트랜치 바닥 영역 328을 따라서 드리프트 영역 304와 전기적으로 접촉한다.
모스펫 200에서의 P-타입 전극 224와 N-타입 드리프트 영역 204 사이의 전기적 접속과, 모스펫 300에서의 P-타입 전극 324와 N-타입 드리프트 영역 304 사이의 전기적 접속은, 전극 224 및 324가 0(zero)보다 높은 전압으로 자기-바이어스되도록 한다. 일 실시예에서는, 모스펫 200 및 300 내의 모든 영역들의 도핑 극성이 반전되고, 이에 따라 P-채널 모스펫이 형성된다. 이러한 실시예에서, P-타입 드리프트 영역과 N-타입 트랜치 전극 사이의 전기적 접속은 상기 전극이 0보다 낮은 전압으로 자기-바이어스되도록 한다.
상기 자기-바이어스 전극은, 도 4 및 5의 시뮬레이션 결과에 의해 도시된 바와 같이, 상기 드리프트 영역 내의 전계를 변동시킨다. 도 4는, 도 1의 기존의 모스펫 100의 드리프트 영역 104 내의 전계 분포를 도시한다. 도시된 바로부터 알 수 있듯이, 상기 전계는, 본체 영역 106의 만곡부 부근에서 피크(peak)가 되고 드 레인 영역을 향해 점차 감소하여, 전계 곡선 아래에 삼각형의 구역을 형성한다. 도 5는 도 3의 모스펫 300의 드리프트 영역 304 내의 전계 분포를 도시한다. 도시된 바로부터 알 수 있듯이, 본체 영역 306의 만곡부에서의 피크 이외에, 두 개의 자기 바이어스 전극 324에 의해 두 개의 추가적인 피크가 유발된다. 그 결과 전계 곡선 아래의 면적이 증가하고, 이는 트랜지스터 항복 전압을 증가시킨다. 도 4 및 5에 나타난 바와 같이, 5×1015/cm3의 동일한 드리프트 영역 도핑 농도에 대해, 항복 전압이 종래 기술의 모스펫 100에 대한 75V로부터 모스펫 300에 대한 125V까지 향상된다. 이는 항복 전압에 있어서 66%의 향상에 해당한다.
도 6은, 본 발명의 일 실시예에 의한, 다양한 층들이 그 아래에 놓인 영역을 드러내기 위해 제거된 모스펫 600의 단순화된 등각투상도를 도시한다. 도 600은, 이하 기재된 몇 가지 특징을 제외하고는 모스펫 300과 유사하다. 도 6의 등각투상도는, 드리프트 영역 604 내의 자기-바이어스 전극에 대한 다수의 가능한 배치 패턴 중 하나를 도시한다. 도시된 바로부터 알 수 있듯이, 상기 자기-바이어스 전극은 갈지자(之) 형태(staggered configuration)로 배열되지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 많은 다른 구조를 구상할 수 있을 것이다. 일 실시예에서, 전극의 위치와 수는 드리프트 영역 604의 도핑 농도에 어느 정도 의존한다. 드리프트 영역 604의 도핑 농도가 높아질수록, 더 많은 전극이 상기 드리프트 영역 내에 배치될 수 있고, 이로써 더욱 높은 항복 전압이 얻어진다. 또한, 전극의 수는 디바이스의 전류 밀도 요건에 의해 제한될 수 있다.
다른 실시예에서, 기존의 모스펫 100의 LDD 영역 112와 유사한 LDD 영역이 모스펫 600에 통합된다. 그러한 LDD 영역은 상기 LDD 영역이 형성되는 드리프트 영역 604보다 높은 도핑 농도를 가질 것이며, 이로써, 만약 필요하다면, 더 많은 수의 자기-바이어스 전극이 상기 드리프트 영역에 포함될 수 있도록 한다. 상기 증가된 수의 자기 바이어스 전극과 함께 상기 LDD 영역은 디바이스 온-저항을 현저히 감소시키고 항복 전압을 증가시킨다.
또한, 도 6은, 소스 영역 610 및 고농도 본체 영역 608과 전기적으로 접촉하는 소스 도전체 632(예를 들면, 금속을 포함함) 및 드레인 영역 614와 전기적으로 접촉하는 드레인 도전체 634(예를 들면, 금속을 포함함)와 함께, 소스 도전체 632, 게이트 618 및 드레인 도전체 634를 서로 절연시키는 유전체층 630을 도시한다. 도시된 바와 같이, 트랜치 전극 624가 드리프트 영역 604의 상면에서 종단되어, 유전체층 630이 전극 624를 완전히 덮는다. 다른 실시예에서는, 모스펫 300의 전극 324와 유사하게 각각의 트랜치 내에서 전극 624에 리세스가 형성된다.
모스펫 600은 여러 가지 점에서 모스펫 300과 상이하다. 드리프트 영역 604는 도 3의 드리프트 영역 304보다 높은 농도로 도핑되고, 모스펫 300에서와 같이 더 높은 농도로 도핑된 실리콘 영역이 아닌 더 낮은 농도로 도핑된 실리콘 영역 602 위에서 연장된다. 드리프트 영역 604의 상기 더 높은 농도의 도핑은, 상기 드리프트 영역을 통한 도전 저항(conduction resistance)이 더욱 낮아지도록 하고, 이로써 온-저항이 더욱 낮아지도록 한다. 상기 자기-바이어스 전극에 의해 야기된 차단 기능의 향상에 의하여, 상기 드리프트 영역이 상기 더 높은 도핑 농도를 가질 수 있게 된다.
모스펫 600과 300 간의 또 다른 차이점은, 모스펫 600에 있어서는 트랜치 전극 624가 드리프트 영역 604를 관통하여 연장되고 더 낮은 농도로 도핑된 실리콘 영역 602 내에서 종단된다는 점이다. 이는, 전극 624가 드리프트 영역 604 대신 더 낮은 농도로 도핑된 실리콘 영역 602와 접촉하게 한다. 만약 전극 624가 더 높은 농도로 도핑된 실리콘 영역과 접촉한다면 상기 실리콘 영역의 전위에 도달하게 되지만, 당해 구성은 상기 전극 624가 더 낮은 농도로 도핑된 영역 602(상기 더 높은 농도로 도핑된 드리프트 영역 604과 대비됨)와 접촉함으로써 자기-바이어스할 수 있다는 점에서 유리하다.
도 7은 본 발명의 예시적인 실시예에 의한, 통합된 자기-바이어스 전극을 포함하는 수평형 절연 게이트 양극성 트랜지스터(insulated gate bipolar transistor; IGBT) 700의 단순화된 등각투상도를 도시한다. N-타입 드리프트 영역 704가 저농도로 도핑된 N-타입 영역 702 위에서 연장된다. 일 실시예에서, 드리프트 영역 704와 상기 저농도로 도핑된 영역 702 모두는 에피택시층이다. 다른 실시예에서, 드리프트 영역 704는 에피택시층이고, 저농도로 도핑된 영역 702는 N-기판이다. 또 다른 실시예에서, 드리프트 영역 704는 저농도로 도핑된 영역 702 내로 도펀트를 주입 및 드라이브-인(drive in)함으로써 형성되고, 상기 저농도로 도핑된 영역 702 자체는 에피택시층 또는 기판이 될 수 있다.
P-타입 본체 영역 706 및 고농도로 도핑된 P-타입 콜렉터 영역 714가 드리프트 영역 704의 상부에 위치된다. 도시된 바와 같이, 본체 영역 706 및 콜렉터 영 역 714는 서로 측방향으로 이격된다. 고농도로 도핑된 N-타입 이미터 영역 710이 본체 영역 706 내에 형성되고, 고농도 본체 접촉 영역 708이 본체 영역 706 내에 형성된다. 게이트 718(예를 들면, 폴리실리콘을 포함함)이 본체 영역 706의 표면 위에서 연장되고, 이미터 영역 710 및 드리프트 영역 704와 중첩한다. 게이트 718은 게이트 절연체 716에 의해 그 아래에 놓인 영역들로부터 절연된다. 게이트 718 바로 아래에 위치된 본체 영역 706의 부분은 IGBT 채널 영역 720을 형성한다. 이미터 도전체 732(예를 들면, 금속을 포함함)가 이미터 영역 710 및 고농도 본체 영역 708과 전기적으로 접촉하고, 콜렉터 도전체 734가 콜렉터 영역 714와 전기적으로 접촉한다. 유전체층 730이 이미터 도전체 732, 게이트 718 및 드레인 도전체 734를 서로 절연시킨다.
트랜치 722는 드리프트 영역 704를 통해 연장되고 실리콘 영역 702 내에서 종단된다. 절연층 726이 상기 트랜치의 측벽을 덮지만, 상기 트랜치의 바닥은 덮지 않는다. 도전성 전극 724가 각각의 트랜치 722를 채우고 트랜치의 바닥 영역 728을 따라 실리콘 영역 702와 전기적으로 접촉한다. 일 실시예에서, 도전성 전극 724는 실리콘 영역 702와 반대의 도전성 타입을 갖고, 따라서 실리콘 영역 702의 도전성은 N-타입, 도전성 전극 724는 P-타입이 된다. 다른 실시예에서, 도전성 전극 724는 고농도로 도핑된 P-타입 폴리실리콘 또는 도핑된 실리콘 또는 금속을 포함한다.
또한, 동작상의 차이점들(예를 들면, 정공 전류 및 전자 전류 모두가 IGBT 내의 전류 전도에 기여함)이 고려될 필요는 있지만, 전극의 위치 및 빈도 대(對) 드리프트 영역의 도핑 농도와 같은 상기 실시예들과 관련하여 언급된 고려 사항들 중 상당수가 IGBT 700에 적용된다.
도 8은 본 발명의 다른 예시적인 실시예에 의한, 통합된 자기-바이어스 전극을 포함하는 수평형 다이오드 800의 단순화된 등각투상도를 도시한다. N-타입 드리프트 영역 804가 저농도로 도핑된 N-타입 영역 802 위에서 연장된다. 이전의 실시예들에서와 같이, 실리콘 영역 802는 에피택시층 또는 기판일 수 있고, 드리프트 영역 804는 에피택시층이거나, 또는 실리콘 영역 802 내로 도펀트를 주입 및 드라이브-인(drive in)함으로써 형성될 수 있다.
P-타입 애노드(anode) 영역 806 및 고농도로 도핑된 N-타입(N+) 영역 814가 드리프트 영역 804 내에 형성된다. 도시된 바와 같이, 애노드 영역 806 및 N+ 영역 814는 서로 측방향으로 이격된다. 애노드 도전체층 832(예를 들면, 금속을 포함함)가 애노드 영역 806과 전기적으로 접촉하고, 캐소드(cathode) 도전체층 834(예를 들면, 금속을 포함함)가 N+ 영역 814와 전기적으로 접촉한다. 유전체층 830이 애노드 도전체층 832와 캐소드 도전체층 834를 서로 절연시킨다. 트랜치 전극 824는 도 6 및 7과 유사한 구조를 가지므로 설명을 생략한다. 이전의 실시예들에서와 같이, 자기-바이어스 전극 824는 동일한 드리프트 영역 도핑 농도에 대해 다이오드 800의 차단 기능을 향상시킨다.
도 9는 본 발명의 다른 예시적인 실시예에 의한, 통합된 자기-바이어스 전극을 포함하는 수평형 쇼트키 다이오드(schottky diode) 900의 단순화된 등각투상도를 도시한다. 수평형 쇼트키 900의 구조는 대부분 다이오드 800과 유사하지만, P- 타입 애노드 영역 806 대신 저농도로 도핑된 얕은 N-타입 영역 906이 드리프트 영역 904 내에 형성된다. 애노드 도전체 932(예를 들면, 쇼트키 배리어 금속을 포함함)가 상기 얕은 N-타입 영역 906과 쇼트키 접촉을 형성한다. 일 변형예에서, 얕은 P-타입 영역이 N-타입 영역 906 대신 형성되고, 이로써 애노드 도전체 932가 상기 P-타입 영역과 쇼트키 접촉을 형성한다. 이전의 실시예들에서와 같이, 자기-바이어스 전극 924는 동일한 드리프트 영역 도핑 농도에 대해 쇼트키 다이오드 900의 차단 기능을 향상시킨다.
도 10은, 드레인 플러그 1034(예를 들면, 금속을 포함함)가 드리프트 영역 1004 내로 깊이 연장되는 수평형 모스펫 600의 변형예의 단순화된 등각투상도를 도시한다. 일 실시예에서, 드레인 플러그 1034는 전극 트랜치 1022와 실질적으로 동일한 깊이까지 연장된다. 이 실시예는, 드레인 플러그 1034가 전류를 드리프트 영역 1004를 통하여 전개시키고, 이로써 모스펫 온-저항을 더 감소시킨다는 점에서 유리하다. 이는 자기-바이어스 전극과 결합되어 트랜지스터 온-저항 및 전력 소모를 현저히 감소시킨다.
도 11은, 드레인 플러그 1134에 더하여, 상기 드레인 플러그 1134를 둘러싸는 고농도로 도핑된 N-타입 드레인 영역 1114가 상기 구조에 통합되는 수평형 모스펫 1000의 변형예의 단순화된 등각투상도를 도시한다. 드레인 영역 1114는 트랜지스터의 전류 경로 내의 저항을 더 감소시키고 상기 드레인 플러그의 접촉 저항을 감소시킨다. 드레인 영역 1114는, 트랜치를 형성하고 상기 트랜치를 드레인 플러그, 예를 들면, 금속으로 채우기 전에 N-타입 불순물의 두 가지 경로의 경사진 주 입(two-pass angled implant)을 수행함으로써 형성될 수 있다.
도 12는, 본 발명의 다른 예시적인 실시예에 의한, IGBT 1200의 콜렉터 단자에서의 고도전성 플러그 1234(예를 들면, 금속) 및 선택적인 고농도 도핑된 P-타입 콜렉터 영역 1214의 구현을 도시하며, 그 외에는 도 7의 IGBT 700과 구조적으로 유사하다. 도 13은 본 발명의 또 다른 예시적인 실시예에 의한, 수평형 다이오드 1300의 캐소드 단자에서의 고도전성 플러그 1334(예를 들면, 금속) 및 고농도로 도핑된 N-타입 영역 1214의 구현을 도시하며, 그 외에는 도 8의 수평형 다이오드 800과 구조적으로 유사하다. 이전 실시예들에서와 같이, 플러그 1334 및 N+ 영역 1314는 다이오드 온-저항의 개선을 돕는다. 또한 상기 고도전성 플러그는, 도 1300에서 도시된 바와 유사한 방식으로 상기 쇼트키 다이오드 900 내에 구현될 수 있다.
도 6 내지 13은 더 낮은 농도로 도핑된 n-타입의 층(예를 들면, 도 6의 층 602) 위에 위치된 더 높은 농도로 도핑된 n-타입의 층(예를 들면, 도 6의 층 604)을 도시한다. 이러한 구조들의 일 변형예에서, 상기 두 개의 층의 각각이 고농도로 도핑된 기판 위에 에피택시적으로 형성된다. 다른 변형예에서, 상기 더 높은 농도로 도핑된 n-타입의 층은 에피택시층이고, 그 아래에 놓인 더 낮은 농도로 도핑된 n-타입의 층은 기판일 수 있다. 또 다른 변형예에서, 상기 더 높은 농도로 도핑된 n-타입의 층은 상기 저농도로 도핑된 n-타입의 층 내로 n-타입 도펀트를 주입 및 드라이브-인함으로써 형성되고, 상기 저농도로 도핑된 n-타입의 층 자체는 기판 위에서 연장되는 에피택시층 또는 기판일 수 있다.
도 14는 실리콘-온-인슐레이터(silicon on insulator; SOI) 기술 또는 매립 유전체(buried dielectric) 기술을 이용하는, 모스펫 1400 내의 자기-바이어스 전극의 구현을 도시한다. 도시된 바와 같이, 모스펫 1400은, 그 구조물이 유전체층 1440(예를 들면, 산화물을 포함함) 위에 형성된다는 점을 제외하고, 도 6과 유사하다. 일 실시예에서, 실리콘 영역 1402 및 1404는 유전체층 1440 위에 순차적으로 형성된 에피택시층이다. 다른 실시예에서, 드리프트 영역 1404는, 에피택시적으로 형성된 실리콘 영역 1402 내로 도펀트를 주입 및 드라이브-인함으로써 형성된다. 유전체층 1440이 매립 유전체인 경우에, 기존의 반도체 기판(도시되지 않음)은 유전체층 1440 아래에 놓인다. 본 명세서에 개시된 다른 수평형 전력 디바이스(수평형 IGBT, 수평형 다이오드 및 수평형 쇼트키 다이오드를 포함함)의 SOI 또는 매립 유전체를 이용한 구현은, 본 명세서에 개시된 내용에 비추어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 것이다.
도 15는, 모스펫 1400의 상기 저농도로 도핑된 실리콘 영역 1402가 제거되어 전극 1424가 드리프트 영역 1504 내에서 종단되고 상기 드리프트 영역 1504와 전기적으로 접촉하는, 상기 도 14의 모스펫의 변형예를 도시한다. 도 16은 모스펫 1600이 실리콘의 단일층 1604 내에 형성되는 또 다른 변형예를 도시한다. 통합된 자기-바이어스 전극을 포함하는 다른 수평형 디바이스를 도 15 및 16에 도시된 실시예와 유사한 방식으로 구현하는 것은, 본 명세서에 개시된 내용에 비추어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 것이다.
도 17A 내지 17C는 상기 자기-바이어스 전극의 세 가지의 예시적인 구조의 평면도를 도시한다. 도 17A에서, 각각의 전극 1724A는 유전체층 1726A에 의해 드리프트 영역 1704A로부터 절연된다. 도 17A의 전극은 도 6 내지 16에 도시된 것과 유사한 갈지자(之) 형태로 배열된다. 도 17B에서, 일렬로 연장되는 유전체 웰(well) 1726B 내에 다수의 전극들 1724B가 위치된다. 또한, 도 17C는 여러 줄로 배열된 전극들 1724C를 도시하지만, 각각의 전극은 유전체층 1726C에 의해 드리프트 영역 1704C로부터 국부적으로 절연된다. 도 17A 내지 17C의 전극은 사각형이지만, 원형, 6각형 또는 타원형과 같이 다른 많은 형태를 가질 수도 있다.
LDD 영역은, 도 6과 관련하여 상기된 바와 유사한 방식으로, 본 명세서에 개시된 다양한 실시예들 중 하나 또는 그 이상에 통합될 수 있다. 또한, 도 6 내지 16은 드리프트 영역의 상면에서 종단되는 트랜치 전극을 도시하지만, 모스펫 300의 전극 324와 유사하게, 각각의 트랜치 내에서 상기 트랜치 전극에 리세스가 형성될 수 있다.
본 명세서에서 도시되고 기재된 다양한 수평형 전력 모스펫 및 IGBT 실시예들은 평면형 게이트 구조물을 포함하지만, 2002년 10월 3일자로 출원된 미국 특허출원 제10/269,126호에 개시된 것과 같은 트랜치 게이트 구조물을 포함하는 수평형 모스펫 및 IGBT에서 상기 자기-바이어스 전극을 구현하는 것은 본 명세서에 개시된 내용에 비추어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 것이며, 상기 미국 특허출원의 개시 내용은 그 전체로서 참조에 의해 본 명세서에 편입된다. 유사하게, 2004년 9월 26일자로 출원된 미국 특허출원 제10/951,259호에 개시된 것과 같은 실드 게이트 구조물을 포함하는 수평형 모스펫 및 IGBT에서 상기 자기-바이어스 전극을 구현하는 것은 본 명세서에 개시된 내용에 비추어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 것이며, 상기 미국 특허출원의 개시 내용은 그 전체로서 참조에 의해 본 명세서에 편입된다.
위에서 본 발명의 다양한 실시예들에 대한 상세한 설명이 제공되었지만, 이러한 실시예들의 많은 변형, 수정, 조합 및 등가물이 가능하다. 예를 들면, 전극의 바닥을 따라서 인접한 실리콘 영역과 전기적으로 접속하는 자기-바이어스 전극이 도 6 내지 16의 예시적인 수평형 전력 디바이스 실시예에 통합되지만, 이러한 수평형 전력 디바이스 실시예들 또는 그 자명한 변형예들을 상기 전극이 그 최상부를 따라 인접한 실리콘 영역들과 접촉하도록(도 2에 도시된 것과 유사함) 변경하는 것은 본 명세서에 개시된 내용에 비추어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 것이다. 또한, 다양한 치수, 도핑 농도 및 서로 다른 반도전층 또는 절연층을 설명하기 위해 본 명세서에서 제공된 모든 물질 타입은 단지 설명을 위한 것이고, 본 발명을 한정하기 위한 것은 아니라는 점이 이해되어야 한다. 예를 들면, 본 명세서에 개시된 실시예들의 다양한 실리콘 영역 및 자기-바이어스 전극의 도핑 극성은, 특정 실시예와 반대의 극성 타입 디바이스를 획득하기 위해 반전될 수 있다. 따라서, 이러한 그리고 다른 이유로, 상기 기재는 본 발명의 범위를 한정하는 것으로 해석되어서는 안 되며, 본 발명의 범위는 첨부된 청구항들에 의해 정의된다.

Claims (54)

  1. 반도체 트랜지스터에 있어서,
    제1 도전성 타입의 드리프트 영역;
    상기 드리프트 영역 내의 제2 도전성 타입의 웰(well) 영역 - 상기 웰 영역과 상기 드리프트 영역은 그 사이에 pn 접합을 형성함 -;
    상기 웰 영역 내의 제1 도전성 타입의 고농도로 도핑된 제1 실리콘 영역;
    상기 드리프트 영역 내의 고농도로 도핑된 제2 실리콘 영역 - 상기 반도체 트랜지스터가 도전 상태에서 바이어스될 때 전류가 상기 드리프트 영역을 통해 고농도로 도핑된 제1 실리콘 영역과 제2 실리콘 영역 사이에서 측방향으로 흐르도록, 상기 고농도로 도핑된 제2 실리콘 영역은 상기 웰 영역으로부터 측방향으로 이격됨 -; 및
    상기 드리프트 영역 내로 연장되고 상기 전류의 흐름에 수직인 복수의 트랜치를 포함하되,
    각각의 트랜치는, 상기 트랜치의 측벽의 적어도 일부를 덮는 유전체층 및 적어도 하나의 도전성 전극을 포함하는 반도체 트랜지스터.
  2. 제1항에 있어서,
    각각의 도전성 전극은 각각의 트랜치의 상부 측벽을 따라 상기 드리프트 영 역과 전기적으로 접촉하는 반도체 트랜지스터.
  3. 제2항에 있어서,
    상기 드리프트 영역은 제1 도전성 타입의 제3 실리콘 영역 위에서 연장되고, 상기 제3 실리콘 영역은 상기 드리프트 영역보다 높은 도핑 농도를 갖는 반도체 트랜지스터.
  4. 제1항에 있어서,
    각각의 도전성 전극은 각각의 트랜치의 바닥을 따라 상기 드리프트 영역과 전기적으로 접촉하는 반도체 트랜지스터.
  5. 제1항에 있어서,
    상기 드리프트 영역은, 상기 드리프트 영역의 도핑 농도보다 낮은 도핑 농도를 갖는 제3 실리콘 영역 위에서 연장되고, 상기 복수의 트랜치는 상기 드리프트 영역을 통해 연장되고 상기 제3 실리콘 영역 내부에서 종단되며, 각각의 트랜치 내의 상기 도전성 전극은 각각의 트랜치의 바닥을 따라 상기 제3 실리콘 영역과 전기적으로 접촉하는 반도체 트랜지스터.
  6. 제5항에 있어서,
    상기 제3 실리콘 영역은 유전체층 위에서 연장되는 반도체 트랜지스터.
  7. 제1항에 있어서,
    상기 드리프트 영역은 유전체층 위에서 연장되는 반도체 트랜지스터.
  8. 제1항에 있어서,
    각각의 도전성 전극은 제2 도전성 타입을 갖는 반도체 트랜지스터.
  9. 제5항에 있어서,
    상기 드리프트 영역의 상부에서 상기 웰 영역과 상기 고농도로 도핑된 제2 실리콘 영역 사이에서 연장되는 제1 도전성 타입의 LDD(lightly doped drain) 영역을 더 포함하되,
    상기 LDD 영역은 상기 드리프트 영역보다 높은 도핑 농도를 갖는 반도체 트랜지스터.
  10. 제1항에 있어서,
    복수의 상기 전극은 상기 웰 영역과 상기 고농도로 도핑된 제2 실리콘 영역 사이에 갈지자(之) 형태로 배치되는 반도체 트랜지스터.
  11. 제1항에 있어서,
    상기 반도체 트랜지스터는 모스펫(MOSFET)이고, 상기 고농도로 도핑된 제1 실리콘 영역은 소스 영역을 형성하고, 상기 고농도로 도핑된 제2 실리콘 영역은 제1 도전성 타입을 갖고 드레인 영역을 형성하며,
    상기 디바이스는,
    상기 웰 영역의 일부분 위에서 연장되고 상기 소스 영역 및 상기 드리프트 영역과 중첩하는 평면형 게이트를 더 포함하는 반도체 트랜지스터.
  12. 제11항에 있어서,
    상기 고농도로 도핑된 제2 실리콘 영역 내로 연장되는 고도전성 드레인 플러그(highly conductive drain plug)를 더 포함하는 반도체 트랜지스터.
  13. 제12항에 있어서,
    상기 고도전성 드레인 플러그와 상기 복수의 트랜치는 실질적으로 동일한 깊이까지 연장되는 반도체 트랜지스터.
  14. 제1항에 있어서,
    상기 반도체 트랜지스터는 IGBT이고, 상기 고농도로 도핑된 제2 실리콘 영역은 제2 도전성 타입을 갖고 콜렉터 영역을 형성하며,
    상기 디바이스는,
    상기 웰 영역의 일부분 위에서 연장되고 상기 고농도로 도핑된 제1 실리콘 영역 및 상기 드리프트 영역과 중첩하는 평면형 게이트를 더 포함하는 반도체 트랜지스터.
  15. 제14항에 있어서,
    상기 콜렉터 영역 내로 연장되는 고도전성 콜렉터 플러그를 더 포함하는 반도체 트랜지스터.
  16. 제15항에 있어서,
    상기 고도전성 콜렉터 플러그와 상기 복수의 트랜치는 실질적으로 동일한 깊이까지 연장되는 반도체 트랜지스터.
  17. 반도체 다이오드에 있어서,
    제1 도전성 타입의 드리프트 영역;
    상기 드리프트 영역 내의 제2 도전성 타입의 애노드(anode) 영역 - 상기 애노드 영역과 상기 드리프트 영역은 그 사이에 pn 접합을 형성함 -;
    상기 드리프트 영역 내의 제1 도전성 타입의 고농도로 도핑된 제1 실리콘 영역 - 상기 전력 반도체 다이오드가 도전 상태에서 바이어스될 때 전류가 상기 드리프트 영역을 통해 상기 애노드 영역과 상기 고농도로 도핑된 제1 실리콘 영역 사이에서 측방향으로 흐르도록, 상기 고농도로 도핑된 제1 실리콘 영역은 상기 애노드 영역으로부터 측방향으로 이격됨 -; 및
    상기 드리프트 영역 내로 연장되고 상기 전류의 흐름에 수직인 복수의 트랜치를 포함하되,
    각각의 트랜치는, 상기 트랜치의 측벽의 적어도 일부를 덮는 유전체층 및 적어도 하나의 도전성 전극을 포함하는 반도체 다이오드.
  18. 제17항에 있어서,
    각각의 도전성 전극은 각각의 트랜치의 상부 측벽을 따라 상기 드리프트 영역과 전기적으로 접촉하는 반도체 다이오드.
  19. 제18항에 있어서,
    상기 드리프트 영역은 제1 도전성 타입의 제2 실리콘 영역 위에서 연장되고, 상기 제2 실리콘 영역은 상기 드리프트 영역보다 높은 도핑 농도를 갖는 반도체 다이오드.
  20. 제17항에 있어서,
    각각의 도전성 전극은 각각의 트랜치의 바닥을 따라 상기 드리프트 영역과 전기적으로 접촉하는 반도체 다이오드.
  21. 제17항에 있어서,
    상기 드리프트 영역은, 상기 드리프트 영역의 도핑 농도보다 낮은 도핑 농도를 갖는 제2 실리콘 영역 위에서 연장되고, 상기 복수의 트랜치는 상기 드리프트 영역을 통해 연장되고 상기 제2 실리콘 영역 내부에서 종단되며, 각각의 트랜치 내 의 상기 도전성 전극은 각각의 트랜치의 바닥을 따라 상기 제2 실리콘 영역과 전기적으로 접촉하는 반도체 다이오드.
  22. 제21항에 있어서,
    상기 제2 실리콘 영역은 유전체층 위에서 연장되는 반도체 다이오드.
  23. 제17항에 있어서,
    상기 드리프트 영역은 유전체층 위에서 연장되는 반도체 다이오드.
  24. 제17항에 있어서,
    각각의 도전성 전극은 제2 도전성 타입을 갖는 반도체 다이오드.
  25. 제17항에 있어서,
    복수의 상기 전극은 상기 애노드 영역과 상기 고농도로 도핑된 제1 실리콘 영역 사이에 갈지자(之) 형태로 배치되는 반도체 다이오드.
  26. 제17항에 있어서,
    상기 고농도로 도핑된 제1 실리콘 영역 내로 연장되는 고도전성 플러그를 더 포함하는 반도체 다이오드.
  27. 제26항에 있어서,
    상기 고도전성 플러그와 상기 복수의 트랜치는 실질적으로 동일한 깊이까지 연장되는 반도체 다이오드.
  28. 쇼트키 다이오드(schottky diode)에 있어서,
    제1 도전성 타입의 드리프트 영역;
    상기 드리프트 영역 내의 제1 도전성 타입의 저농도로 도핑된 실리콘 영역;
    상기 저농도로 도핑된 실리콘 영역 위에 위치되고 상기 저농도로 도핑된 실리콘 영역과 접촉하는 도전체층 - 상기 도전체층은 상기 저농도로 도핑된 실리콘 영역과 쇼트키 접촉을 형성함 -;
    상기 드리프트 영역 내의 제1 도전성 타입의 고농도로 도핑된 실리콘 영역 - 상기 쇼트키 다이오드가 도전 상태에서 바이어스될 때 전류가 상기 드리프트 영역을 통해 상기 저농도로 도핑된 실리콘 영역과 상기 고농도로 도핑된 실리콘 영역 사이에서 측방향으로 흐르도록, 상기 고농도로 도핑된 실리콘 영역은 상기 저농도로 도핑된 실리콘 영역으로부터 측방향으로 이격됨 -; 및
    상기 드리프트 영역 내로 연장되고 상기 전류의 흐름에 수직인 복수의 트랜치를 포함하되,
    각각의 트랜치는, 상기 트랜치의 측벽의 적어도 일부를 덮는 유전체층 및 적어도 하나의 도전성 전극을 포함하는 쇼트키 다이오드.
  29. 제28항에 있어서,
    각각의 도전성 전극은 각각의 트랜치의 상부 측벽을 따라 상기 드리프트 영역과 전기적으로 접촉하는 쇼트키 다이오드.
  30. 제29항에 있어서,
    상기 드리프트 영역은 제1 도전성 타입의 실리콘 영역 위에서 연장되고, 상기 실리콘 영역은 상기 드리프트 영역보다 높은 도핑 농도를 갖는 쇼트키 다이오드.
  31. 제28항에 있어서,
    각각의 도전성 전극은 각각의 트랜치의 바닥을 따라 상기 드리프트 영역과 전기적으로 접촉하는 쇼트키 다이오드.
  32. 제28항에 있어서,
    상기 드리프트 영역은, 상기 드리프트 영역의 도핑 농도보다 낮은 도핑 농도를 갖는 실리콘 영역 위에서 연장되고, 상기 복수의 트랜치는 상기 드리프트 영역을 통해 연장되고 상기 실리콘 영역 내부에서 종단되며, 각각의 트랜치 내의 상기 도전성 전극은 각각의 트랜치의 바닥을 따라 상기 실리콘 영역과 전기적으로 접촉하는 쇼트키 다이오드.
  33. 제32항에 있어서,
    상기 실리콘 영역은 유전체층 위에서 연장되는 쇼트키 다이오드.
  34. 제28항에 있어서,
    상기 드리프트 영역은 유전체층 위에서 연장되는 쇼트키 다이오드.
  35. 제28항에 있어서,
    각각의 도전성 전극은 제2 도전성 타입을 갖는 쇼트키 다이오드.
  36. 제28항에 있어서,
    복수의 상기 전극은 상기 저농도로 도핑된 실리콘 영역과 상기 고농도로 도핑된 실리콘 영역 사이에 갈지자(之) 형태로 배치되는 쇼트키 다이오드.
  37. 제28항에 있어서,
    상기 고농도로 도핑된 실리콘 영역 내로 연장되는 고도전성 플러그를 더 포함하는 쇼트키 다이오드.
  38. 제37항에 있어서,
    상기 고도전성 플러그와 상기 복수의 트랜치는 실질적으로 동일한 깊이까지 연장되는 쇼트키 다이오드.
  39. 반도체 트랜지스터를 형성하는 방법에 있어서,
    제1 도전성 타입의 드리프트 영역 내에 제2 도전성 타입의 웰 영역을 형성하는 단계 - 상기 드리프트 영역과 상기 웰 영역은 그 사이에 pn 접합을 형성함 -;
    상기 웰 영역 내에 제1 도전성 타입의 고농도로 도핑된 제1 실리콘 영역을 형성하는 단계;
    상기 드리프트 영역 내에 고농도로 도핑된 제2 실리콘 영역을 형성하는 단계 - 상기 반도체 트랜지스터가 도전 상태에서 바이어스될 때 전류가 상기 드리프트 영역을 통해 고농도로 도핑된 제1 실리콘 영역과 제2 실리콘 영역 사이에서 측방향으로 흐르도록, 상기 고농도로 도핑된 제2 실리콘 영역은 상기 웰 영역으로부터 측방향으로 이격됨 -;
    상기 드리프트 영역 내로 연장되고 상기 전류의 흐름에 수직인 복수의 트랜치를 형성하는 단계;
    상기 트랜치의 측벽의 적어도 일부를 덮는 유전체층을 형성하는 단계; 및
    각각의 트랜치 내에 적어도 하나의 도전성 전극을 형성하는 단계를 포함하는 반도체 트랜지스터 형성 방법.
  40. 제39항에 있어서,
    상기 유전체층은, 각각의 도전성 전극이 각각의 트랜치의 상부 측벽을 따라 상기 드리프트 영역과 전기적으로 접촉하도록 형성되는 반도체 트랜지스터 형성 방법.
  41. 제40항에 있어서,
    제1 도전성 타입의 기판 위에 에피택시층을 형성하는 단계를 더 포함하되,
    상기 에피택시층은 상기 드리프트 영역을 형성하고, 상기 기판은 상기 드리프트 영역보다 높은 도핑 농도를 갖는 반도체 트랜지스터 형성 방법.
  42. 제39항에 있어서,
    상기 유전체층은, 각각의 도전성 전극이 각각의 트랜치의 바닥을 따라 상기 드리프트 영역과 전기적으로 접촉하도록 형성되는 반도체 트랜지스터 형성 방법.
  43. 제39항에 있어서,
    상기 적어도 하나의 도전성 전극을 형성하는 단계는, 상기 복수의 트랜치를 채우는 폴리실리콘층을 형성하는 단계를 포함하되,
    상기 폴리실리콘층은 제2 도전성 타입을 갖도록 인-시튜(in-situ) 도핑되는 반도체 트랜지스터 형성 방법.
  44. 제39항에 있어서,
    상기 드리프트 영역의 미리 정의된 표면 구역 위에서 연장되는 평면형 게이트를 형성하는 단계를 더 포함하는 반도체 트랜지스터 형성 방법.
  45. 반도체 다이오드를 형성하는 방법에 있어서,
    제1 도전성 타입의 드리프트 영역 내에 제2 도전성 타입의 애노드 영역을 형성하는 단계 - 상기 애노드 영역과 상기 드리프트 영역은 그 사이에 pn 접합을 형성함 -;
    상기 드리프트 영역 내에 제1 도전성 타입의 고농도로 도핑된 제1 실리콘 영역을 형성하는 단계 - 상기 전력 반도체 다이오드가 도전 상태에서 바이어스될 때 전류가 상기 드리프트 영역을 통해 상기 애노드 영역과 상기 고농도로 도핑된 제1 실리콘 영역 사이에서 측방향으로 흐르도록, 상기 고농도로 도핑된 제1 실리콘 영역은 상기 애노드 영역으로부터 측방향으로 이격됨 -;
    상기 드리프트 영역 내로 연장되고 상기 전류의 흐름에 수직인 복수의 트랜치를 형성하는 단계;
    각각의 트랜치 측벽의 적어도 일부를 덮는 유전체층을 형성하는 단계; 및
    각각의 트랜치 내에 적어도 하나의 도전성 전극을 형성하는 단계를 포함하는 반도체 다이오드 형성 방법.
  46. 제45항에 있어서,
    상기 유전체층은, 각각의 도전성 전극이 각각의 트랜치의 상부 측벽을 따라 상기 드리프트 영역과 전기적으로 접촉하도록 형성되는 반도체 다이오드 형성 방법.
  47. 제46항에 있어서,
    제1 도전성 타입의 기판 위에 에피택시층을 형성하는 단계를 더 포함하되,
    상기 에피택시층은 상기 드리프트 영역을 형성하고, 상기 기판은 상기 드리프트 영역보다 높은 도핑 농도를 갖는 반도체 다이오드 형성 방법.
  48. 제45항에 있어서,
    상기 유전체층은, 각각의 도전성 전극이 각각의 트랜치의 바닥을 따라 상기 드리프트 영역과 전기적으로 접촉하도록 형성되는 반도체 다이오드 형성 방법.
  49. 제45항에 있어서,
    상기 적어도 하나의 도전성 전극을 형성하는 단계는, 상기 복수의 트랜치를 채우는 폴리실리콘층을 형성하는 단계를 포함하되,
    상기 폴리실리콘층은 제2 도전성 타입을 갖도록 인-시튜(in-situ) 도핑되는 반도체 다이오드 형성 방법.
  50. 쇼트키 다이오드를 형성하는 방법에 있어서,
    제1 도전성 타입의 드리프트 영역 내의 제1 도전성 타입의 저농도로 도핑된 실리콘 영역을 형성하는 단계;
    상기 저농도로 도핑된 실리콘 영역 위에 상기 저농도로 도핑된 실리콘 영역과 접촉하는 도전체층을 형성하는 단계 - 상기 도전체층은 상기 저농도로 도핑된 실리콘 영역과 쇼트키 접촉을 형성함 -;
    상기 드리프트 영역 내에 제1 도전성 타입의 고농도로 도핑된 실리콘 영역을 형성하는 단계 - 상기 쇼트키 다이오드가 도전 상태에서 바이어스될 때 전류가 상기 드리프트 영역을 통해 상기 저농도로 도핑된 실리콘 영역과 상기 고농도로 도핑된 실리콘 영역 사이에서 측방향으로 흐르도록, 상기 고농도로 도핑된 실리콘 영역은 상기 저농도로 도핑된 실리콘 영역으로부터 측방향으로 이격됨 -;
    상기 드리프트 영역 내로 연장되고 상기 전류의 흐름에 수직인 복수의 트랜치를 형성하는 단계;
    각각의 트랜치 측벽의 적어도 일부를 덮는 유전체층을 형성하는 단계; 및
    각각의 트랜치 내에 적어도 하나의 도전성 전극을 형성하는 단계를 포함하는 쇼트키 다이오드 형성 방법.
  51. 제50항에 있어서,
    상기 유전체층은, 각각의 도전성 전극이 각각의 트랜치의 상부 측벽을 따라 상기 드리프트 영역과 전기적으로 접촉하도록 형성되는 쇼트키 다이오드 형성 방법.
  52. 제51항에 있어서,
    제1 도전성 타입의 기판 위에 에피택시층을 형성하는 단계를 더 포함하되,
    상기 에피택시층은 상기 드리프트 영역을 형성하고, 상기 기판은 상기 드리프트 영역보다 높은 도핑 농도를 갖는 쇼트키 다이오드 형성 방법.
  53. 제50항에 있어서,
    상기 유전체층은, 각각의 도전성 전극이 각각의 트랜치의 바닥을 따라 상기 드리프트 영역과 전기적으로 접촉하도록 형성되는 쇼트키 다이오드 형성 방법.
  54. 제50항에 있어서,
    상기 적어도 하나의 도전성 전극을 형성하는 단계는, 상기 복수의 트랜치를 채우는 폴리실리콘층을 형성하는 단계를 포함하되,
    상기 폴리실리콘층은 제2 도전성 타입을 갖도록 인-시튜(in-situ) 도핑되는 쇼트키 다이오드 형성 방법.
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