JP2012138600A - Ｍｏｓゲート半導体デバイス製造方法 - Google Patents

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Abstract

【課題】ＭＯＳゲートデバイスのウェル領域延長部を容易に形成する製造方法を提供する。
【解決手段】それぞれのウェル領域１０３からデバイスのドリフト領域１０２の中に延長するウェル領域延長部４３２、４３４を有するパワーMOSFETのようなMOSゲートデバイス１００において、このウェル領域延長部４３２、４３４は、半導体基板にトレンチが形成された後、そのトレンチの側壁に形成され、更にトレンチを低温酸化物のような絶縁体４３０で充填する製造工程で構成される。
【選択図】図３

Description

図１及び図２は、従来のトレンチｎ型MOSFETデバイス（図１）及び従来の表面ゲートMOSFETデバイス（図２）の断面部を示す。図１のMOSFETは、ゲート誘電体が全ての側に配置されたトレンチの中に構成されたゲート領域を含む。このトレンチは、ゲート電極として使用されるポリシリコンで充填されている。ソースの接続は、厚い最上の金属を使用し、ゲート―ソース間の誘電体の開口を介し、シリコンソースとP＋体領域との直接接触によって達成される。N＋基板の裏側は、ドレイン接触部として使用される。電流は、ソース領域から鉛直方向に、ゲートトレンチの側壁と裏側ドレインとに平行なチャネルに沿って流れる。図２は、平面状に類似の従来のNチャネルMOSFETを示す。このゲート領域は、トレンチに埋め込まれるのではなく、シリコン表面の上に形成される。電流は、またソース領域から鉛直方向に、ゲートの下と裏側ドレインとへ流れる。各図は１つだけのMOSFETの構成を示すけれども、通例、典型的なデバイスの構造を何回も繰り返し、デバイスの配列を形成する。この配列は、工業で現在使用されている種々のセル状またはストライプ状のレイアウトに構成され得る。これらのタイプのデバイスは、長く知られている。最近の製造の改善によって、トレンチゲートデバイスの密度は増加した。より高密度であることは、より小型で高電流を扱うデバイスを製造できるので望ましい。しかしながら、この密度増加は、６０ボルトから２０００ボルトまでの中から高レンジのデバイスのパワーロスを大幅には改善しない。このロスの大部分は、所望の破壊電圧によって設定される追加の抵抗によるので、パワーロスはドレイン領域の高抵抗によって生じる。ゲートをオフにする際、デバイスの導通を阻止するためにドレインの抵抗は高く保たれねばならない。しかしながら、阻止電圧のための高抵抗は、デバイスのオン抵抗を増加するという望ましくない影響を有する。結果、より密なデバイスは大幅なパワーロスを有する。高阻止電圧はパワーMOSFETの臨界特徴であるので、ドレインドーピングを増加することは選択ではない。ソース領域とドレインとの間に交互導電性層を設けることにより、この問題を解決する試みがなされている。従来の解決策の例として、米国特許第５，２１６，２７５号及び同第５，４３８，２１５号を参照のこと。この交互導電性層は、デバイスの破壊電圧を増加するので、ドレインゾーンをより高くドーピングでき、オン抵抗を減少させる。しかしながら、従来の解決策は欠点をもつ。両者の特許では、全ての拡散領域を形成する前に、交互層を挿入する。熱拡散工程でこれらの領域を活性化するとき、交互層も拡散する。交互層の幾つかを、ドープされたシリコンのトレンチングおよびエピタキシャル蒸着によって作る。それらの構造は信頼が無く、後続の工程処理中によくひび割れたり分離したりする。これはその有効性を低下させる。
従来のMOSFETデバイスの断面である。 従来のMOSFETデバイスの断面である。 本発明を含むMOSFETの断面である。 本発明を含むMOSFETの断面である。 図３のトレンチMOSFETデバイスの従来の形成方法の工程を示す。 図３のトレンチMOSFETデバイスの従来の形成方法の工程を示す。 図３のトレンチMOSFETデバイスの従来の形成方法の工程を示す。 図３のトレンチMOSFETデバイスの従来の形成方法の工程を示す。 図３のトレンチMOSFETデバイスの従来の形成方法の工程を示す。 図３のトレンチMOSFETデバイスの従来の形成方法の工程を示す。 図３のトレンチMOSFETデバイスの従来の形成方法の工程を示す。 図３のトレンチMOSFETデバイスの従来の形成方法の工程を示す。 図３のトレンチMOSFETデバイスの従来の形成方法の工程を示す。 図３のトレンチMOSFETデバイスの従来の形成方法の工程を示す。 図３のトレンチMOSFETデバイスの従来の形成方法の工程を示す。 図３のトレンチMOSFETデバイスの従来の形成方法の工程を示す。 図３のトレンチMOSFETデバイスの従来の形成方法の工程を示す。 図３のトレンチMOSFETデバイスの従来の形成方法の工程を示す。 図３のトレンチMOSFETデバイスの従来の形成方法の工程を示す。 図３のトレンチMOSFETデバイスの従来の形成方法の工程を示す。 Pゾーンドーピングに対する破壊電圧の感度のシミュレーション結果を示す。
デバイスの阻止能力に影響を与えずにドレインの抵抗を減少させるために、追加の逆極性ドーピングゾーンを加え、ドレインゾーンの隣に間隔を置いて配置する。このゾーンは上面から延長し、上側ソース金属に短絡される。熱拡散工程の全てを完成し活性化した後、このゾーンを追加する。このゾーンをつくり、隣に間隔を置いて配置した上側ドレイン領域の中へのドーパントの横拡散を最小にするために、トレンチシリコンエッチング、ドーピングおよび誘電体トレンチ充填を含む新しい方法を提案する。従来のトレンチ技術を使用してこのゾーンを構成する。トレンチの露出した側壁を、固体、又は液体、又は気体のソースからドープし、トレンチを、低温で蒸着される絶縁体で充填する。デバイスが阻止状態にあるとき、両ゾーンは、反対符号を有する電荷に寄与するだろうが、両ゾーンの誘導電界は打消し合うだろう。これにより、両ゾーンに対して、そして特にドレインゾーンにおいてずっと高いドーピングの使用が可能になる。ドレインゾーンを流れる電流は、ずっと低い抵抗の低下を受けるので、デバイス全体のオン抵抗が減少し、効率が改善する。
（発明の要約）
本発明は、MOSゲート半導体デバイスのユニークな構造を提供する。この構造は、対向する上下面を有する半導体材料の基板を具備する。上面は、１対の第１導電性ウェル領域および１対の第２導電性ソース領域を有する。ゲートとチャネル領域を、ウェル領域対の間とソース領域対の間に配置する。ウェルとソースの下に第２導電性ドリフト領域がある。このドリフト領域は、ドリフト領域から基板の反対の面まで延長する高ドープされた第２導電性ドレインに隣接する。１対の延長ウェル領域は、ウェルの末端からドリフト領域の大部分を通ってドレイン領域に向かう方向に延長する。この延長ウェル領域は、トレンチの側壁に隣接して形成される。その側壁を、ドレインゾーンとのそれぞれの接合部で対向する誘導電界を発生する第１導電性のドーパントでドープする。トレンチを、二酸化珪素のような絶縁材で充填する。
トレンチ構成方法は、従来のものである。しかしながら、P＋体、ウェル及びソースを所定の位置に配置し、他の全ての主要な拡散工程を完成した後に、トレンチを構成することによって、トレンチ構成のタイミングを最適化する。その時、適切なドーピング側面を生成し、横拡散を側壁近くに保つように、側壁からのドーパント拡散をしっかりと制御できる。トレンチを充填する絶縁体を、例えば、従来の低温酸化物蒸着を使用して低温で形成する。斯かる工程は、トレンチの側壁に隣接する延長ウェル領域のドーピング側面に悪影響を及ぼさない。
（発明の詳細な記述）
本発明を、添付図面を参照しながら実施例によって説明しよう。
MOSFET１００は、高ドープされたN半導体（シリコン）材料の基板１０１を具備する。N型材料のエピタキシャル層１０２は、ドレインゾーン１０２を形成する。層１０２の上面に、P型ウェル領域１０３がある。P型ウェル領域１０３内に、N＋ソース領域がある。ゲート構造は、トレンチのライニングである側壁酸化物絶縁体１０９を有するトレンチ１０８と、ドープされたポリシリコンの導電性充填材１１０とを具備する。P＋体接触部１０４を、Pウェル領域１０３の表面に設ける。延長ウェルゾーン４３２、４３４は、P型ウェル領域１０３の末端からドレインゾーン１０２の大部分を通ってN＋基板１０１に向かう方向に延長する。この延長ウェルゾーン４３２、４３４は、トレンチ１５２、１５３の側壁に形成される。このトレンチ１５２、１５３を、低温絶縁体、通常、二酸化珪素４３０で充填する。デバイスへの接触は、上面のソースとP＋体領域とに接触するソース金属１１２、N＋基板１０１に接触するドレイン金属１３２、および別個のゲート電極１１０を介して行なう。
デバイス１００が阻止(オフ)状態にあるとき、ドレイン端子１３２に正電圧をかけ、それによりPウェル１０３とNドレイン１０２によって形成されたダイオードを逆バイアスする。ゲート電極１１０に電圧をかけない状態では、ドレインとソースの電極間に流れる電流のチャネルはない。Pウェル・Nドレインダイオードを逆バイアスするので、電界を含む空乏領域が形成される。阻止状態では、両延長ゾーン４３２、４３４は、反対符号を有する電荷に寄与するが、両ゾーンの誘導電界は互いに打ち消しあう。これにより、両ゾーンに対して、そして特にドレインゾーン１０２においてずっと高いドーピングの使用が可能になる。デバイス１００が導通(オン)状態にあるとき、ドレインゾーン１０２を流れる電流は、ずっと低い抵抗の低下を受けるので、デバイス全体のオン抵抗が減少し、効率が改善する。表面ゲートを有する本発明の第２の実施例を図4に示す。図２１は、Pゾーン４３２、４３４ドーピングに対する破壊電圧の感度を表示するシミュレーション結果を示す。
図５〜図２０は、トレンチMOSFETデバイス１００の組立手順を示す。最初に、高ドープされたN＋基板１０１上に、所望の破壊電圧に必要とされる厚さと抵抗特性を有するNドープエピタキシャル層１０２を蒸着する。次に、ブランケットPウェル埋込み９０を行い、Pウェル１０３を創る。加熱工程でPウェル１０３の深さを増加させ、Pドーパントを活性化する。次に、トレンチマスクを形成する。このマスクは、シリコン窒化物層１２０の前に遮蔽酸化物層１２１を成長させる蒸着によって作られる。フォトレジスト層１２２を、窒化物層１２０の上に蒸着する。フォトレジスト層１２２、窒化物層１２０、および酸化物層１２１を処理し、パターン化してトレンチ開口１０８を形成する。トレンチ１０８からシリコンを除去し、ゲートを形成する。トレンチ１０８の露出した側壁を、酸化物１０９で酸化あるいはコーティングする。それからポリシリコン層１１０を基板上に蒸着し、トレンチを充填する。ポリシリコン層１１０を平坦にし、窒化物層１２０を除去する。
フォトレジストのソースマスク１２３で、N＋ソース１０６を形成する。レジストの開口を介し、ゲートポリシリコン１１０およびソース領域１０６を露出させ、N＋イオンを注入してソース１０６を形成し、ゲート１１０をドープし導通させる。そのように、ゲートとソースを埋め込み自己配列させる。マスク１２３を剥し、別のP＋体マスク１２４をゲートとソースの上に形成する。P＋体埋込みを行う。P＋体マスク１２４を剥し、中間誘電体層１１１を基板の表面上に一様に蒸着する。
中間誘電体材料１１１は、通常、BPSG（borophosphosilicate glass）或いはPBG（phosphosilicate glass）である。トレンチエッチングフォトマスク１２６を中間誘電体１１１の上に形成する。延長ウェルトレンチ１５２、１５３を、マスク１２６で覆われていない領域に形成する。図は、左右のトレンチ１５２、１５３の半分のみを示す。光源に露出後、フォトレジストを加熱する。露出したフォトレジストは硬化し、非露出フォトレジストは軟らかいままである。後者は容易に従来の溶剤で除去される。残りのフォトレジストは、トレンチ開口１５２、１５３を形成するトレンチマスクを形成する。適当なウェット又はドライシリコンエッチングを行い、トレンチ１５２、１５３を創る。トレンチ１５２、１５３の深さは、ドレイン１０２と基板１０１の厚さ、および所望の破壊電圧に依存する。一般に、トレンチ１５２、１５３がより深いほど、破壊電圧はより高い。トレンチを所定の位置に配置した後、適当なP型ドーパントをトレンチの側壁に導入し、延長ウェル領域４３２、４３４を形成する。このドーパントのソースは、トレンチを部分的に充填するPドープポリシリコンを含む、トレンチの壁に蒸着された気体、又は液体、又は固体であってよい。加熱工程でドーパントを活性化し、トレンチを囲む領域に配置する。ドーパントを所定の位置に配置した後、トレンチを二酸化珪素４３０のような従来の絶縁体で充填する。絶縁体は、通常、低温で蒸着される。幾つかの知られた低温酸化物蒸着法の中から１つを選択してよい。ドレインゾーン１０２の中への、側壁ドーパント４３２、４３４の望ましくない横拡散を防ぐように、温度は充分に低くする。絶縁体４３０は、デバイスの基板と熱的に相性が良く、更なる処理に耐えるだろう。
ソース金属１１２の蒸着の丁度前に、延長Pゾーン４３２、４３４を創るけれども、これらのゾーンはデバイスの製造の如何なるポイントで形成してもよかろう。Pゾーン露出に対する熱の配分（温度での時間）を最小限にし、それによりNドレインゾーン１０２の中へのPゾーン拡散を最小限に留める為に、プロセスの終りにこれらのゾーンを形成するのが好ましい。これにより、より高い記録密度とより低いオン抵抗を有するより小型のデバイスの製造が可能になる。
次に、フォトマスク１２９を形成する接触部で、充填誘電体層４３０をパターン化する。充填誘電体層４３０と中間誘電体層１１１の露出部をエッチングして、N＋ソースとP＋体を含む接触領域を露出させる。金属１１２をウェハの上面の上に蒸着しソース・P＋体間の接触部とし、金属１３２を裏側に蒸着しドレイン接触部とすることによって、デバイス１００の製造を完成する。手順は、特定のプロセスの流れについて説明するけれども、変更は可能であり、本開示を制限すべきではない。イノベーションは、NチャンネルシリコンMOSFETデバイスとして上述される。しかしながら、それはまたP型デバイスにも、他の半導体材料とドーパントにも応用されよう。記述されたデバイスはパワーMOSFETであるが、同イノベーションは、絶縁ゲートバイポーラトランジスタ（IGBT）、MOSゲートサイリスタのような全てのMOSゲートデバイスに適用する。図4に示す本発明の平面バージョンは、同様の製造工程に従い、従来の表面ゲート製造技術を使用する。図２１は、Pゾーンドーピングに対する破壊電圧の感度を示すデバイス１００のシミュレーション結果を示す。図２１は、最適値から(４０％のドーピング変化においてさえ、現在市場で入手可能な同じ定格電圧を有するデバイスより、単位面積当りのオン抵抗が３倍低い１５０Vデバイスの製造が成功可能であることを示す。
本開示は、交互導電性ゾーンを有するMOSゲートデバイスの多様性を説明する。これらのゾーンは、阻止電圧をかける際、電荷を減少させるのに使用する。交互ゾーンをデバイスに組み込む際、交互ゾーンによって、ドレインの構成においてずっと高い導電性の材料の使用が可能になり、デバイスのオン抵抗が減少し、効率が改善する。これらの画期的な超小型（セルサイズ）構造の創造方法をまた提案する。

Claims (5)

  1. 上面と下面を有する半導体材料の基板に、前記上面まで延長する第１導電性のウェル領域であって、このウェル領域内に高ドープ体接触領域を有する前記第１導電性のウェル領域を形成する工程、
    前記ウェル領域に配置され、前記上面まで延長する１対の第２導電性のソース領域を形成する工程、
    前記ソース領域間に配置されるゲートとチャネル領域を形成する工程、
    前記ゲートと前記ウェル領域の下に配置される第２導電性のドレインゾーンを形成する工程、
    前記基板の前記下面上に、前記ドレインゾーンから前記基板の反対側面まで延長する高ドープされた第２導電性のドレイン接触領域を形成する工程、
    前記ウェル領域及びソース領域を形成した後、前記ウェル領域の対向する末端に、前記基板の前記上面から前記下面に向かって延長し、前記ドレインゾーンを所定の距離侵入する１対のトレンチをエッチングする工程、
    前記トレンチの側壁を第１導電性のドーパントでドープし、前記ウェル領域の末端から前記ドレインゾーンの一部を通る方向に、そして前記ドレイン接触領域に向かう方向に延長するが、前記高ドープされたドレイン接触領域に接触しない１対の延長ウェル領域を形成する工程であって、前記延長ウェル領域は第１導電性を有し、前記ドレインゾーンとのそれぞれの接合部で対向する誘導電界を発生し、前記トレンチの壁に近接した領域に形成される前記工程、および、
    前記トレンチを絶縁材で充填する工程を含むことを特徴とするＭＯＳゲート半導体デバイス製造方法。
  2. 前記延長ウェル領域のドーパント濃度は、前記高ドープ体接触領域のドーパント濃度よりも低いことを特徴とする請求項１記載の製造方法。
  3. 前記トレンチの側壁の前記ドーパントは、固体、又は液体、又は気体のソースから蒸着されることを特徴とする請求項１記載の製造方法。
  4. 前記トレンチの側壁の前記ドーパントは、蒸着したドープポリシリコンであることを特徴とする請求項１記載の製造方法。
  5. 前記延長ウェル領域は、前記ドレイン接触領域に接触しないことを特徴とする請求項１記載の製造方法。
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