KR20020075404A - 교호 도전영역을 갖는 모스 게이트 장치 - Google Patents

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Abstract

본 개시는 교호 전도형 하부 영역이 형성된 각종 MOS 게이트 장치를 기술한다. 상기 영역들은 차단 전압이 인가될 때 공핍전하를 위해 사용된다. 교호 영역이 상기 장치에 통합될 때 상기 영역들은 드레인 형성을 위한 훨씬 더 높은 전도 물질의 사용을 가능하게 하고, 이것은 교대로 on-저항을 감소시키고 효율을 증가시킨다.

Description

교호 도전영역을 갖는 모스 게이트 장치{MOS-GATED DEVICES WITH ALTERNATING ZONES OF CONDUCTIVITY}
상기 트렌치는 게이트 전극으로 사용되는 폴리실리콘으로 채워져 있다. 소스 연결은, 게이트-소스 유전체 개구부를 통해, 직접적인 소스 및 바디 영역 접촉에 의해 두꺼운 상부 금속을 이용하여 이루어진다. N+기판의 후면은 드레인 접촉으로 사용된다. 전류는 상기 소스 영역으로부터 상기 게이트 트렌치의 측벽 및 후측 드레인에 평행한 채널에 따라 수직 방향으로 이동한다. 도 2는 평면 형태의 N 채널 MOSFET과 유사한 선행기술을 도시한다. 게이트 영역은 트렌치 내의 우묵한 부분에 위치하는 대신 실리콘 표면의 꼭대기 상에 형성된다. 전류는 또한 소스 영역으로부터 게이트 하단 그리고 후측 드레인으로 흐른다. 도면은 하나의 MOSFET 만의 구성을 도시하고 있지만, 당업자라면 장치의 배열을 형성하기 위해 유형적 장치의 구성을 여러번 반복하는 것이 관례적이라는 것을 이해할 것이다. 상기 배열은 현재 산업계에서 사용되는 각종 셀 방식 또는 줄 방식 설계로 구성될 수도 있다. 이러한 유형의 장치는 오래전부터 알려져 왔다. 최근의 제조 기술의 향상은 상기 트렌치 게이트 장치의 밀도를 증가시켜 왔다. 보다 높은 밀도는 제작자로 하여금 더 소형이면서도 고전류를 취급할 수 있는 장치를 제작하는 것을 가능하게 하므로 바람직한 것이다. 그러나, 증가된 밀도가 60 ~ 2000V의 중간 내지 높은 범위의 장치의 전력 손실을 크게 향상시키는 것은 아니다. 상기 손실의 대부분이 원하는 항복 전압에 의해 설정되는 에피텍셜층 저항에 기인하기 때문에, 상기 전력 손실은 드레인 영역의 높은 저항에 의해 야기된다. 상기 드레인의 저항은 상기 장치가 상기 게이트가 턴 오프될 때 도전되는 것을 방지하기 위하여 고농도로 유지되어야 한다. 그러나, 전압 차단을 위한 높은 저항은 상기 장치의 on-저항의 증가라는 원하지 않는 효과를 갖는다. 그 결과로서, 더 집적된 장치는 심각한 전력 손실을 갖는다. 높은 차단 전압은 드레인 도핑의 증가가 선택적이지 못한 전력 MOSFET에 있어서 중요한 특징이다.
소스 영역과 드레인 사이의 교호 도전층을 공급함으로써 이러한 문제점을 해결하려는 시도가 있어왔다. 종래 해결책을 예를 들면, 미국 특허 번호 제 5,216,275호 및 제 5,438,215호가 있다. 교호 도전층은 장치의 항복 전압을 증가시키고 따라서 보다 높은 드레인 영역의 도핑이 상기 on-저항을 감소시키는 것을 가능하게 한다. 그러나, 상기 종래의 해결책은 결함을 갖고 있다. 상기 두 개의 특허에서, 상기 교호층은 모든 확산 영역이 형성되기 전에 삽입되어진다. 이들 영역들은 열 확산 단계를 통해 활성화됨에 따라, 상기 교호층 역시 확산된다. 교호층의일부는 트렌칭 및 도핑된 실리콘의 에피텍셜 증착에 의해 만들어진다. 상기 구조들은 신뢰성이 없고 또한 그후의 과정동안 갈라지고 분리된다.
장치 차단 능력에 영향을 주지 않고 드레인 저항을 감소시키기 위해서, 부가적인 반대 극성의 도핑 영역이 부가되고 드레인 영역의 옆에 위치한다. 이 영역은 상측면부터 확장되고 상부 소스 금속으로 쇼트된다. 모든 열 확산 단계가 완료되고 활성화된 후 상기 영역이 부가된다. 상기 영역을 형성하고 그 옆에 위치한 상부 드레인 영역으로의 불순물의 단방향 확산을 최소화하기 위하여, 트렌치 실리콘 에칭, 도핑 및 유전체 트렌치 필(fill)을 포함하는 새로운 방법이 제안된다. 상기 영역은 종래 트렌치 기법을 이용하여 형성된다. 노출된 트렌치 측벽은 고체, 액체 또는 가스 물질로부터 도핑되고 상기 트렌치는 저온 상태에서 증착되는 절연체로 채워진다. 상기 장치가 상기 차단 상태에 있을 때 양 영역은 반대 극성을 가진 전하를 제공하지만, 양 영역에 유기된 전계는 서로 상쇄될 것이다. 이것은 양 영역 특히 드레인 영역에서 훨씬 높은 도핑의 사용을 가능하게 한다. 드레인 영역을 통해 흐르는 전류는 교대로 장치 전체의 on-저항을 감소시키고 효율을 증가시킬 훨씬 낮은 저항 강하를 만나게 된다.
도 1 및 2는 선행기술인 트렌치 n-타입 MOSFET 장치(도 1) 및 표면 게이트 MOSFET 장치(도 2)의 단면 부분을 도시한다. 도 1에서, 상기 MOSFET은 모든 측면 상에 위치한 게이트 유전체를 가진 트렌치 내부에 형성된 게이트 영역을 포함한다.
이하에서는 본 발명이 첨부된 도면을 참조하여 실시에에 의해 설명될 것이다.
도 1 및 2는 종래 MOSFET 장치의 단면도,
도 3 및 4는 본 발명을 포함하는 MOSFET의 단면도,
도 5 내지 20은 도 3의 트렌치 MOSFET 장치를 형성하기 위한 종래 처리 방법을 설명한 도면,
도 21은 P-영역 도핑에 대한 항복 전압의 민감도를 시뮬레이션한 결과를 도시한 도면이다.
본 발명은 MOS 게이트 반도체 장치에 있어 독특한 구조를 제공한다. 상기 구조는 반대의 상부 및 하부면을 갖는 반도체 물질의 기판을 포함한다. 상기 상부면은 제 1 도전형의 한 쌍의 웰 영역 및 제 2 도전형의 한 쌍의 소스 영역을 갖는다. 게이트 및 채널 영역은 상기 각 한 쌍의 웰 및 소스 영역 사이에 위치한다. 상기웰 및 소스의 하부는 제 2 도전형의 드리프트 영역이다. 상기 드리프트 영역은 상기 드리프트 영역으로부터 상기 기판의 반대면으로 연장되는 매우 고농도로 도핑된 제 2 도전형의 드레인과 인접해 있다. 한 쌍의 확장된 웰 영역은 상기 웰의 일단으로부터 상기 드리프트 영역의 실질적 부분을 통해 상기 드레인 영역을 향한 방향으로 확장된다. 상기 확장된 웰 영역은 트렌치의 측벽에 인접하게 형성된다. 상기 측벽은 상기 드레인 영역과의 각 접합부에서 반대의 유도 전계를 발생시키는 제 1 도전형의 불순물로 도핑된다. 상기 트렌치는 이산화규소 등의 절연 물질로 채워진다.
트렌치 형성의 방법은 종래의 것이다. 그러나, 상기 트렌치 형성의 시기가 상기 바디, 웰 및 소스가 제자리에 위치하고 다른 주요 확산 단계가 완료된 후 상기 트렌치가 형성함으로써 최적화될 수 있다. 그 다음 적절한 도핑 정도를 생성하고 단발형 확산을 상기 측벽 근방으로 유지하기 위해 상기 측벽으로부터의 불순물의 확산이 정밀하게 제어될 수 있다. 상기 트렌치를 채우는 상기 절연체는 예를 들면, 종래의 저온 산화 증착 등을 이용하여 저온에서 형성된다. 그러한 단계는 역으로 상기 트렌치의 측벽에 인접한 상기 확장된 웰 영역의 도핑 정도에 영향을 미치지 않는다.
상기 MOSFET(100)은 N 반도체(실리콘) 물질로 고농도로 도핑된 기판(101)을 포함한다. N 형 물질의 에피텍셜층(102)이 드레인 영역(102)을 형성한다. 층(102)의 상부면 위는 P 형 웰 영역(103)이다. P 형 웰 영역(103)의 내부는 N+소스 영역이다. 게이트 구조는 상기 트렌치 및 도핑된 폴리실리콘의 도전 충전물(110)을 정렬시키는 측벽 산화 절연체(109)를 갖는 트렌치(108)를 포함한다. P+접촉(104)은 P 웰 영역(104)의 표면에 구비된다. 확장된 웰 영역(432, 434)은 상기 P 웰(103)의 일단으로부터 상기 드레인 영역(102)의 실질적 부분을 통해 상기 N+기판(101)을 향한 방향으로 확장된다. 상기 확장딘 웰 영역(432, 434)은 트렌치(152, 153)의 측벽에서 형성된다. 상기 트렌치(152, 153)는 주로 이산화규소(430) 등의 저온의 절연체로 채워진다. 상기 장치로의 접촉은 상부면 소스 및 바디 영역과 접촉하는 소스 금속(112), 상기 N+기판(101)에 접촉하는 드레인 금속(132) 및 분리된 게이트 전극(110)을 통해 형성된다.
장치(100)가 차단(OFF) 상태일 때, 양의 전압이 상기 드레인 단자(132)에 인가되고, 따라서 P 웰(103) 및 N 드레인(102)에 의해 형성되는 역 바이어이어스 다이오드가 된다. 상기 게이트 전극(110)에 전압이 인가되지 않으면 상기 드레인 및 소스 전극 간에 전류가 흐르기 위한 채널이 형성되지 않는다. 상기 P-웰/N-웰 다이오드는 역바이어스되어 있기 때문에, 전계를 포함하는 공핍 영역이 형성된다. 차단상태에서, 양 확장 영역(432, 434)은 반대 부호의 전하를 제공하지만, 양 지역에 유기된 전계는 서로 상쇄된다. 이것은 양쪽 특히 드레인 영역(102)의 훨씬 높은 도핑의 사용을 가능하게 한다. 장치가 전도(ON)상태에 있을 때, 드레인 영역(102)을 통해 흐르는 전류는 교대로 상기 장치 전체의 on-저항을 감소시키고 효율을 향상시킬 훨씬 낮은 저항 강하를 겪게 된다. 표면 게이트를 가진 본 발명의 제 2 실시예가 도 4에 도시되어 있다. 도 21은 P-영역(432, 434) 도핑에 따른 항복 전압의 민감도를 나타내는 시물레이션 결과를 도시한다.
도 5 내지 20은 트렌치 MOSFET 장치(100)를 제작하기 위한 절차를 도시한다. 우선, 고농도로 도핑된 N+기판(101) 상에 원하는 항복 전압을 위해 필요한 두께 및 저항 특성을 갖는 N 형으로 도핑된 에피텍셜층(102)을 증착한다. 그 다음, 블랭킷 P-웰 주입(90)이 수행되고, 그에 따라 P-웰(103)이 생성된다. 가열 단계는 상기 P-웰의 깊이를 증가시키고 P 형 불순물을 활성화시킨다. 그 다음, 트렌치 마스크를 한다. 상기 마스크는 질화실리콘층(120)에 뒤따르는 스크린 산화층(121) 성장을 증착함으로서 이루어진다. 실리콘이 상기 게이트를 형성하기 위해 상기 트렌치(108)로부터 제거된다. 상기 트렌치(108)의 상기 노출된 측벽은 산화 또는 산화물(109)로 코팅된다. 그 다음, 폴리실리콘층(110)이 상기 트렌치를 채우기 위해 상기 기판 상에 증착된다. 상기 폴리실리콘층(110)은 평면화되고 상기 질화물층(120)이 제거된다.
N+소스(106)가 포토레지스트의 소스 마스크(123)에 의해 형성된다. 상기 저항의 개구부는 상기 소스(106) 게이트 폴리실리콘(110) 및 소스 영역(106)을 N+이온 주입물에 노출시키고 전도될 상기 게이트(110)를 도핑한다. 그래서, 상기 게이트 및 소스 주입이 자동 정렬된다. 상기 마스크(123)는 줄 방식 또는 그 외의 방식이고, 바디 마스크(124)가 상기 소스 및 게이트 위로 형성된다. P+바디 주입이 수행된다. 상기 바디 마스크(124)는 줄 방식이고 인터레벨(interlevel) 유전층(111)이 상기 기판의 표면 상에 균일하게 증착된다.
상기 인터레벨 유전 물질(111)은 통상 붕소인산규산염 유리(BPSG) 또는 인산규산염 유리(PSG)이다. 트렌치 식각 포토마스크(126)가 상기 인터레벨 유전체(111) 상에 형성된다. 상기 확장된 웰 트렌치(152, 153)는 상기 마스크(126)에 의해 덮혀지지 않는 영역에서 형성된다. 당업자는 본 도면이 단지 좌측 및 우측 트렌치(152, 153)의 절반 만을 도시하고 있음을 이해할 것이다. 광원으로 노출 후, 포토레지스트가 가열된다. 노출된 포토레지스트는 점점 더 단단해지고 노출되지 않은 포토레지스트는 점점 더 부드러워진다. 후자는 종래의 용매에 의해 잘 제거된다. 나머지 포토레지스트는 트렌치 개구부(152, 153)를 정의하는 트렌치 마스크를 형성한다.적절한 건식 또는 습식의 실리콘 에칭이 상기 트렌치(152, 153)를 형성하기 위해 수행된다. 상기 트렌치(152, 153)의 깊이는 상기 드레인(102), 기판(101)의 두께 및 원하는 항복 전압에 의존한다. 상기 트렌치가 제자리에 위치한 다음, 확장 웰 영역(432, 434)를 형성하기 위해 적절한 P 형 불순물이 상기 트렌치의 측벽 안으로 유도된다. 상기 불순물의 소스는 상기 트렌치를 부분적으로 채우는 P 형으로 도핑된 폴리실리콘을 포함하여 가스, 액체 또는 상기 트렌치의 벽 상에 증착된 고체일 수 있다. 가열 단계가 상기 불순물을 활성화시키고 상기 트렌치의 둘레 영역에 위치시키기 위해 사용된다. 상기 불순물이 제자리에 위치한 후, 상기 트렌치는 이산화규소(430) 등의 종래의 절연체로 채워진다. 상기 절연체는 통상 저온에서 증착된다. 당업자라면 저온 산화 증착을 위한 몇가지 알려진 방법 중의 하나를 선택할 수 있을 것이다. 온도는 상기 측벽 불순물(432, 434)의 원하지 않는 단방향 확산이 상기 드레인 영역(102)으로 일어나는 것을 방지하기에 충분할 정도로 낮아야한다. 상기 절연체(430)는 열적으로 상기 장치 기판과 양립가능하고 그 이상의 처리에서도 남아있을 것이다.
상기 확장된 P 영역(432, 434)이 소스 금속(112)의 증착 바로 이전에 형성되지만, 상기 영역은 장치 제조의 임의의 시점에서 형성하는 것이 가능하다. P 영역 노출을 위해 열 경비(온도에서의 시간)를 최소화하여 N 드레인 영역(102)으로의 P 영역 확산을 최소화하기 위하여 상기 처리의 최종단계에서 상기 영역을 형성하는 것이 바람직하다. 이것은 더 높은 패킹 밀도 및 더 낮은 on-저항을 갖는 더 소형의 장치의 제작을 가능하게 한다.
상기 충전 유전층(430)은 그 다음 포토마스크(129)를 정의하는 접촉으로 패턴화된다. 상기 충진 유전층의 노출부 및 인터레벨 유전체는 상기 N+소스 및 P+바디를 포함하는 상기 접촉 영역을 노출시키기 위해 식각된다. 소스/바디로 동작하기 위한 웨이퍼의 상부면 상의 금속(112) 및 드레인 접촉으로서 동작하기 위한 후측 상의 금속(132)을 증착함으로써 장치(100)의 제작이 완료된다. 상기 절차는 특정 단계의 흐름으로 개설하였으나, 다양한 변형이 가능하고 본 개시에 국한되지 않는다. 신기술이 상기에서 N 채널 실리콘 MOSFET 장치로서 설명되었다. 그러나, 그것은 또한 P 형 장치 및 다른 장치 그리고 다른 반도체 물질 및 불순물에도 적용가능하다. 상술한 장치는 전력 MOSFET이지만 같은 신기술이 절연체 게이트 쌍극성 트랜지스터(IGBT) 및 MOS 게이트 사이리스터 등의 모든 MOS 게이트 장치에 적용가능하다. 도 4에 도시된 본 발명의 평면형 버전은 유사한 제조 단계를 따르고 종래의 표면 게이트 제조 기법을 사용한다. 도 16은 P 영역 도핑에 대한 항복 전압의 민감도를 나타낸 장치(100) 시뮬레이션의 결과를 도시한다. 최적상태로부터 ±40%의 도핑 변화에서도 같은 전압 등급을 가진 현재 시장에서 이용가능한 장치보다 3배 더 낮은 단위 면적당 on-저항을 가진 성공적인 150V 장치가 제작될 수 있다.
본 개시는 교호 도전형 하부 영역으로 제작된 각종 MOS 게이트 장치를 설명한다. 이들 영역은 차단 전압이 인가될 때 공핍전하를 위해 사용된다. 교호 영역이 상기 장치에 통합될 때 상기 영역들은 드레인 형성을 위한 훨씬 더 높은 전도 물질의 사용을 가능하게 하고, 이것은 교대로 on-저항을 감소시키고 효율을 증가시킨다. 이 매우 소형 크기(셀 피치)를 갖는 새로운 개량 구조의 제작 방법이 또한 제안될 것이다.
본 개시는 교호 도전형 하부 영역으로 제작된 각종 MOS 게이트 장치를 설명한다. 이들 영역은 차단 전압이 인가될 때 공핍전하를 위해 사용된다. 교호 영역이 상기 장치에 통합될 때 상기 영역들은 드레인 형성을 위한 훨씬 더 높은 전도 물질의 사용을 가능하게 하고, 이것은 교대로 on-저항을 감소시키고 효율을 증가시킨다.

Claims (6)

  1. 상부 및 하부면을 갖는 반도체 물질 기판;
    제 1 도전형이고 상기 상부면으로 확장되는 웰 영역;
    상기 웰 영역에 배치되고 상기 상부면으로 확장되는 한 쌍의 제 2 도전형의 소스 영역;
    상기 소스 영역 사이에 배치된 게이트 및 채널 영역;
    상기 게이트 및 웰 영역의 하단에 배치된 제 2 도전형의 드레인 영역;
    고농도로 도핑되고 상기 드레인 영역으로부터 상기 기판의 반대면으로 확장되는 제 2 도전형의 드레인 접촉; 및
    상기 웰 영역의 일단으로부터 상기 드레인 영역의 실질적 부분을 통한 방향 및 상기 드레인 접촉을 향한 방향으로 확장되는 한 쌍의 확장 웰 영역을 포함하고,
    상기 확장 웰 영역은 제 1 도전형이고 상기 드레인 영역과의 각 접합부에서 반대의 유도 전계를 생성하는 것을 특징으로 하는 MOS 게이트 반도체 장치.
  2. 제 1 항에 있어서, 한 쌍의 트렌치가 상기 상부면으로부터 상기 하부면을 향해 확장되고 드레인 영역의 실질적 거리를 침투하고, 각 트렌치는 상기 확장 웰 영역을 제공하기 위해 제 1 도전형의 영역에 의해 둘러싸이며 절연물질로 채워진 것을 특징으로 하는 MOS 게이트 반도체 장치.
  3. 제 1 항에 있어서, 상기 게이트는 상기 장치의 상부면 상에 위치하고, 상기 게이트 장치는 상기 소스를 서로 분리하는 트렌치 내에 배치되고, 상기 장치의 on 저항을 감소시키기 위해 상기 드레인 영역이 보통보다 더 높게 도핑되며, 상기 장치는 MOS 트랜지스터 및 IGBT 인 것을 특징으로 하는 MOS 게이트 반도체 장치.
  4. 상부 및 하부면을 갖는 반도체 물질 기판 내에 상기 상부면으로 확장되는 제 1 도전형의 웰 영역을 형성하는 단계;
    소스 영역 사이에 배치된 게이트 및 채널 영역을 형성하는 단계;
    상기 게이트 및 웰 영역 하단에 배치된 제 2 도전형의 드레인 영역을 형성하는 단계;
    상기 기판의 하부면 상에 고농도로 도핑되고 상기 드레인 영역으로부터 상기 기판의 반대면으로 확장되는 제 2 도전형의 접촉 영역을 형성하는 단계;
    상기 웰 영역의 반대편 일단 상의 한 쌍의 트렌치를 식각하고 상기 기판의 상부면으로부터 상기 하부면을 향해 확장시키고 드레인 영역을 실질적 거리로 침투시키는 단계;
    상기 웰의 일단으로부터 상기 드레인 영역의 실질적 부분을 통한 방향 및 상기 드레인 접촉 영역을 향한 방향으로 확장된 한 쌍의 확장 웰 영역을 형성하기 위해 제 1 도전형 불순물로 트렌치의 측벽을 도핑하고 상기 확장 소스 영역은 제 1 도전형이고 드리프트 영역과의 각 접합부에서 반대의 유도 전계를 생성시키는 단계; 및
    상기 트렌치를 절연 물질로 채우는 단계를 포함하는 것을 특징으로 하는 MOS 게이트를 제조하는 방법.
  5. 제 4 항에 있어서, 상기 트렌치의 측벽 상의 불순물은 고체, 액체 또는 가스 물질로부터 증착되는 것을 특징으로 하는 MOS 게이트를 제조하는 방법.
  6. 제 4 항에 있어서, 상기 트렌치의 측벽 상의 불순물은 도핑된 폴리실리콘으로증착되는 것을 특징으로 하는 MOS 게이트를 제조하는 방법.
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