JP2011171602A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】素子面積が小さくしかも素子の耐圧の高い半導体装置およびその製造方法を提供する。
【解決手段】基板１１と、基板上に設けられた一導電型の第１の半導体層１３と、第１の半導体層上に設けられた一導電型で低不純物濃度の第２の半導体層１５と、アイソレーション領域５０によって分離された素子領域７１内に形成されたＭＯＳトランジスタ７５と、素子領域内に一主面から第１の半導体層に達して設けられた一導電型で高不純物濃度の領域１７と、領域１７とＭＯＳトランジスタのドレイン領域３５との間に設けられた絶縁領域６０であって、一主面１０から第１の半導体層１３に達し、基板１１に達していない絶縁領域６０とを備える。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、高耐圧ＭＯＳトランジスタ装置およびその製造方法に関する。
高耐圧ＭＯＳトランジスタ装置には、基板上に設けられた埋め込み層上にエピタキシャル層が設けられ、当該エピタキシャル層に高耐圧ＭＯＳトランジスタ素子が設けられ、エピタキシャル層の表面から埋め込み層に電位を供給するための拡散層が設けられた構造のものがある（特許文献１参照）。
従来のこのような構造の高耐圧ＭＯＳトランジスタ装置について、図４を参照して説明する。
Ｐ型シリコン基板１１上にＮ型埋め込み層１３が設けられ、Ｎ型埋め込み層１３上にＮ−型エピタキシャル層１５が設けられている。Ｎ−型エピタキシャル層１５の一主面１０にはフィールド酸化膜２１、２３、２５が設けられている。アイソレーショントレンチ５０によって素子分離された素子領域７１のＮ−型エピタキシャル層１５の一主面１０に高耐圧ＭＯＳトランジスタ７５が設けられている。Ｎ型埋め込み層１３に電位を供給するＮ型シンカー１７が、素子領域７１内のフィールド酸化膜２３、２５間の開口２４に露出するＮ−型エピタキシャル層１５の一主面１０からＮ型埋め込み層１３に達して設けられている。開口２４に露出するＮ−型エピタキシャル層１５の一主面１０にはＮ＋型コンタクト領域１９が設けられている。高耐圧ＭＯＳトランジスタ７５のＰ−ドレイン領域３５にコンタクトをとるためのＰ＋型ドレインコンタクト領域３７が、フィールド酸化膜２１、２３間の開口２２に露出するＰ−ドレイン領域３５上に設けられている。
特開２００２−１９０５９１号公報
このような構造の高耐圧ＭＯＳトランジスタでは、ドレインに高電圧が印加されるので、比較的濃度の高いドレイン領域３５から広がる空乏層と、比較的濃度の濃いＮ型シンカー１７とが接触すると、濃度の濃い領域同士が接触する箇所に電界が集中して当該箇所から素子破壊が生じてしまい、耐圧の低下につながっていた。
この問題に対して、従来では、電界緩和のため、電位差の大きいドレイン領域３５とＮ型シンカー１７との間を離すことで対処したが、当該措置では素子面積が増大し、素子面積縮小傾向の技術背景とは逆行するものとなっていた。このドレイン領域３５とＮ型シンカー１７との間の距離はＭＯＳトランジスタの素子性能に影響を与えないため、素子耐圧に影響しない範囲でできるだけ小さくすることが望まれていた。
本発明の主な目的は、素子面積が小さくしかも素子の耐圧の高い半導体装置およびその製造方法を提供することにある。
本発明によれば、
基板と、
前記基板上に設けられた一導電型の第１の半導体層と、
前記第１の半導体層上に設けられた前記一導電型の第２の半導体層であって、前記第１の半導体層よりも低不純物濃度の前記第２の半導体層と、
前記第２の半導体層の一主面であって、前記第１の半導体層とは反対側の前記一主面から前記基板に達するアイソレーション領域と、
前記アイソレーション領域によって分離された素子領域と、
前記素子領域内に形成された素子と、
前記素子の一部を構成する前記一導電型とは導電型が反対の反対導電型の第１の領域であって前記第２の半導体層に設けられた前記第１の領域と、
前記素子領域内に設けられた前記一導電型の第２の領域であって、前記一主面から前記第１の半導体層に達し、前記第２の半導体層よりも高不純物濃度の前記第２の領域と、
前記第１の領域と前記第２の領域との間に設けられた絶縁領域であって、前記第２の半導体層の前記一主面から前記第１の半導体層に達し、前記第１の半導体層の前記基板側の面に達していない前記絶縁領域と、を備える半導体装置が提供される。
好ましくは、前記絶縁領域の前記一主面とは反対側の端部が、前記第１の半導体層内にある。
また、好ましくは、前記絶縁領域の前記一主面とは反対側の端部が、前記第１の半導体層の前記第２の半導体層側の面に接している。
好ましくは、前記基板は、前記反対導電型の半導体基板である。
好ましくは、前記絶縁領域は、前記第２の半導体層の前記一主面から前記第１の半導体層に達する第１のトレンチと、前記第１のトレンチ内に設けられた第１の絶縁体とを有している。
好ましくは、前記アイソレーション領域は、前記第２の半導体層の前記一主面から前記基板に達する第２のトレンチと、前記第２のトレンチ内に設けられた第２の絶縁体とを有している。
好ましくは、前記第２のトレンチの前記一主面側の開口幅は前記第１のトレンチの前記一主面側の開口幅よりも大きい。
好ましくは、前記素子は、絶縁ゲート型トランジスタであり、前記第１の領域は絶縁ゲート型トランジスタのドレインである。
また、本発明によれば、
一導電型の第２の半導体層であって、前記第２の半導体層と基板との間に前記一導電型で前記第２の半導体層よりも高不純物濃度の第１の半導体層が設けられた前記第２の半導体層の前記第１の半導体層とは反対側の一主面から前記第１の半導体層に達する前記一導電型で前記第２の半導体層よりも高不純物濃度の第１の領域を形成する工程と、
前記第２の半導体層の前記一主面から前記基板に達するアイソレーション領域を形成する工程と、
前記アイソレーション領域によって分離された素子領域内の前記第１の領域より内側に、前記第２の半導体層の前記一主面から前記第１の半導体層に達し、前記第１の半導体層の前記基板側の面に達していない絶縁領域を形成する工程と、
前記素子領域内の前記第２の半導体層内に、前記一導電型とは導電型が反対の反対導電型の第２の領域であって、素子の一部を構成する前記第２の領域を形成する工程と、を備える半導体装置の製造方法が提供される。
好ましくは、前記絶縁領域の形成工程は、前記第１の半導体層の前記一主面から前記第１の半導体層に達する第１のトレンチを形成する工程と、前記第１のトレンチ内に第１の絶縁体を形成する工程とを備えている。
好ましくは、前記アイソレーション領域の形成工程は、前記第１の半導体層の前記一主面から前記基板に達する第２のトレンチを形成する工程と、前記第２のトレンチ内に第２の絶縁体を形成する工程とを備えている。
好ましくは、前記第２のトレンチの前記一主面側の開口幅は前記第１のトレンチの前記一主面側の開口幅よりも大きく、前記第１のトレンチと前記第２のトレンチは同一工程で形成される。
好ましくは、前記第１の絶縁体と前記第２の絶縁体は同一工程で形成される。
好ましくは、前記絶縁領域の前記一主面とは反対側の端部が、前記第１の半導体層内にある。
また、好ましくは、前記絶縁領域の前記一主面とは反対側の端部が、前記第１の半導体層の前記第２の半導体層側の面に接している。
好ましくは、前記基板は、前記反対導電型の半導体基板である。
好ましくは、前記素子は、絶縁ゲート型トランジスタであり、前記第２の領域は前記絶縁ゲート型トランジスタドレインである。
本発明によれば、素子面積が小さくしかも素子の耐圧の高い半導体装置およびその製造方法が提供される。
本発明の好ましい実施の形態の半導体装置を説明するための概略縦断面図である。 トレンチ開口とトレンチ深さとの関係を説明するための図である。 トレンチ開口とトレンチ深さとの関係を説明するためのグラフである。 従来の半導体装置を説明するための概略縦断面図である。
以下、本発明の好ましい実施の形態について図面を参照しながら説明する。
図１を参照すれば、本発明の好ましい半導体装置１００では、Ｐ型シリコン基板１１上にＮ型埋め込み層（ＮＢＬ）１３が設けられ、Ｎ型埋め込み層１３上にＮ−型エピタキシャル層１５が設けられている。Ｎ−型エピタキシャル層１５はＮ型埋め込み層１３よりも低不純物濃度である。Ｎ−型エピタキシャル層１５の一主面１０にはフィールド酸化膜２１、２３、２５が設けられている。
フィールド酸化膜２５の下にアイソレーショントレンチ５０が設けられている。アイソレーショントレンチ５０はＮ−型エピタキシャル層１５の一主面１０からＰ型シリコン基板１１内に達して設けられている。Ｐ型シリコン基板１１内のアイソレーショントレンチ５０の底部の周囲にはチャンネルストッパー５７が形成されている。アイソレーショントレンチ５０は、Ｎ−型エピタキシャル層１５の一主面１０からＰ型シリコン基板１１内に達するトレンチ５９と、トレンチ５９内に設けられた熱酸化膜５１、ＬＰ−ＴＥＯＳ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＴＥＯＳ；ＴＥＯＳはＳｉ（ＯＣ２Ｈ５）４の略称））酸化膜５３およびＬＰ−ＴＥＯＳ酸化膜５５からなる絶縁物とを備えている。フィールド酸化膜２５およびアイソレーショントレンチ５０によりアイソレーション領域７３を形成している。
アイソレーショントレンチ５０によって素子分離された素子領域７１のＮ−型エピタキシャル層１５の一主面１０に高耐圧ＭＯＳトランジスタ７５が設けられている。高耐圧ＭＯＳトランジスタ７５は、Ｎ−型エピタキシャル層１５の一主面１０上にゲート絶縁膜４１を介して設けられたゲート電極４３と、ゲート電極４３の両側に設けられたＰ−ソース領域３１とＰ−ドレイン領域３５とを備えている。Ｐ−ドレイン領域３５にコンタクトをとるためのＰ＋型ドレインコンタクト領域３７が、フィールド酸化膜２１、２３間の開口２２に露出するＰ−ドレイン領域３５上に設けられている。Ｐ−ソース領域３１にコンタクトをとるためのＰ＋型ソースコンタクト領域３３が、フィールド酸化膜２１間の開口２０に露出するＰ−ソース領域３１上に設けられている。
Ｎ型埋め込み層１３に電位を供給するＮ型シンカー（Ｎ型ボディー）１７が、素子領域７１内のフィールド酸化膜２３、２５間の開口２４に露出するＮ−型エピタキシャル層１５の一主面１０からＮ型埋め込み層１３に達して設けられている。開口２４に露出するＮ−型エピタキシャル層１５の一主面１０にはＮ＋型コンタクト領域１９が設けられている。Ｎ型シンカー１７の底部はＰ型シリコン基板１１には達していない。Ｎ型シンカー１７はＮ−型エピタキシャル層１５よりも高不純物濃度である。なお、Ｎ型埋め込み層１３は、Ｎ−型エピタキシャル層１５をＰ型シリコン基板１１と電気的に遮断するために設けられている。Ｎ型シンカー１７は、Ｎ型埋め込み層１３がフローティングになってしまい高耐圧ＭＯＳトランジスタ７５の電気的特性に影響を与えてしまうのを防止するために設けられている。
高耐圧ＭＯＳトランジスタ７５のＰ−ドレイン領域３５とＮ型シンカー１７との間には、絶縁トレンチ６０がＮ−型エピタキシャル層１５の一主面１０からＮ型埋め込み層１３に達して設けられている。絶縁トレンチ６０はＮ型埋め込み層１３とＰ型シリコン基板１１との界面には達していない。絶縁トレンチ６０はフィールド酸化膜２３の下に設けられている。絶縁トレンチ６０は、Ｎ−型エピタキシャル層１５の一主面１０からＮ型埋め込み層１３に達するトレンチ６７と、トレンチ６７内に設けられた熱酸化膜６１、ＬＰ−ＴＥＯＳ酸化膜６３およびＬＰ−ＴＥＯＳ酸化膜６５からなる絶縁物とを備えている。
本実施の形態においては、高耐圧ＭＯＳトランジスタ７５のＰ−ドレイン領域３５と
Ｎ型シンカー１７との間には、絶縁トレンチ６０がＮ−型エピタキシャル層１５の一主面１０からＮ型埋め込み層１３に達して設けられている。このような構造とすることで、Ｐ−ドレイン領域３５とＮ型シンカー１７との間の電気的絶縁を実現している。またＰ−ドレイン領域３５から広がる空乏層はＮ型シンカー１７まで延びることはないので、Ｐ−ドレイン領域３５とＮ型シンカー１７との間の距離を稼ぐことで電気的干渉を図っていた従来に比べて素子サイズの増大を抑制することができる。
本実施の形態においては、絶縁トレンチ６０は、従来から存在する素子間分離用のトレンチのように隣接する素子同士を電気的に分離するのではなく、同一素子領域７１内の電気的干渉を考慮して形成している。絶縁トレンチ６０の下端は、Ｎ型埋め込み層１３層内にあり、かつＮ型埋め込み層１３の下面には達していない。従って、絶縁トレンチ６０を形成した場合であっても、Ｎ型シンカー１７は高耐圧ＭＯＳトランジスタ７５下部のＮ型埋め込み層１３の電位をとることができる。絶縁トレンチ６０の下端はＮ型埋め込み層１３の上面に接していることが好ましい。このようにすれば、Ｎ型シンカー１７と高耐圧ＭＯＳトランジスタ７５下部のＮ型埋め込み層１３との電気的経路を最も稼ぐことが可能となる。このように、絶縁トレンチ６０の深さはＮ型埋め込み層１３を考慮して決定される。この点が、Ｎ型埋め込み層１３を超えてＰ型シリコン基板１１まで達する素子間分離用のトレンチとは明確に異なっている。
次に、本実施の形態の半導体装置１００の製造方法について説明する。
トレンチを形成するトレンチプロセスは、トレンチ幅を変えることで、マスクや工程の追加無しで異なる深さのトレンチを同時に形成する事が可能である。本実施の形態では、このことを利用し、高耐圧ＭＯＳトランジスタ７５のＰ−ドレイン領域３５とＮ型シンカー１７との間にアイソレーショントレンチ５０よりも浅いトレンチを形成することで、絶縁トレンチ６０を形成する。
図２、図３に示すように、トレンチの深さはトレンチ開口幅に依存する。従って、トレンチの開口幅を変えることで、マスクや工程を追加すること無く、異なる深さのトレンチ構造を同時に作り込むことが可能である。本実施の形態では、これを利用し、例えば図１のような、Ｐ型シリコン基板１１上に厚さａ＝２μｍのＮ型埋め込み層１３が設けられ、Ｎ型埋め込み層１３上に厚さｂ＝７μｍのＮ−型エピタキシャル層１５が設けられた構造のものに、トレンチ開口幅ｃ＝１．８μｍのトレンチ５９と，これより幅の狭いトレンチ開口幅ｅ＝０．４μｍのトレンチ６７を同時に形成する。トレンチ開口幅ｃ＝１．８μｍのトレンチ５９は、Ｐ型シリコン基板１１まで達する深さｄ＝１０．８μｍのトレンチとなり、トレンチ開口幅ｅ＝０．４μｍのトレンチ６７は、深さｆ＝７．１８μｍでトレンチ底面がＮ型埋め込み層１３で繋がった表面を分離するトレンチとなる。この浅いトレンチ６７を、高耐圧Ｐ型ＭＯＳトランジスタ７５のＰ−ドレイン領域３５とＮ型シンカー１７との間に形成し、その後、絶縁体で埋めて絶縁トレンチ６０とする。
次に、本実施の形態の半導体装置１００の製造方法について、工程順に説明する。
まず、Ｐ型シリコン基板１１上に１×１０１８ｃｍ−３程度のＮ型埋め込み層１３を形成する。その後Ｎ−型Ｓｉ半導体をエピタキシャル成長させて、Ｎ−型エピタキシャル層１５を形成する。その後、Ｎ型埋め込み層１３の電位を取るため、Ｎ型埋め込み層１３と一主面１０を繋ぐシンカー（ＤＮ）１７をホトリソグラフィーとイオン注入技術により形成する。その後公知のＬＯＣＯＳ技術により、フィールド酸化膜２１、２３、２５を形成する。
この後、絶縁トレンチ６０およびアイソレーショントレンチ５０を形成する。形成方法は以下に示す。なお、Ｎ型埋め込み層１３の厚さａは２．０μｍ，Ｎ−型エピタキシャル層１５の厚さｂは７．０μｍ厚とする。
まず、素子分離のためのアイソレーション領域７３のフィールド酸化膜２５とその下のＳｉ部分（Ｎ−型エピタキシャル層１５、Ｎ型埋め込み層１３、Ｐ型シリコン基板１１）をエッチングし、素子領域７１のフィールド酸化膜２３とその下のＳｉ部分（Ｎ−型エピタキシャル層１５、Ｎ型埋め込み層１３、Ｐ型シリコン基板１１）をエッチングして、トレンチ５９とトレンチ６９とを同時に形成する。この時のトレンチ５９の開口幅ｃは１．８μｍ、深さｄは１０．８μｍであり、トレンチ６７の開口幅ｅは０．４μｍ、深さｆは７．１８μｍである。
その後、熱酸化によりトレンチ５９内壁に熱酸化膜５１を形成し、トレンチ６７内壁に熱酸化膜６１を形成する。
その後、トレンチ５９底部にはリーク防止のためボロン３×１０１３／ｃｃを打ち込み、チャネルストッパー層５７を形成する。
その後、トレンチ５９、６７内部を酸化膜で埋め込むため、ＬＰ−ＴＥＯＳ酸化膜５３、６３を同時に形成後、Ｎ２雰囲気中で１０００℃のアニール処理を行う。
その後、更にＬＰ−ＴＥＯＳ酸化膜５５、６５を同時に形成し、再度Ｎ２雰囲気中で１０００℃のアニールをする。
その後、ＢＰＳＧを形成し表面の平坦化を行った後、酸化膜エッチバックを行い絶縁トレンチ６０およびアイソレーショントレンチ５０を形成する。
その後、この様に形成されたアイソレーショントレンチの内側の素子領域７１にトランジスタ等（ここでは、高耐圧Ｐ型ＭＯＳトランジスタ７５）を、形成する。
図４に示すような従来の構造では、ドレイン領域３５のＰ＋型ドレインコンタクト領域３７とシンカー１７のＮ＋型コンタクト領域１９との間の距離ｊは、例えば６μｍであったが、本実施の形態では、高耐圧Ｐ型ＭＯＳトランジスタ７５のＰ−ドレイン領域３５とＮ型シンカー１７との間に絶縁トレンチ６０を設けることで、ドレイン領域３５のＰ＋型ドレインコンタクト領域３７とシンカー１７のＮ＋型コンタクト領域１９との間の距離ｉは、例えば１．４μｍ（トレンチ６７の開口幅ｅ：０．４μｍ＋フィールド酸化膜２３のＰ−ドレイン領域３５側の幅ｇ：０．５μｍ＋フィールド酸化膜２３のＮ型シンカー１７側の幅ｈ：０．５μｍ＝１．４μｍ）へと削減できる。その結果、工程やマスクの追加無しで素子面積を最大で約４０％の削減が可能となる。また、素子間分離用のトレンチ５９と、ドレイン領域３５とシンカー１７との間に形成される絶縁トレンチ６０用のトレンチ６７とを、両者の開口幅ｃ、ｅを調整することで同時に形成することができ、別々に形成する場合に比べて製造工程数の削減となる。また、トレンチ５９内に形成する絶縁物とトレンチ６７内に形成する絶縁物も同時に形成でき、製造工程数の削減となる。
以上、本発明の種々の典型的な実施の形態を説明してきたが、本発明はそれらの実施の形態に限定されず、部材、サイズ等も上記記載のものに限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。
１０ 一主面
１１ Ｐ型シリコン基板
１３ Ｎ型埋め込み層（ＮＢＬ）
１５ Ｎ−型エピタキシャル層
１７ シンカー（ボディー）
１９ Ｎ＋型コンタクト領域
２０、２２、２４ 開口
２１、２３、２５ フィールド酸化膜
３１ Ｐ−ソース領域
３３ Ｐ＋型ソースコンタクト領域
３５ Ｐ−ドレイン領域
３７ Ｐ＋型ドレインコンタクト領域
４１ ゲート絶縁膜
４３ ゲート電極
５０ アイソレーショントレンチ
５１、６１ 熱酸化膜
５３、６３、５５、６５ ＬＰ−ＴＥＯＳ酸化膜
５７ チャンネルストッパー
５９、６７ トレンチ
６０ 絶縁トレンチ
７１ 素子領域
７３ アイソレーション領域
７５ ＭＯＳトランジスタ
１００ 半導体装置

Claims (17)

  1. 基板と、
    前記基板上に設けられた一導電型の第１の半導体層と、
    前記第１の半導体層上に設けられた前記一導電型の第２の半導体層であって、前記第１の半導体層よりも低不純物濃度の前記第２の半導体層と、
    前記第２の半導体層の一主面であって、前記第１の半導体層とは反対側の前記一主面から前記基板に達するアイソレーション領域と、
    前記アイソレーション領域によって分離された素子領域と、
    前記素子領域内に形成された素子と、
    前記素子の一部を構成する前記一導電型とは導電型が反対の反対導電型の第１の領域であって前記第２の半導体層に設けられた前記第１の領域と、
    前記素子領域内に設けられた前記一導電型の第２の領域であって、前記一主面から前記第１の半導体層に達し、前記第２の半導体層よりも高不純物濃度の前記第２の領域と、
    前記第１の領域と前記第２の領域との間に設けられた絶縁領域であって、前記第２の半導体層の前記一主面から前記第１の半導体層に達し、前記第１の半導体層の前記基板側の面に達していない前記絶縁領域と、を備える半導体装置。
  2. 前記絶縁領域の前記一主面とは反対側の端部が、前記第１の半導体層内にある請求項１記載の半導体装置。
  3. 前記絶縁領域の前記一主面とは反対側の端部が、前記第１の半導体層の前記第２の半導体層側の面に接している請求項１記載の半導体装置。
  4. 前記基板は、前記反対導電型の半導体基板である請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記絶縁領域は、前記第２の半導体層の前記一主面から前記第１の半導体層に達する第１のトレンチと、前記第１のトレンチ内に設けられた第１の絶縁体とを有している請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記アイソレーション領域は、前記第２の半導体層の前記一主面から前記基板に達する第２のトレンチと、前記第２のトレンチ内に設けられた第２の絶縁体とを有している請求項５記載の半導体装置。
  7. 前記第２のトレンチの前記一主面側の開口幅は前記第１のトレンチの前記一主面側の開口幅よりも大きい請求項６記載の半導体装置。
  8. 前記素子は、絶縁ゲート型トランジスタであり、前記第１の領域は絶縁ゲート型トランジスタのドレインである請求項１〜７のいずれか一項に記載の半導体装置。
  9. 一導電型の第２の半導体層であって、前記第２の半導体層と基板との間に前記一導電型で前記第２の半導体層よりも高不純物濃度の第１の半導体層が設けられた前記第２の半導体層の前記第１の半導体層とは反対側の一主面から前記第１の半導体層に達する前記一導電型で前記第２の半導体層よりも高不純物濃度の第１の領域を形成する工程と、
    前記第２の半導体層の前記一主面から前記基板に達するアイソレーション領域を形成する工程と、
    前記アイソレーション領域によって分離された素子領域内の前記第１の領域より内側に、前記第２の半導体層の前記一主面から前記第１の半導体層に達し、前記第１の半導体層の前記基板側の面に達していない絶縁領域を形成する工程と、
    前記素子領域内の前記第２の半導体層内に、前記一導電型とは導電型が反対の反対導電型の第２の領域であって、素子の一部を構成する前記第２の領域を形成する工程と、を備える半導体装置の製造方法。
  10. 前記絶縁領域の形成工程は、前記第１の半導体層の前記一主面から前記第１の半導体層に達する第１のトレンチを形成する工程と、前記第１のトレンチ内に第１の絶縁体を形成する工程とを備えている請求項９記載の半導体装置の製造方法。
  11. 前記アイソレーション領域の形成工程は、前記第１の半導体層の前記一主面から前記基板に達する第２のトレンチを形成する工程と、前記第２のトレンチ内に第２の絶縁体を形成する工程とを備えている請求項１０記載の半導体装置の製造方法。
  12. 前記第２のトレンチの前記一主面側の開口幅は前記第１のトレンチの前記一主面側の開口幅よりも大きく、前記第１のトレンチと前記第２のトレンチは同一工程で形成される請求項１１記載の半導体装置の製造方法。
  13. 前記第１の絶縁体と前記第２の絶縁体は同一工程で形成される請求項１２記載の半導体装置の製造方法。
  14. 前記絶縁領域の前記一主面とは反対側の端部が、前記第１の半導体層内にある請求項９〜１３のいずれか一項に記載の半導体装置の製造方法。
  15. 前記絶縁領域の前記一主面とは反対側の端部が、前記第１の半導体層の前記第２の半導体層側の面に接している請求項９〜１３のいずれか一項に記載の半導体装置の製造方法。
  16. 前記基板は、前記反対導電型の半導体基板である請求項９〜１５のいずれか一項に記載の半導体装置の製造方法。
  17. 前記素子は、絶縁ゲート型トランジスタであり、前記第２の領域は前記絶縁ゲート型トランジスタドレインである請求項９〜１６のいずれか一項に記載の半導体装置の製造方法。
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