CN103996710A - 具有双斜坡场板的ldmos器件 - Google Patents

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Abstract

在一个总的方面，本发明公开了一种设备，所述设备可包括设置在半导体基板中的沟道区、设置在所述沟道区上的栅极电介质以及设置在所述半导体基板中与所述沟道区相邻的漂移区。所述设备还可包括场板，所述场板具有设置在所述半导体基板的顶部表面与所述栅极电介质之间的末端部分。所述末端部分可包括与所述栅极电介质接触的表面，所述表面具有沿着与第二平面不平行的第一平面对齐的第一部分，所述表面的第二部分沿着所述第二平面对齐，所述第一平面与所述半导体基板的所述顶部表面不平行并且所述第二平面与所述半导体基板的所述顶部表面不平行。

Description

具有双斜坡场板的LDMOS器件
技术领域
本说明书涉及横向扩散金属氧化物半导体晶体管及其形成方法。
背景技术
对用于利用半导体工艺来生产的晶体管进行设计和工程化通常涉及对一个或多个性能参数与一个或多个其他性能参数进行权衡取舍。作为一些例子，这样的性能参数可包括漏源接通电阻(Rdson)、断开击穿电压(BVoff)和接通击穿电压(BVon)。例如，在横向扩散金属氧化物半导体(LDMOS)晶体管中，可更改漂移区中的掺杂物剂量（漂移剂量或DD）以改变给定LDMOS晶体管的Rdson。例如，与使用较低漂移剂量生产的具有相同物理构型的LDMOS晶体管相比，增加用于生产给定LDMOS晶体管的半导体工艺的漂移剂量将降低该晶体管的Rdson。
然而，增加用于给定LDMOS晶体管的漂移剂量还可降低晶体管的BVon和/或BVoff，这可能是不良的。例如，增加用于给定晶体管的漂移剂量可导致在晶体管的栅极电介质与场氧化物之间的边界处（例如，在硅基板的顶部表面处）的电场集边增加，所述场氧化物使用硅局部氧化(LOCOS)形成并设置在晶体管的漂移区中的半导体基板中。电场集边的这种增加可降低给定晶体管的击穿电压（BVon和BVoff），使得与使用较低漂移剂量时在该给定晶体管中的情况相比在更低的电压下就在栅极电介质与场氧化物边界处（或附近）发生该给定晶体管的击穿。因此，以较低的BVon和BVoff为代价，换来了Rdson的改善。随着对半导体器件的性能要求提高，生产具有可接受Rdson值和可接受击穿电压值的晶体管可能无法使用当前方法来实现。
发明内容
在一个总的方面，横向扩散金属氧化物半导体(LDMOS)晶体管可包括设置在半导体基板中的源极区、设置在半导体基板中的漏极区以及设置在源极区与漏极区之间的半导体基板中的沟道区。LDMOS晶体管还可包括设置在沟道区与漏极区之间的半导体基板中的漂移区、设置在漂移区的至少一部分上方的半导体基板上的场电介质板以及设置在场电介质板的至少一部分上的栅电极。场板可包括具有与栅电极接触的表面的第一部分以及设置在第一部分上并具有与栅电极接触的表面的第二部分，第一部分的这个表面具有相对于半导体基板的表面的第一斜坡，第二部分的这个表面具有相对于半导体基板的这个表面的第二斜坡，第二斜坡不同于第一斜坡。
在附图和以下描述中阐述了一个或多个具体实施的细节。根据描述和附图以及根据权利要求，其他特征将显而易见。
附图说明
图1为示意图，示出了根据实施例的横向扩散金属氧化物半导体(LDMOS)晶体管100的侧剖视图。
图2A-2E为示意图，示出了根据实施例的用于生产双斜坡场板的至少一些工艺步骤的剖视图。
图3为表格，示出了常规LDMOS晶体管的性能参数与根据实施例的包括双斜坡场板的LDMOS晶体管的性能参数的比较。
图4为曲线图，示出了沿着常规LDMOS晶体管的传导通路的表面电场与沿着根据实施例的包括双斜坡场板的LDMOS晶体管的传导通路的表面电场的比较。
图5A至5M为示意图，示出了半导体工艺中的至少一些工艺步骤的剖视图。
图6为流程图，示出了根据实施例的形成具有双斜坡场板的LDMOS器件的方法。
具体实施方式
本文的公开内容涉及具有双斜坡场板（其还可称为场电介质板或漂移场电介质）的半导体器件，例如横向扩散金属氧化物半导体(LDMOS)晶体管。本文的公开内容还涉及用于生产这样的半导体器件的对应方法。这种具有双斜坡场板的LDMOS器件可用增加的漂移剂量（以降低Rdson）生产，同时与包括例如使用硅局部氧化(LOCOS)所形成的漂移场氧化物的常规LDMOS晶体管相比，还具有类似或改善的击穿电压性能。
此外，通过使用本文所述的半导体加工方法，可使用与用于生产其他半导体器件（例如，LDMOS晶体管）的一个或多个工艺步骤重叠或对应的半导体工艺中的一个或多个工艺步骤来生产半导体器件（例如，除LDMOS晶体管之外）。例如，用于生产第一半导体器件的一部分的工艺步骤还可用于生产第二半导体器件的一部分。换句话讲，相同工艺步骤可用于生产集成电路中的不同半导体器件的不同部分。工艺步骤，例如用于生产第一半导体器件的部分的工艺步骤，可以非预期的方式用于生产第二半导体器件的部分。
本文的公开内容可涉及用于生产多种器件的工艺，所述器件包括多晶硅电阻器、电容器、双极结型晶体管(BJT)器件（例如，NPN BJT器件、PNP BJT器件）、互补金属氧化物半导体(CMOS)器件（例如，P型金属氧化物半导体场效应晶体管(MOSFET)（PMOSFET或PMOS）器件、N型MOSFET（NMOSFET或NMOS）器件）、横向扩散金属氧化物半导体(LDMOS)器件（例如，N型LDMOS(LNDMOS)器件、P型LDMOS(LNDMOS)器件）和/或诸如此类。包括至少BJT器件、CMOS器件、LDMOS器件的半导体工艺可被称为BCDMOS工艺。
图1为示意图，示出了根据实施例的横向扩散金属氧化物半导体(LDMOS)器件100的侧剖视图。图1所示的LDMOS器件100包括高电压(HV)N型LDMOS(HV LNDMOS)晶体管。虽然未示出，但可使用与图1所示的LDMOS器件100类似的构型来形成HV P型LDMOS(NVLPDMOS)晶体管。在示例性实施例中，可使用本文所述的半导体工艺步骤（例如下文针对图2A-2E以及5A-5M示出和讨论的那些）来形成LDMOS器件100。出于清晰和简洁的目的，未针对图1详细描述那些工艺步骤，且图1的描述讨论了LDMOS器件100的各特征而未论述用于形成那些特征的每个具体加工细节。在其他实施例中，可使用其他半导体加工步骤来生产LDMOS器件100。
如图1所示，LDMOS器件100可形成在包括P型埋层101的基板150中。P型埋层101可形成为例如外延层。LDMOS器件100还包括形成在P型埋层101中的N型埋区102。LDMOS器件100还包括可使用硅局部氧化(LOCOS)工艺例如以本文所述的方式来形成的场氧化物104。
LDMOS器件100还包括多个阱区、P型硅区和N型硅区。例如，LDMOS器件100包括P阱区109、HV N阱(HVNWELL)区112、N阱区115以及N型掺杂漂移(NDD)区118。LDMOS器件100更进一步包括P区132（其可用作LDMOS器件100的主体区）、N型源极区136和N型漏极区137。LDMOS器件100还进一步包括栅极电介质（例如，高质量栅极氧化物）125和多晶硅栅电极126。
如图1所示，LDMOS100还包括自对准多晶硅化物191、192和193，其可用于与LDMOS100的各特征形成欧姆接触。例如，自对准多晶硅化物191可形成对LDMOS100的主体区（P区132）和源极区136的欧姆接触。自对准多晶硅化物192可与栅极多晶硅126形成欧姆接触。自对准多晶硅化物193可与LDMOS器件100的漏极区137形成欧姆接触。额外的互连层（例如金属化层）、触点和通孔可设置在自对准多晶硅化物191、192和193上（或与其电耦合）以为其他电路元件提供到LDMOS器件100的端子的电连接性，或以将LDMOS器件100的端子（源极136和漏极137）与电源的对应端子连接。
LDMOS器件100还包括RESURF氧化物121，其用于形成双斜坡场板（其还可被称为例如漂移区电介质板或漂移区场电介质）121。可使用本文所述的技术来形成RESURF氧化物。如图1所示，RESURF氧化物（场板）121包括第一部分，所述第一部分包括与栅电极126接触的表面122。第一部分的表面122具有相对于LDMOS器件100的半导体基板的表面的第一斜坡。RESURF氧化物121还包括设置在第一部分上的第二部分，其中第二部分包括也与栅电极126接触的表面123。RESURF氧化物121的第二部分的表面123具有相对于基板150的顶部表面T的第二斜坡，其中第二斜坡不同于第一斜坡。
LDMOS器件100的场板（例如，RESURF氧化物121）可被描述为具有设置在半导体基板的顶部表面与栅电极126之间的末端部分（包括表面122、123）。在某些实施例中，栅极电介质125还可设置在半导体基板的顶部表面与栅电极126之间（例如，设置在场板的末端部分与栅电极之间）。场板的末端部分可被描述为其末端部分的表面与栅电极126（或栅极电介质125）接触，其中该表面包括沿着与第二平面不平行的第一平面对齐的第一部分(122)，该表面的第二部分(123)沿着第二平面对齐。在LDMOS器件100中，第一平面与半导体基板的顶部表面不平行且第二平面也与半导体基板的顶部表面不平行。如图1所示，RESURF氧化物（场板）121的相对末端（与漏极区137接触）还可包括具有与栅极电介质125和/或栅电极126接触的末端部分基本上类似的构型的双斜坡末端部分。
与常规LDMOS器件中的栅极电介质与场氧化物漂移区电介质之间的界面相比，在LDMOS100中，设置在基板150的顶部表面与栅电极126之间的RESURF氧化物121（漂移场板）的末端部分（双斜坡末端部分）的布置导致栅极电介质125与RESURF氧化物121之间的界面127处（例如，在硅基板150的表面上第一表面122的斜坡开始处）的电场集边降低。在某些实施例中，电场集边的这种降低导致LDMOS器件100的击穿点从栅极电介质125与场板之间的界面的附近移动到LDMOS器件100的本体中，这可导致击穿电压（BVon和BVoff）的相应增加。使LDMOS器件100的击穿点移动到本体中就允许NDD区118掺杂物剂量增加，以便与常规LDMOS器件相比，降低LDMOS100的Rdson，而NDD掺杂物剂量的该增加不导致击穿电压的不可接受的降低。下文针对图3更详细讨论了此类改善的例子。
图2A-2E为示意图，示出了根据实施例的用于生产包括双斜坡场板（例如，用于LDMOS器件的漂移区）的LDMOS器件200的至少一些工艺步骤的剖视图。图2A-2E所示的工艺步骤可在生产图1所示的LDMOS器件100时使用，以及可用于生产例如本文所述的其他半导体器件的特征。
在图2A中，LDMOS200包括硅基板250，其包括限定在其中的源极区251、沟道区253和漂移区255。虽然未示出，但LDMOS200还可包括限定在基板250中的漏极区。为简化图2A至2E，概括地示出了源极区251、沟道区253和漂移区255，而无其各个特征的具体细节。可使用多种掩膜、沉积、蚀刻和/或沉积工艺以及其他半导体制造技术来形成这些区域（以及相应漏极区）。例如，下文针对图5A至5M所述的方法可用于形成LDMOS器件200的源极区251、沟道区253、漂移区255和漏极区（未示出）。
如图2A所示，第一电介质层形成在硅基板250上。LDMOS200中的第一电介质层包括热生长氧化物层230a，其在一些实施例中可用作RESURF氧化物的第一层。如图2B所示，第二电介质层可形成在热氧化物230a上。LDMOS器件200中的第二电介质层包括沉积氧化物层230b。热氧化物230a和沉积氧化物230b形成LDMOS200的RESURF氧化物230。在LDMOS200中，热氧化物230a可直接设置在硅基板250上，沉积氧化物230b可直接设置在热氧化物230a上。在使用RESURF氧化物230形成的LDMOS器件（例如LDMOS100）的实施例中，第二电介质层（沉积氧化物230b）可（垂直地）设置在LDMOS器件的第一电介质层（热氧化物230a）与栅电极（栅极多晶硅126）之间。
用于形成RESURF氧化物230的材料和那些材料的布置将取决于具体实施。例如，在一个实施例中，沉积氧化物230b可为热氧化物230a的至少四倍厚。在其他具体实施中，氧化物的厚度的比率可更高、更低或相反。此外，可改变形成（生长或沉积）氧化物的顺序。在例如图2A-2E所示的实施例中，对于相同的蚀刻剂种类，沉积氧化物230b可具有大于热氧化物230a的蚀刻速率的蚀刻速率。例如，热氧化物230a的蚀刻速率与沉积氧化物230b的蚀刻速率的比率可为大约1:30，但是其他蚀刻速率比率（例如1:10、1:20、1:40等）也是可能的。在其他实施例中，可使用具有不同蚀刻速率比（比率）的不同材料。在一些实施例中，沉积氧化物230b可包括衍生自原硅酸四乙酯(TEOS)前体（例如，TEOS层）的沉积氧化物层、致密化的沉积氧化物、未致密化的沉积氧化物、使用多种不同类型的化学气相沉积工艺形成的氮化物层和/或氧化物。在其他实施例中，还可使用其他电介质材料来形成RESURF氧化物230。
如图2C所示，蚀刻掩膜235形成在沉积氧化物230b的表面上（RESURF氧化物230上）。如本文所述，可使用多种方法来形成蚀刻掩膜235。例如，可使用光刻法和/或使用阻挡层（例如氮化物层）来形成蚀刻掩膜235。在形成蚀刻掩膜235之后，可使用例如缓冲氧化物蚀刻(BOE)工艺，通过蚀刻掩膜235中的开口蚀刻RESURF氧化物230，以形成例如本文所讨论的双斜坡漂移场板。该蚀刻工艺至少由于沉积氧化物230b与热氧化物230a之间的蚀刻速率的差异所致的过度蚀刻沉积氧化物230b，而产生图2D所示的RESURF氧化物230的双斜坡末端部分。如图2D所示，RESURF氧化物230的双斜坡末端部分包括第一表面222和第二表面223，其中第一表面222由热氧化物230a形成且第二表面223由沉积氧化物230b形成。
在执行图2D的蚀刻工艺之后，可如图2E所示移除蚀刻掩膜235。如图2E所示，第一表面222具有与硅基板250的表面不平行且与硅基板250的表面不正交的第一斜坡。还如图2E所示，第二表面223具有与硅基板250的表面不平行且与硅基板250的表面不正交的第二斜坡。如图2E所示，第一表面222的第一斜坡始于LDMOS200的沟道区与漂移区之间的边界处，而第二表面223的第二斜坡始于第一表面222的第一斜坡的顶部处。
在LDMOS200中，如图2E所示，RESURF氧化物230的双斜坡末端部分（表面222和223的组合）可以表示为单个表面，这个单个表面具有沿着第一平面对齐的第一部分，而这个单个表面的第二部分沿着第二平面对齐，第一平面与第二平面不平行。在该例子中，第一平面可被描述为与硅基板250的顶部表面不平行，且第二平面可被描述为也与硅基板250的顶部表面不平行。
在LDMOS200中，表面的第一部分的第一平面相对于硅基板250的顶部表面而限定第一角度，且表面的第二部分的第二平面相对于硅基板250的顶部表面而限定第二角度，其中第一角度小于第二角度。在其他实施例中，第一角度可大于第二角度。换句话讲，在LDMOS器件200中，由第一表面222的第一斜坡相对于硅基板250的顶部表面而限定的角度小于由第二表面223的第二斜坡相对于硅基板250的顶部表面而限定的角度。另外在该例子中，在从例如沟道区观察时，这单个表面还可表示为基本上的凹表面。更进一步地，单个表面可表示为具有三个拐点，第一拐点位于第一斜坡222的开始处（硅基板250的顶部表面T处），第二拐点位于第一斜坡222的顶部以及第二斜坡223的开始处，且第三拐点位于第二斜坡223的顶部（RESURF氧化物230的顶部表面TR处）。在其他实施例中，具有成角度部分的额外的电介质层可包括在RESURF氧化物230中，所述成角度部分具有与上文所述那些相同或不同的角度。
在后续加工步骤中，栅极电介质（例如栅极电介质125）可形成在沟道区253上且栅电极（例如栅极多晶硅126）可形成在沟道区253上以及RESURF氧化物230的至少一部分上（例如，至少第一表面222和第二表面223上）。在一些实施例中，栅极电介质还可设置在RESURF氧化物230的顶部表面TR上。此外，可在源极区251中执行源极注入工艺且可在漏极区（未示出）中执行漏极注入工艺。在某些实施例中，这些注入工艺可包括相同注入步骤中的一者或多者。在其他实施例中，可使用不同注入步骤来执行注入工艺。
图3为表300，示出了常规LDMOS晶体管与根据实施例的包括双斜坡场板的LDMOS晶体管的性能参数的比较。在表300中，在常规LDMOS器件（包括用作漂移场板的LOCOS场氧化物）与包括使用例如上文针对图1和图2所述的RESURF氧化物来形成的双斜坡场板的LDMOS器件（例如LDMOS器件100）之间进行比较。表300中所示的数据被归一化且对应于包括用于给定半导体工艺的标准NDD区掺杂物剂量的常规LDMOS器件以及具有包括比用于该给定半导体工艺的标准剂量高25%的NDD区掺杂物剂量的双斜坡场板的LDMOS器件。
如图3所示，常规(Conv.)LDMOS器件（具有标准NDD区剂量）的BVoff与具有双斜坡场板的（新）LDMOS器件（具有标准NDD区剂量+25%）的BVoff是相当的，具有双斜坡场板的LDMOS器件的BVoff比常规LDMOS器件低1%。还如表300所示，如本文所讨论，与常规器件相比，由于电场集边的降低，具有双斜坡场板的LDMOS器件的BVon和Rdson显著地提高。这些击穿电压可为大约20-50V（例如，在30-40V的范围内）。在该例子中，BVon改善13%以上，而Rdson改善4.75%。虽然增加常规器件的NDD掺杂物剂量（例如，增加至与具有双斜坡场板的器件相同的水平）可导致常规器件的降低的Rdson，但该改善将会导致BVoff和/或BVon的（可能大幅）降低，这对HV LDMOS器件（例如本文所述的那些）而言是不良的。
图4为曲线图400，示出了沿着常规LDMOS晶体管的传导通路（例如，从源极区到漏极区）的表面电场（在半导体基板的顶部表面上）与沿着包括双斜坡场板的LDMOS晶体管（例如LDMOS器件100）的传导通路的表面电场的比较。出于举例说明的目的，还将结合图1描述曲线图400。
在曲线图400中，X的归一化值代表在半导体基板的顶部表面（例如，基板150中的顶部表面T）上距离源极区（源极136）的距离。这些距离将取决于具体实施例。例如，在一些具体实施中，从源极到漏极的总距离可为大约2-5微米（例如，3.3微米）。
在图4中，曲线403代表对于具有LOCOS漂移场板的常规LDMOS器件而言沿着该距离的表面电场分布。曲线405代表对于具有双斜坡漂移场板的常规LDMOS器件(LDMOS100)而言沿着该距离的表面电场分布。如曲线图400中曲线403所示，由于常规LDMOS器件的栅极电介质与LOCOS漂移场板之间的界面处的电场集边，因此峰值401出现在电场分布中。此器件的击穿点将接近该电场峰值在包括对应常规LDMOS器件的基板的顶部表面上的位置。
与曲线403相比，曲线405（对应于具有双斜坡漂移场板的LDMOS）在栅极电介质与双斜坡场板之间的界面处不具有类似的电场峰值。因此，此LDMOS器件（例如，LDMOS器件100）的击穿点可位于器件的本体中，而不是位于器件的栅极电介质与场板之间的界面处。与常规LDMOS器件相比，电场集边的这种降低允许生产具有提高的Rdson及增加的（或相当的）击穿电压的HV LDMOS器件。
图5A至5M为示意图，示出了可用于生产LDMOS器件510（例如，HV LDMOS器件、LNDMOS器件）（例如图1所示的LDMOS器件100）、多晶硅电阻器540和/或BJT器件580（每一者均在图5M中示出为器件）的半导体工艺中的至少一些工艺步骤的剖视图。特别地，在该实施例中，可使用与用于生产LDMOS器件510的一个或多个工艺步骤重叠或对应的半导体工艺中的一个或多个工艺步骤来生产多晶硅电阻器540和/或BJT器件580的部分。LDMOS器件510、多晶硅电阻器540和BJT器件580集成到器件500（还可称为集成电路）中。将LDMOS器件510生产在器件500的LDMOS区511中，将多晶硅电阻器540生产在器件500的电阻器区541中，并将BJT器件580生产在器件500的BJT区581中。如图5M所示，BJT器件580包括集电极550、基极560和发射极570。
尽管图5A至5M的剖视示意图示出了BCDMOS工艺中的工艺步骤，但本文所述的技术可应用于多种半导体工艺中。由图5A至5M所示的剖视图所示出的工艺步骤的顺序以举例的方式给出。因此，简化了各工艺步骤和/或未示出中间工艺步骤。在一些实施例中，可以与所示不同的次序来执行本文所述的工艺步骤的至少一些。另外，为将图简化，在每个图中，不是所有的元件均重新标有参考编号。在一些实施例中，本文所述的氧化物可包括或可为电介质的任何组合，所述电介质包括低k电介质、二氧化硅、热生长氧化物、沉积氧化物和/或诸如此类。
如图5A所示，器件500在LDMOS区511中包括基板503以及设置基板503与P型埋区501之间的N型埋区502。可使用一系列工艺步骤，包括注入工艺步骤、氧化工艺步骤、外延生长步骤和/或诸如此类，来形成P型埋区501和N型埋区502。在一些实施例中，N型埋区502和P型埋区501的至少一部分可形成在一个或多个外延层（例如，P型外延层）中，所述一个或多个外延层串联形成（例如，以堆叠的方式形成、在不同时间段期间用中间工艺步骤或层来将一者形成在另一者之上）。例如，可将第一P型外延层形成在基板503上，并且可将第二P型外延层形成在第一P型外延层上。外延层可具有介于大约0.5μm到3μm之间的厚度。在一些实施例中，外延层的一者或多者可具有小于大约0.5μm或大于大约6μm的厚度。在一些实施例中，外延层可具有不同厚度。
如果外延层形成在基板503上，则外延层与基板503可统称为硅器件区505。硅器件区505的顶部表面T在图5A中以虚线示出。硅器件区505的顶部表面T可为水平对齐的基本上平坦的顶部表面T，并且垂直方向可基本上垂直于顶部表面T。尽管顶部表面T和硅器件区505可能不在每个图中均示出，但在随后及先前的图中涉及到了这些特征。
如图5A所示，高电压N阱(HVNWELL)区512形成在P型埋区501中。在一些实施例中，可使用HVNWELL光刻工艺和N型注入工艺（例如，HVNWELL注入工艺）来形成HVNWELL区512。
如果将两个外延层形成在基板503上且第一外延层设置在第二外延层与基板503之间，则HVNWELL区512可具有大约等于设置在第一外延层上的第二外延层的深度的深度。在一些实施例中，HVNWELL区512可具有小于第二外延层的深度的深度，或者可具有超过第二外延层的深度的深度使得HVNWELL区512的至少一部分设置在第一外延层中。在一些实施例中，HVNWELL区512的至少一部分可设置在基板530中。
在该实施例中，在HVNWELL区512已形成之后，形成氮化物层506。氮化物层506的部分形成在LDMOS区511中，并且氮化物层506的部分形成在BJT区581（如，集电极、基极和发射极之间的部分）中。氮化物层506在一些实施例中可为沉积层，并可使用多种加工步骤（包括光刻工艺步骤、蚀刻步骤和/或诸如此类）来形成。
在氮化物层506已形成之后，形成场氧化物504。场氧化物504可具有与氮化物层506的这些部分中至少一些接触或设置在其下方的部分。如图5A所示，场氧化物504的至少一部分可设置在硅器件区505的顶部表面T上方，并且场氧化物504的至少一部分可设置在硅器件区505的顶部表面T下方。在一些实施例中，可使用LOCOS工艺来将场氧化物504作为硅局部氧化(LOCOS)而形成。在一些实施例中，场氧化物504可具有介于与之间的厚度（例如，）。尽管图5A未示出，但在一些实施例中，可执行缓冲氧化、垫氧化、牺牲氧化和/或诸如此类。
图5B为剖视示意图，示出了在氮化物层506已移除之后的器件500。在氮化物层506已移除之后，可将P阱掩膜508（或其部分）形成在器件500的至少一些部分上。未用P阱掩膜508遮掩（或通过P阱掩膜508暴露）的器件500的部分将掺杂P型掺杂物以形成图5C所示的一个或多个P阱区509。如图5B所示，P阱掩膜508形成在LDMOS区511的至少一些部分的上方和BJT区581的至少一些部分的上方。除其他类型的注入（包括防穿通(APT)注入、N型阈值电压调节(NVT)注入、深隔离注入和/或诸如此类）外，还可使用P阱注入来形成P阱区509。在本说明书通篇中，掩膜可为或可包括光致抗蚀剂或其他材料（例如氮化物）。
如图5C所示，若干P阱区509在LDMOS区511中相对于HVNWELL区512侧向地形成，使得HVNWELL区512设置在P阱区509之间（例如，设置在两个P阱区509之间）。另外，如图5C所示，P阱区509（例如，P阱区509的另一部分）在电阻器区541中形成在场氧化物504的下方。因此，P阱区509具有至少一部分设置在电阻器区541中位于场氧化物504与P型埋区501之间。尽管图5B未示出，但在一些实施例中，P阱掩膜508的至少一些部分可形成在电阻器区541的至少一些部分上，使得P阱区509的至少一些部分可不形成在场氧化物504下方。在一些实施例中，可将不同类型的P型区形成在电阻器区541的P型埋区501中。
在一些实施例中，可将用于形成P阱区509的P阱注入工艺用于在BJT器件（未示出）（例如，NPN BJT器件）的基极中形成P阱区。在该实施例中，用于形成P阱区509的P阱注入工艺不用于形成BJT器件580的基极560。在一些实施例中，可将P阱掺杂或注入工艺用于形成BJT器件580的至少一部分。
图5D为剖视示意图，示出了N阱掩膜513（或其部分）在器件500的至少一些部分上的形成。未用N阱掩膜513遮掩（或通过N阱掩膜513暴露）的器件500的部分（例如，LDMOS区511）将掺杂N型掺杂物以形成一个或多个N阱区515。在该实施例中，N阱区515形成在LDMOS区511的HVNWELL区512中。除其他类型的注入（包括APT注入、P型阈值电压调节(PVT)注入和/或诸如此类）外，还可使用N阱注入来形成N阱区515。
在一些实施例中，可将用于形成N阱区515的N阱注入工艺用于在BJT器件（未示出）（例如，PNP BJT器件）的基极中形成N阱区。在该实施例中，用于形成N阱区515的N阱注入工艺不用于在BJT器件580的基极560中形成掺杂区。换句话讲，BJT器件580不包括N阱掺杂或注入工艺。在一些实施例中，可将N阱掺杂或注入工艺用于形成BJT器件580的至少一部分。
如图5E所示，RESURF氧化物520形成在器件500上。在一些实施例中，RESURF氧化物520可为热氧化物和沉积氧化物（例如本文所述的）的任何组合。在一些实施例中，RESURF氧化物520可包括设置在沉积氧化物层上的热氧化物层，或反之亦然。在一些实施例中，热氧化物可具有介于大约与之间的厚度，并且沉积氧化物可具有介于大约与之间的厚度。例如，RESURF氧化物520可包括大约的热氧化物以及大约的沉积氧化物。尽管图5E未示出，但在一些实施例中，在将RESURF氧化物520形成在器件500上之前，可移除形成在器件500上的牺牲氧化物。
图5F为剖视示意图，示出了在已移除图5E中所示的RESURF氧化物520的至少一些部分以形成RESURF氧化物521、522（或RESURF氧化物或RESURF氧化物层的部分）之后的器件500。在一些实施例中，可使用一种或多种掩膜工艺和/或一种或多种蚀刻工艺（例如上文针对图2A-2E所述的）来移除RESURF氧化物520的部分。如图5F所示，RESURF氧化物522的至少一部分设置在电阻器区541中的场氧化物504上。另外，RESURF氧化物523的至少一些部分设置在包括在BJT区581中的BJT器件580的发射极570上。特别地，RESURF氧化物523的至少一部分设置在BJT区581中的发射极570的暴露硅表面（例如，硅器件区505的暴露硅表面（例如，顶部表面T））上。另外，尽管未标记，但RESURF氧化物520的剩余部分设置在集电极550的至少一部分上。
另外，如图5F所示，RESURF氧化物521（其衍生自RESURF氧化物520）的部分设置在LDMOS区511中的LDMOS器件510的暴露硅表面（例如，硅器件区505的暴露硅表面）上。特别地，RESURF氧化物521的一部分设置在HVNWELL区512上和N阱区515上。如图5F（及随后的图）所示，RESURF氧化物521具有双斜坡末端部分（例如，上文针对图1和图2A-2E所述的）。另外，虽然图5F至5M未示出，但RESURF氧化物522、523也可在其末端具有双斜坡部分。RESURF氧化物522、523的具体构型取决于具体实施。
图5G为剖视示意图，示出了与器件500中的基极注入区519并发形成的N型掺杂漂移(NDD)区518的形成。特别地，NDD区518形成在HVNWELL区512中，并且基极注入区519并发（例如，同时）形成在BJT区581中。可使用以不同能量执行的多个注入操作来形成NDD区618。NDD区518可用作LDMOS区511中的LDMOS器件510的漂移区并可具有增加的漂移剂量（与常规LDMOS器件相比）以降低LDMOS器件510的Rdson。
使用NDD掩膜524和N型注入工艺（例如，单个N型注入工艺）来形成NDD区518和基极注入区519。如图5G所示，用于在LDMOS区511中的LDMOS器件510中形成NDD区518的N型注入工艺是与用于形成包括在BJT区581的基极560中的基极注入区519相同的N型注入工艺。因此，如图5G所示，在NDD区518（例如，n型漂移区）的至少掩膜步骤和注入步骤期间，BJT器件580的基极560和发射极570也在NDD掩膜524（其可称为漂移区掩膜或漂移剂量掩膜）中开放（例如，暴露、未遮掩）并被注入。
如图5G所示，NDD区518和基极注入区519各自具有大于N阱区515的深度的深度。如上文所讨论，NDD区518和基极注入区519可各自具有小于N阱区515的深度的深度。如图5G所示，NDD区518和基极注入区519具有大于N阱区515的横向（或水平）宽度Q的横向（或水平）宽度R（从左至右或反之亦然）。
尽管图5G未示出，但PDD区也可以与HVLPDMOS器件或HVPMOS器件（未示出）及NPN BJT器件（未示出）类似的方式形成。可使用双斜坡场板（例如本文所述的那些）来形成这样的高电压P型器件。HVLPDMOS器件或HVPMOS器件的PDD区所用的P型注入还可用于掺杂NPN BJT器件的基极。HVLPDMOS器件或HVPMOS器件的PDD区可用作HVLPDMOS器件或HVPMOS器件的漂移区。换句话讲，在NPNBJT器件（未示出）中，p型漂移区注入可用于掺杂NPN BJT器件，并且至少一个NPN BJT器件可不包括P阱掺杂或注入。
如上文所提及，在一些实施例中，除使用漂移区注入所形成的BJT器件（例如，BJT器件580）之外，可借助使用P阱工艺（对于NPN BJT器件而言）所形成的基极注入区来生产一个或多个BJT器件（未示出），并且可借助使用N阱工艺（对于PNP BJT器件而言）所形成的基极注入区来生产一个或多个BJT器件（未示出）。
图5H为剖视示意图，示出了多晶硅部分在器件500上的形成。如图5H所示，栅极多晶硅526（其还可称为栅电极）形成在LDMOS区511中，并且电阻器多晶硅542（还可称为多晶硅部分）形成在电阻器区541中。在一些实施例中，栅极多晶硅526和电阻器多晶硅542可作为多晶硅层的一部分而形成。在一些实施例中，栅极多晶硅526和电阻器多晶硅542可作为相同多晶硅形成工艺的一部分而形成。在一些实施例中，用于形成栅极多晶硅526的多晶硅沉积工艺可与用于形成电阻器多晶硅542的多晶硅沉积工艺相同。因此，电阻器多晶硅542和栅极多晶硅526可并发形成，而不是使用不同多晶硅工艺步骤形成。在一些实施例中，多晶硅沉积工艺可包括一个或多个掩膜工艺步骤、一个或多个蚀刻步骤和/或诸如此类。
如图5H所示，电阻器多晶硅542设置在RESURF氧化物522上，所述RESURF氧化物设置在场氧化物504上。因此，RESURF氧化物522和场氧化物504设置在电阻器多晶硅542与P阱区509之间。在该实施例中，多晶硅形成不包括BJT区581。尽管图5H未示出，但在一些实施例中，电阻器多晶硅542可直接形成在场氧化物504上。在这样的实施例中，在电阻器区541中的场氧化物504的至少一部分上可不形成（例如，可不包括）RESURF氧化物522。换句话讲，在一些实施例中，RESURF氧化物522可不设置在场氧化物504与电阻器多晶硅542之间。
如图5H所示，栅极氧化物525形成（例如，在栅极多晶硅526的形成之前）在栅极多晶硅526的至少一部分下方（使得栅极氧化物525设置在栅极多晶硅526与硅器件区505的顶部表面T之间）。栅极氧化物525下方的区域可称为LDMOS器件510的沟道区。如图5H所示，栅极氧化物525与RESURF氧化物521的至少一部分接触。特别地，栅极氧化物525的末端与RESURF氧化物521的至少末端接触（如，邻接、邻近），例如在RESURF氧化物521的双斜坡末端的第一斜坡部分的开始处。在一些实施例中，栅极氧化物525可具有介于与之间的厚度（例如，）或更厚的厚度。在一些实施例中，栅极氧化物525可具有小于RESURF氧化物521的厚度的厚度。
如图5H所示，NDD区518的边界（例如，如在该图中取向的左侧边界）与硅器件区505的顶部表面T（其可为外延层的顶部表面）与LDMOS器件510的栅极氧化物525的底部表面之间的界面相交（例如，止于该界面处）。相比之下，N阱区515的边界（例如，如在该图中取向的左侧边界）可与硅器件区505的顶部表面T（其可为外延层的顶部表面）与LDMOS器件510的RESURF氧化物520的底部表面之间的界面相交。如图5H所示，NDD区518（栅极氧化物525下方）的边界可与HVNWELL区512的边界大约相同（例如，与之对应或相邻）。
如图5H所示，N阱区515设置在NDD区518中，所述NDD区设置在HVNWELL区512中，并且HVNWELL区512设置在（例如横向地设置在）P阱区509的部分之间。因此，N阱区515、NDD区518和HVNWELL区512具有不同横截面积。
如图5H所示，NDD区518的边界（例如，如在该图中取向的右侧边界）与场氧化物504和硅器件区505之间的界面相交（例如，止于该界面处）。换句话讲，NDD区518的边界（例如，如在该图中取向的右侧边界）止于场氧化物504的底部表面处。相似地，N阱区515的边界（例如，如在该图中取向的右侧边界）也与场氧化物504与硅器件区505之间的界面相交（例如，止于该界面处）。换句话讲，N阱区515的边界（例如，如在该图中取向的右侧边界）止于场氧化物504的底部表面处。如图5H所示，NDD区518（栅极氧化物525下方）的边界（例如，如在该图中取向的右侧边界）不与N阱区515的边界（例如，如在该图中取向的右侧边界）或HVNWELL区512的边界（例如，如在该图中取向的右侧边界）对应（例如，与之分隔开）。
图5I为剖视示意图，示出了用于形成P区532（其可为LDMOS器件510的主体区）以及用于至少掺杂栅极多晶硅526的部分533和电阻器多晶硅542的部分534的P注入掩膜531。P区532设置在P阱区509中。P区532的深度小于P阱区509的深度。如图5I所示，用于掺杂P区532的注入工艺还用于掺杂栅极多晶硅526的部分533和电阻器多晶硅542的部分534。因此，电阻器多晶硅542的部分534可与栅极多晶硅526的部分533及P区532并发掺杂。P区532以及部分533、534的掺杂可为使用P型掺杂物执行的相对较轻的掺杂（例如，浓度低于P阱区509的浓度）。部分534的至少一部分（例如，沿着顶部的中部）可限定电阻器多晶硅542的电阻器主体区535。换句话讲，在LDMOS器件510主体注入期间，P注入掩膜可在电阻器多晶硅542周围开放（例如，暴露、未遮掩）使得电阻器多晶硅542可被掺杂。P区532设置在P阱区509的至少一部分中。
电阻器多晶硅542的部分534可包括电阻器多晶硅542的电阻器主体区535的至少一些部分。在一些实施例中，可形成P注入掩膜531（其可称为主体注入掩膜）使得仅掺杂电阻器多晶硅542的电阻器主体区535。P区532可具有低于P阱区509的掺杂物浓度（例如，低一个数量级）的掺杂物浓度。
在一些实施例中，可借助与用于掺杂P区532相同的注入工艺（或其步骤）以及借助用于掺杂LDMOS器件510的源极的N型注入来掺杂电阻器多晶硅542。在一些实施例中，可在与NMOS工艺相关的源极/漏极(S/D)注入期间形成源极注入。
图5J为剖视示意图，示出了使用NLDD注入掩膜539形成的N型轻掺杂漏极(NLDD)区536、537。如图5J所示，栅极多晶硅526的至少一部分也在NLDD注入工艺期间掺杂。尽管图5J未示出，也可执行P型LDD注入。在一些实施例中，可在执行NLDD注入工艺之前和/或在执行PLDD注入工艺之前执行栅极密封氧化工艺（未示出）。如图5J所示，NLDD注入工艺不包括电阻器区541和BJT区581。在一些实施例中，电阻器区541和/或BJT区581的至少一些部分可暴露于NLDD注入。例如，电阻器多晶硅542的至少一部分（例如，其电阻器主体区）可暴露于NLDD注入。
如图5K所示，执行原硅酸四乙酯(TEOS)沉积工艺和蚀刻，以形成用于LDMOS器件510的垫片551以及用于多晶硅电阻器540的垫片552。可使用垫片回蚀工艺来形成垫片551和垫片552。
在垫片551、552已形成之后，借助使用P+注入掩膜553（其可称为源极掩膜和/或漏极掩膜）的P+注入工艺（其为源极注入工艺和/或漏极注入工艺的一种类型）来掺杂电阻器多晶硅542的每个末端，以形成P+区555、556。P+注入掩膜可与PMOS器件（未示出）的P+源极/漏极(S/D)注入相关。电阻器多晶硅542的末端（或接触区）可用P型掺杂物进一步掺杂，使得随后可使用（或经由）多晶硅电阻器540的P+区555、556来形成欧姆（而不是整流）接触。如图5K所示，电阻器多晶硅542的此前已掺杂的末端部分未用P+注入掩膜553遮掩（或通过P+注入掩膜553暴露）以形成P+区555、556。在一些实施例中，P+区可称为多晶硅电阻器540的接触区。电阻器主体区535（例如，图5I所示）可设置在P+区555、556之间。
另外，如图5K所示，用P+注入来掺杂BJT器件580的发射极570以在基极注入区519中形成P+区557。因此，可用与PMOS器件相关的P+注入工艺来并发掺杂多晶硅电阻器540的至少一些部分以及BJT器件580的至少一些部分。如图5K所示，集电极550还包括P+区558。
在该实施例中，仅示出P+注入。在一些实施例中，还可执行与NMOS器件（未示出）相关的N+源极/漏极注入。尽管该实施例中未示出，但可用与NMOS器件相关的N+注入工艺来并发掺杂多晶硅电阻器（未示出）的至少一些部分以及NPN BJT器件（未示出）的至少一些部分。
在P+注入工艺已执行之后，如图5L所示，在器件500上形成（例如，沉积、生长）自对准多晶硅化物阻挡氧化物561。在一些实施例中，自对准多晶硅化物阻挡氧化物561可称为自对准多晶硅化物氧化物。然后可对自对准多晶硅化物阻挡氧化物561图案化，使得自对准多晶硅化物阻挡氧化物561被移除，但器件500的不需要形成自对准多晶硅化物的区域（例如电阻器多晶硅542的中央P掺杂部分）除外。在对自对准多晶硅化物阻挡氧化物561图案化之后，可在器件500上形成金属层（未示出）。然后该金属层可作为自对准多晶硅化物工艺的一部分而反应（例如，与跟金属层接触的硅反应）。因此，在自对准多晶硅化物加工期间，自对准多晶硅化物形成在电阻器多晶硅542的P+区555、556上，而不形成在电阻器主体（设置在P+区555、556之间的电阻器多晶硅542的中央P掺杂部分（其用LNDMOS P型主体注入来掺杂））上。
相似地，可对自对准多晶硅化物阻挡氧化物561蚀刻（图案化），使得自对准多晶硅化物591、592和593可分别形成在如图5M所示的LDMOS器件510的栅极、源极和漏极上。另外，可将自对准多晶硅化物594和595形成在多晶硅电阻器540的每个末端上（分别形成在P+区555和556上）。最后，可将自对准多晶硅化物596、597、598分别形成在BJT器件580的集电极550、基极560和发射极570的每一者上。未示出继自对准多晶硅化物的形成之后的工艺步骤，例如触点形成、钝化、金属化、电介质和通孔形成。
在一些实施例中，器件500中可包括额外类型的半导体结构。例如，除BJT器件580、多晶硅电阻器540和LDMOS器件510之外，还可将电容器器件形成在器件500中。
图6为流程图，示出了根据实施例的形成具有双斜坡场板的LDMOS器件（例如LDMOS器件100）的方法600。可使用本文所述的半导体加工操作（步骤）（例如，针对图2A-2E以及5A-5M所述的那些操作）来实施方法600。因此，在图6所示的方法600的以下描述中，将视情况进一步参考本公开的其他图。
方法600包括，在方框610处，在半导体基板中形成沟道区（例如，LDMOS器件的沟道区）。可使用多种掩膜、沉积和/或注入操作（例如本文所述的那些）来形成方框610的沟道区。例如，在一个实施例中，可至少部分地使用一种或多种阱形成工艺、栅极氧化形成工艺以及栅极多晶硅形成工艺（例如上文针对图5A至5M所讨论的那些）来形成沟道区。在其他实施例中，可使用其他半导体加工操作来形成沟道区。
在方框620处，方法600包括与沟道区相邻地在半导体基板中形成漂移区。可使用多种掩膜和/或注入操作（例如本文所述的那些）来形成方框630的漂移区。例如，在一个实施例中，可至少部分地使用一种或多种阱形成工艺和NDD工艺（例如上文针对图5A至5M所讨论的那些）来形成漂移区。在其他实施例中，可使用其他半导体加工操作来形成漂移区。
在方框630处，方法600包括在半导体基板上形成第一电介质层。在一个实施例中，方框630的第一电介质层可为用作RESURF氧化物的第一电介质层的热生长氧化物层（例如，RESURF氧化物230的热氧化物230a）。在方框640处，方法600包括在第一电介质层上形成第二电介质层。在示例性实施例中，方框640的第二电介质层可为用作RESURF氧化物的第二电介质层的沉积氧化物（例如，RESURF氧化物230的沉积氧化物230b）。
在方框650处，方法600包括在第二电介质层上形成掩膜层。可使用光刻技术来形成方框650的掩膜层以形成图案，RESURF氧化物通过该图案蚀刻（例如，使用湿法BOE）而形成设置在方框620的漂移区上方的场板（漂移区场电介质板）的一个（或多个）双斜坡末端部分。例如，可将光致抗蚀剂旋涂在半导体基板晶片上，然后使用紫外线来暴露。然后可移除暴露部分（或未暴露部分，取决于抗蚀剂类型和/或具体实施）以形成掩膜层。
在方框660处，通过掩膜层中的开口来蚀刻RESURF氧化物（第一和第二电介质层）。在方法600中，方框660处的蚀刻导致第一电介质层和第二电介质层从LDMOS器件的沟道区中移除。方框660处的蚀刻还导致第一电介质具有带有相对于半导体基板的顶部表面的第一斜坡（例如，斜坡222）的表面，其中第一斜坡始于沟道区与漂移区之间的边界（在LDMOS器件的栅极电介质的一个末端）处。方框660处的蚀刻还导致第二电介质具有带有相对于半导体基板的顶部表面的第二斜坡（例如，第二斜坡222）的表面，其中第二斜坡不同于第一斜坡且始于第一斜坡的顶部处。如本文所讨论，可由以下中一者或多者来控制第一斜坡和第二斜坡的布置以及第一斜坡与第二斜坡之间的差异：第一和第二电介质层的各自厚度、第一和第二电介质层所使用的各自的材料、和/或第一和第二电介质层的各自的蚀刻速率（例如，对于给定的蚀刻剂而言）的差异。
方法600还包括在方框670处形成栅极电介质（在沟道区上方）。在某些实施例中，方框670的栅极电介质的形成可作为方框610处形成沟道区的一部分而被包括。在其他实施例中，可以多种可能的次序来执行用于形成LDMOS器件（包括栅极电介质）的沟道区的各个半导体工艺步骤。
在方框680处，方法600包括形成栅电极（例如栅极多晶硅126或栅极多晶硅526），其中栅电极设置在栅极电介质（方框670的栅极电介质）上、设置在第一电介质层（方框660的第一电介质层）的表面上以及设置在第二电介质层（方框660的第二电介质层）的表面上。在某些实施例中，如同方框670的栅极电介质一样，方框680的栅电极的形成可作为方框610处形成沟道区的一部分而被包括。在其他实施例中，可以多种可能的次序来执行用于形成LDMOS器件（包括栅电极）的沟道区的各个半导体工艺步骤。
可在数字电子电路中或在计算机硬件、固件、软件中或在它们的组合中实现本文所述的各技术的具体实施。方法的部分也可由专用逻辑电路（例如，FPGA（现场可编程门阵列）或ASIC（专用集成电路））来执行，并且设备可作为专用逻辑电路（例如，FPGA（现场可编程门阵列）或ASIC（专用集成电路））来实现。
可在计算系统中实现具体实施，该计算系统包括后端部件（例如，数据服务器），或者包括中间件部件（例如，应用服务器），或者包括前端部件（例如，具有图形用户界面或网页浏览器的客户端计算机（用户可通过该图形用户界面或网页浏览器与具体实施交互）），或者这样的后端、中间件或前端部件的任何组合。部件可通过数字数据通信的任何形式或介质（例如，通信网络）进行互连。通信网络的例子包括局域网(LAN)和广域网(WAN)，例如互联网。
一些具体实施可使用各种半导体处理和/或封装技术来实现。一些实施例可使用与半导体基板相关的各种半导体处理技术来实现，这些半导体基板包括但不限于例如硅(Si)、砷化镓(GaAs)、碳化硅(SiC)和/或诸如此类。
虽然所述具体实施的某些特征已如本文所述进行举例说明，但本领域技术人员此时将想到许多修改形式、替代形式、变化形式和等同形式。因此，应当理解，所附权利要求旨在涵盖落入实施例的范围内的所有这样的修改形式和变化形式。应当理解，它们仅以举例的方式而不是以限制的方式呈现，并且可在形式和细节方面进行各种改变。本文所述的设备和/或方法的任何部分可以任何组合加以组合，但相互排斥的组合除外。本文所述的实施例可包括所述的不同实施例的功能、部件和/或特征的各种组合和/或子组合。

Claims (20)

1.一种横向扩散金属氧化物半导体晶体管，即LDMOS晶体管，包括：
源极区，所述源极区设置在半导体基板中；
漏极区，所述漏极区设置在所述半导体基板中；
沟道区，所述沟道区设置在所述半导体基板中位于所述源极区与所述漏极区之间；
漂移区，所述漂移区设置在所述半导体基板中位于所述沟道区与所述漏极区之间；
场电介质板，所述场电介质板设置在所述半导体基板上位于所述漂移区的至少一部分上方；以及
栅电极，所述栅电极设置在所述场电介质板的至少一部分上，
所述场板包括：
第一部分，所述第一部分具有与所述栅电极接触的表面，所述第一部分的所述表面具有相对于所述半导体基板的表面的第一斜坡；以及
第二部分，所述第二部分设置在所述第一部分上并具有与所述栅电极接触的表面，所述第二部分的所述表面具有相对于所述半导体基板的所述表面的第二斜坡，所述第二斜坡不同于所述第一斜坡。
2.根据权利要求1所述的LDMOS晶体管，其中所述第一斜坡始于所述沟道区与所述漂移区之间的边界处。
3.根据权利要求1所述的LDMOS晶体管，其中所述第二斜坡始于所述第一斜坡的顶部处。
4.根据权利要求1所述的LDMOS晶体管，其中：
所述第一斜坡与所述半导体基板的所述表面不平行且与所述半导体基板的所述表面不正交；并且
所述第二斜坡与所述半导体基板的所述表面不平行且与所述半导体基板的所述表面不正交。
5.根据权利要求1所述的LDMOS晶体管，其中所述场板的所述第一部分包括第一电介质并且所述场板的所述第二部分包括第二电介质。
6.根据权利要求1所述的LDMOS晶体管，其中所述场板的所述第一部分包括直接设置在所述半导体基板上的热生长氧化物并且所述场板的所述第二部分包括直接设置在所述热生长氧化物上的沉积氧化物。
7.根据权利要求1所述的LDMOS晶体管，其中由所述第一斜坡限定的角度小于由所述第二斜坡限定的角度。
8.根据权利要求1所述的LDMOS晶体管，其中所述场板的所述第一部分包括直接设置在所述半导体基板上的热生长氧化物并且所述场板的所述第二部分包括直接设置在所述热生长氧化物上的沉积氧化物，对于相同的蚀刻剂，所述沉积氧化物具有的蚀刻速率不同于所述热生长氧化物的蚀刻速率。
9.根据权利要求1所述的LDMOS晶体管，其中所述场板的所述第一部分包括第一电介质并且所述场板的所述第二部分包括第二电介质，所述第二电介质具有的厚度不同于所述第一电介质的厚度。
10.根据权利要求1所述的LDMOS晶体管，其中：
所述源极区、所述漏极区和所述漂移区包括n型硅；并且
所述沟道区包括p型硅。
11.根据权利要求1所述的LDMOS晶体管，其中：
所述源极区、所述漏极区和所述漂移区包括p型硅；并且
所述沟道区包括n型硅。
12.一种横向扩散金属氧化物半导体晶体管，即LDMOS晶体管，包括：
沟道区，所述沟道区设置在半导体基板中；
栅极电介质，所述栅极电介质设置在所述沟道区上；
漂移区，所述漂移区设置在所述半导体基板中与所述沟道区相邻；以及
场板，所述场板具有设置在所述半导体基板的顶部表面与所述栅极电介质之间的末端部分，所述末端部分具有与所述栅极电介质接触的表面，所述表面具有沿着与第二平面不平行的第一平面对齐的第一部分，所述表面的第二部分沿着所述第二平面对齐，所述第一平面与所述半导体基板的所述顶部表面不平行并且所述第二平面与所述半导体基板的所述顶部表面不平行。
13.根据权利要求12所述的LDMOS晶体管，其中：
所述场板的所述第一部分包括热生长氧化物；并且
所述场板的所述第二部分包括沉积氧化物。
14.根据权利要求12所述的LDMOS晶体管，其中：
所述场板的所述第一部分包括热生长氧化物；并且
所述场板的所述第二部分包括衍生自原硅酸四乙酯前体，即TEOS前体，的沉积氧化物。
15.根据权利要求12所述的LDMOS晶体管，其中：
所述场板的所述第一部分包括热生长氧化物；并且
所述场板的所述第二部分包括致密化的沉积氧化物。
16.根据权利要求12所述的LDMOS晶体管，其中：
所述场板的所述第一部分包括热生长氧化物；并且
所述场板的所述第二部分包括未致密化的沉积氧化物。
17.根据权利要求12所述的LDMOS晶体管，其中：
所述表面的所述第一部分的所述第一平面相对于所述半导体基板的所述顶部表面限定第一角度；并且
所述表面的所述第二部分的所述第二平面相对于所述半导体基板的所述顶部表面限定第二角度，
所述第一角度小于所述第二角度。
18.一种形成横向扩散金属氧化物半导体晶体管，即LDMOS晶体管的方法，所述方法包括：
在半导体基板中形成沟道区；
在所述半导体基板中与所述沟道区相邻地形成漂移区；
在所述半导体基板上形成第一电介质层；
在所述第一电介质层上形成第二电介质层；
在所述第二电介质层上形成掩膜层；
通过所述掩膜层中的开口蚀刻所述第一电介质层和所述第二电介质层，所述蚀刻导致：
所述第一电介质层和所述第二电介质层从所述沟道区中移除；
所述第一电介质具有带有相对于所述半导体基板的顶部表面的第一斜坡的表面，所述第一斜坡始于所述沟道区与所述漂移区之间的边界处；以及
所述第二电介质具有带有相对于所述半导体基板的所述顶部表面的第二斜坡的表面，所述第二斜坡不同于所述第一斜坡且始于所述第一斜坡的所述顶部处。
19.根据权利要求18所述的方法，其中所述蚀刻包括执行缓冲氧化物蚀刻，即BOE，所述第二电介质层具有的针对所述BOE的蚀刻速率与所述第一电介质层针对所述BOE的蚀刻速率不同。
20.根据权利要求18所述的方法，还包括：
在所述沟道区上形成栅极电介质；以及
形成栅电极，所述栅电极设置在所述栅极电介质上、设置在所述第一电介质层的所述表面上以及设置在所述第二电介质层的所述表面上。
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