TWI595660B - 具有雙傾斜場板的ｌｄｍｏｓ元件及其形成方法 - Google Patents

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TWI595660B
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金成龍
馬克 史密特
克里斯多夫 納薩
史蒂芬 雷比格
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費爾契德半導體公司
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Description

具有雙傾斜場板的LDMOS元件及其形成方法
本說明書是關於橫向擴散金屬氧化物半導體電晶體，以及用於形成所述橫向擴散金屬氧化物半導體電晶體的方法。
設計並工程化電晶體以供使用半導體製程進行製造通常涉及用一或多個效能參數換取一或多個其他效能參數。作為一些實例，此等效能參數可包含汲極至源極導通電阻(drain to source on resistance,Rdson)、切斷崩潰電壓(off breakdown voltage,BVoff)以及接通崩潰電壓(on breakdown voltage,BVon)。舉例而言，在橫向擴散金屬氧化物半導體(laterally diffused metal-oxide-semiconductor,LDMOS)電晶體中，漂移區域(drift region)中的摻雜劑劑量(漂移劑量(drift dose)或DD)可改變以修改給定LDMOS電晶體的Rdson。舉例而言，相比於使用較低漂移劑量製造的具有相同實體組態的LDMOS電晶體，增大用以製造給定LDMOS電晶體的半導體製程的漂移劑量將降低所述電 晶體的Rdson。
然而，增大給定LDMOS電晶體的漂移劑量亦可降低電晶體的BVon及/或BVoff，此可能為不良的。舉例而言，增大用於給定電晶體的漂移劑量可能引起電晶體的閘極介電質與使用矽局部氧化(local-oxidation of silicon,LOCOS)形成的場氧化物之間的邊界處電場聚集(例如，在矽基板的頂表面處)的增加，所述場氧化物安置於電晶體的漂移區域的半導體基板中。相比於使用較低漂移劑量時的給定電晶體，此電場聚集的增加可能降低給定電晶體的崩潰電壓(BVon及BVoff)，從而引起給定電晶體的崩潰在較低電壓下在閘極介電質及場氧化物邊界處(或附近)發生。因此，用較低BVon及BVoff換取Rdson的改良。隨著對半導體元件的效能要求增加，製造具有可接受的Rdson值以及可接受的崩潰電壓值的電晶體可能不可使用當前做法來達成。
在一個一般態樣中，一種橫向擴散金屬氧化物半導體(LDMOS)電晶體可包含：源極區域，安置於半導體基板中；汲極區域，安置於所述半導體基板中；以及通道區域，在所述源極區域與所述汲極區域之間安置於所述半導體基板中。所述LDMOS電晶體亦可包含：漂移區域，在所述通道區域與所述汲極區域之間安置於所述半導體基板中；場介電質板，在所述漂移區域的至少一部分上方安置於所述半導體基板上；以及閘電極，安置於所 述場介電質板的至少一部分上。所述場板可包含：第一部分，具有與所述閘電極接觸的表面，所述第一部分的所述表面相對於所述半導體基板的表面具有第一斜面；以及第二部分，安置於所述第一部分上且具有與所述閘電極接觸的表面，所述第二部分的所述表面相對於所述半導體基板的所述表面具有第二斜面，所述第二斜面不同於所述第一斜面。
在隨附圖式以及以下描述中闡述一或多個實施方案的細節。其他特徵將自描述以及圖式且自申請專利範圍顯而易見。
100‧‧‧電晶體
101‧‧‧P型內埋層
102‧‧‧N型內埋區域
104‧‧‧場氧化物
109‧‧‧P阱區域
112‧‧‧HV N阱區域
115‧‧‧N阱區域
118‧‧‧N型摻雜漂移區域
121‧‧‧RESURF氧化物
122‧‧‧表面/第一部分
123‧‧‧表面/第二部分
125‧‧‧閘極介電質
126‧‧‧多晶矽閘電極
127‧‧‧界面
132‧‧‧P區域
136‧‧‧N型源極區域
137‧‧‧N型汲極區域
150‧‧‧基板
191‧‧‧金屬矽化物
192‧‧‧金屬矽化物
193‧‧‧金屬矽化物
200‧‧‧LDMOS元件
222‧‧‧第一表面/斜面
223‧‧‧第二表面/第二斜面
230‧‧‧RESURF氧化物
230a‧‧‧熱生長氧化物層/熱氧化物
230b‧‧‧經沉積氧化物層
235‧‧‧蝕刻罩幕
250‧‧‧矽基板
251‧‧‧源極區域
253‧‧‧通道區域
255‧‧‧漂移區域
300‧‧‧表
400‧‧‧曲線圖
401‧‧‧峰值
403‧‧‧曲線
407‧‧‧曲線
500‧‧‧元件
501‧‧‧P型內埋區域
502‧‧‧N型內埋區域
503‧‧‧基板
504‧‧‧場氧化物
505‧‧‧矽元件區域
506‧‧‧氮化物層
508‧‧‧P阱罩幕
509‧‧‧P阱區域
510‧‧‧LDMOS元件
511‧‧‧LDMOS區域
512‧‧‧高電壓N阱區域
513‧‧‧N阱罩幕
515‧‧‧N阱區域
518‧‧‧N型摻雜漂移區域
519‧‧‧基極植入區域
520‧‧‧RESURF氧化物
521‧‧‧RESURF氧化物
522‧‧‧RESURF氧化物
523‧‧‧RESURF氧化物
524‧‧‧NDD罩幕
525‧‧‧閘極氧化物
526‧‧‧閘極多晶矽
531‧‧‧P-植入罩幕
532‧‧‧P-區域
533‧‧‧部分
534‧‧‧部分
535‧‧‧電阻器本體區域
536‧‧‧N型輕摻雜汲極區域
537‧‧‧N型輕摻雜汲極區域
539‧‧‧NLDD植入罩幕
540‧‧‧多晶矽電阻器
541‧‧‧電阻器區域
542‧‧‧電阻器多晶矽
550‧‧‧集極
551‧‧‧間隔物
552‧‧‧間隔物
553‧‧‧P+植入罩幕
555‧‧‧P+區域
556‧‧‧P+區域
557‧‧‧P+區域
558‧‧‧P+區域
560‧‧‧基極
561‧‧‧金屬矽化物阻斷氧化物
570‧‧‧發射極
580‧‧‧BJT元件
581‧‧‧BJT區域
591‧‧‧金屬矽化物
592‧‧‧金屬矽化物
593‧‧‧金屬矽化物
594‧‧‧金屬矽化物
595‧‧‧金屬矽化物
596‧‧‧金屬矽化物
597‧‧‧金屬矽化物
598‧‧‧金屬矽化物
600‧‧‧方法
610~680‧‧‧區塊
Q‧‧‧橫向寬度
R‧‧‧橫向寬度
T‧‧‧頂表面
TR‧‧‧頂表面
圖1為說明根據實施例的橫向擴散金屬氧化物半導體(LDMOS)電晶體100的側視橫截面圖的圖式。
圖2A至圖2E為說明根據實施例的用於製造雙傾斜場板的至少一些製程步驟的橫截面視圖的圖式。
圖3為說明習知LDMOS電晶體的效能參數與根據實施例的包含雙傾斜場板的LDMOS電晶體的效能參數的比較的表。
圖4為說明沿著習知LDMOS電晶體的導電路徑的表面電場與沿著根據實施例的包含雙傾斜場板的LDMOS電晶體的導電路徑的表面電場的比較的曲線圖。
圖5A至圖5M為說明半導體製程中的至少一些製程步驟的橫截面圖的圖式。
圖6為說明根據實施例的形成具有雙傾斜場板的LDMOS元件的方法的流程圖。
本文中的揭露內容是關於具有雙傾斜場板(其亦可被稱作場介電質板或漂移場介電質)的半導體元件，諸如，橫向擴散金屬氧化物半導體(LDMOS)電晶體。本文中的揭露內容進一步是關於用於製造此等半導體元件的對應方法。具有雙傾斜場板的此等LDMOS元件可用增大的漂移劑量來製造(以降低Rdson)，同時相比於包含(例如)使用矽局部氧化(LOCOS)形成的漂移場氧化物的習知LDMOS電晶體亦具有類似或改良的崩潰電壓效能。
另外，使用本文中所描述的半導體處理方法，半導體元件(例如，不同於LDMOS電晶體的半導體元件)可使用半導體製程內與用以製造其他半導體元件(例如，LDMOS電晶體)的一或多個製程步驟重疊或對應的一或多個製程步驟來製造。舉例而言，用以製造第一半導體元件的部分的製程步驟亦可用以製造第二半導體元件的部分。換言之，同一製程步驟可用以製造積體電路內不同半導體元件的不同部分。可為用以製造第一半導體元件的部分的製程步驟的製程步驟可按照出乎意料的方式用以製造第二半導體元件的部分。
本文中的揭露內容可關於用於製造包含以下各者的各種 元件的製程：多晶矽電阻器、電容器、雙極接面電晶體(bipolar junction transistor,BJT)元件(例如，NPN BJT元件、PNP BJT元件)、互補金屬氧化物半導體(complementary metal-oxide semiconductor,CMOS)元件(例如，P型金屬氧化物半導體場效電晶體(MOSFET)(PMOSFET或PMOS)元件、N型MOSFET(NMOSFET或NMOS)元件)、橫向擴散金屬氧化物半導體(LDMOS)元件(例如，N型LDMOS、(LNDMOS)元件、P型LDMOS(LPDMOS)元件)等。包含至少BJT元件、CMOS元件、LDMOS元件的半導體製程可被稱作BCDMOS製程。
圖1為說明根據實施例的橫向擴散金屬氧化物半導體(LDMOS)元件100的側視橫截面圖的圖式。圖1所示的LDMOS元件100包含高電壓(high voltage,HV)N型LDMOS(HV LNDMOS)電晶體。雖然未圖示，但HVP型LDMOS(NV LPDMOS)電晶體可使用與圖1所示的LDMOS元件100類似的組態來形成。在實例實施例中，LDMOS元件100可使用本文中所描述的半導體製程步驟(諸如，下文關於圖2A至圖2E以及圖5A至圖5M所說明並論述的製程步驟)來形成。為了清楚及簡潔起見，彼等製程步驟並未關於圖1進行詳細描述，且圖1的描述論述LDMOS元件100的各種特徵而不著重用以形成彼等特徵的特定處理細節中的每一者。在其他實施例中，其他半導體處理步驟可用以製造LDMOS元件100。
如圖1所示，LDMOS元件100可形成於包含P型內埋層 101的基板150中。P型內埋層101可形成為(例如)磊晶層。LDMOS元件100亦包含形成於P型內埋層101中的N型內埋區域102。LDMOS元件100更包含場氧化物104，場氧化物104可諸如以本文中所描述的方式使用矽局部氧化(LOCOS)製程來形成。
LDMOS元件100亦包含多個阱區域、P型矽區域以及N型矽區域。舉例而言，LDMOS元件100包含P阱區域109、HV N阱(HVNWELL)區域112、N阱區域115，以及N型摻雜漂移(N-type doped drift,NDD)區域118。LDMOS元件100更包含P區域132(其可被用作LDMOS元件100的本體區域)、N型源極區域136以及N型汲極區域137。LDMOS元件100更包含閘極介電質(例如，高品質閘極氧化物)125以及多晶矽閘電極126。
如圖1所說明，LDMOS 100亦包含金屬矽化物(salicide)191、192及193，其可用以形成與LDMOS 100的各種特徵的歐姆接觸。舉例而言，金屬矽化物191可形成與LDMOS 100的本體區域(P區域132)以及源極區域136的歐姆接觸。金屬矽化物192可形成與閘極多晶矽126的歐姆接觸。金屬矽化物193可形成與LDMOS元件100的汲極區域137的歐姆接觸。諸如金屬化層、接觸窗(contact)以及介層窗(via)的額外互連層可安置於金屬矽化物191、192及193上(或與金屬矽化物191、192及193電耦接)，以提供與用於其他電路部件的LDMOS元件100的端子的電連接，或連接LDMOS元件100的端子(源極區域136以及汲極區域137)與電源供應器的對應端子。
LDMOS元件100亦包含RESURF氧化物121，其用以形成雙傾斜場板(其亦可被稱作(例如)漂移區域介電質板或漂移區域場介電質)121。RESURF氧化物可使用本文中所描述的技術形成。如圖1所示，RESURF氧化物(場板)121包含第一部分，所述第一部分包含與閘電極126接觸的表面122。第一部分的表面122相對於LDMOS元件100的半導體基板的表面具有第一斜面。RESURF氧化物121亦包含安置於第一部分上的第二部分，其中第二部分包含亦與閘電極126接觸的表面123。RESURF氧化物121的第二部分的表面123相對於基板150的頂表面T具有第二斜面，其中第二斜面不同於第一斜面。
LDMOS元件100的場板(例如，RESURF氧化物121)可被描述為具有安置於半導體基板的頂表面與閘電極126之間的末端部分(包含表面122、123)。在某些實施例中，閘極介電質125亦可安置於半導體基板的頂表面與閘電極126之間(例如，安置於場板的末端部分與閘電極之間)。場板的末端部分可被描述為其末端部分的表面與閘電極126(或閘極介電質125)接觸，其中所述表面包含沿著不平行於第二平面的第一平面對準的第一部分(122)，所述表面的第二部分(123)沿著所述第二平面對準。在LDMOS元件100中，第一平面不平行於半導體基板的頂表面，且第二平面亦不平行於半導體基板的頂表面。如圖1所示，RESURF氧化物(場板)121的相反末端(與汲極區域137接觸)亦可包含雙傾斜末端部分，其具有實質類似於與閘極介電質125及/或閘電 極126接觸的末端部分的組態。
在LDMOS 100中，與習知LDMOS元件中閘極介電質與場氧化物漂移區域介電質之間的界面相比較，安置於基板150的頂表面與閘電極126之間的RESURF氧化物121(漂移場板)的末端部分(雙傾斜末端部分)的配置導致閘極介電質125與RESURF氧化物121之間的界面127處(例如，矽基板150上第一表面122的斜面開始的表面上)的電場聚集的減少。在某些實施例中，電場聚集的此減少導致LDMOS元件100的崩潰點自閘極介電質125與場板之間的界面附近移動至LDMOS元件100的主體中，此可引起崩潰電壓(BVon及BVoff)的對應增大。將LDMOS元件100的崩潰點移動至主體中允許NDD區域118的摻雜劑劑量相比於習知LDMOS元件增大以便降低LDMOS 100的Rdson，其中NDD摻雜劑劑量的所述增大不引起崩潰電壓的不可接受的降低。下文關於圖3進一步詳細地論述此等改良的實例。
圖2A至圖2E為說明根據實施例的用於製造包含雙傾斜場板(例如，針對LDMOS元件的漂移區域)的LDMOS元件200的至少一些製程步驟的橫截面圖的圖式。圖2A至圖2E所示的製程步驟可在製造圖1所示的LDMOS元件100時使用，以及用以製造諸如本文中所描述的其他半導體元件的特徵。
在圖2A中，LDMOS 200包含矽基板250，矽基板250包含界定於其中的源極區域251、通道區域253以及漂移區域255。雖然未圖示，但LDMOS 200亦可包含界定於基板250中的 汲極區域。為了簡化圖2A至圖2E，源極區域251、通道區域253以及漂移區域255抽象地予以展示而無其個別特徵的特定細節。此等區域(以及對應汲極區域)可使用許多遮蔽、蝕刻及/或沉積製程以及其他半導體製造技術來形成。舉例而言，下文關於圖5A至圖5M描述的做法可用以形成LDMOS元件200的源極區域251、通道區域253、漂移區域255以及汲極區域(未圖示)。
如圖2A所說明，在矽基板250上形成第一介電質層。LDMOS 200中的第一介電質層包含熱生長氧化物層230a，其在一些實施例中可用作RESURF氧化物的第一層。如圖2B所示，可在熱氧化物230a上形成第二介電質層。LDMOS元件200中的第二介電質層包含經沉積氧化物230b。熱氧化物230a以及經沉積氧化物230b形成LDMOS 200的RESURF氧化物230。在LDMOS 200中，熱氧化物230a可直接安置於矽基板250上，且經沉積氧化物230b可直接安置於熱氧化物230a上。在使用RESURF氧化物230形成的LDMOS元件(諸如，LDMOS 100)的實施例中，第二介電質層(經沉積氧化物230b)可(垂直)安置於LDMOS元件的第一介電質層(熱氧化物230a)與閘電極(閘極多晶矽126)之間。
用以形成RESURF氧化物230的材料以及彼等材料的配置將取決於特定實施方案。舉例而言，在一個實施例中，經沉積氧化物230b可為熱氧化物230a的至少四倍厚。在其他實施方案中，氧化物的厚度的比率可較高、較低或相反。另外，形成(生 長或沉積)氧化物的次序可改變。在諸如說明於圖2A至圖2E的實施例中，經沉積氧化物230b對於同一蝕刻劑物質可具有大於熱氧化物230a的蝕刻速率的蝕刻速率。舉例而言，熱氧化物230a的蝕刻速率與經沉積氧化物230b的蝕刻速率的比率可為約1：30，但諸如1：10、1：20、1：40等的其他蝕刻速率比率為可能的。在其他實施例中，可使用具有不同蝕刻速率比(比率)的不同材料。在一些實施例中，經沉積氧化物230b可包含衍生自以下各者的經沉積氧化物層：正矽酸四乙酯(TEOS)前驅物(例如，TEOS層)、緻密的經沉積氧化物、非緻密的經沉積氧化物、氮化物層及/或使用許多不同類型的化學氣相沉積製程而形成的氧化物。在其他實施例中，其他介電質材料可用以形成RESURF氧化物230。
如圖2C所示，在經沉積氧化物230b的表面上(RESURF氧化物230上)形成蝕刻罩幕235。如本文中所描述，蝕刻罩幕235可使用許多做法來形成。舉例而言，蝕刻罩幕235可使用光微影及/或使用阻擋層(諸如，例如氮化物層)來形成。在形成蝕刻罩幕235之後，可使用(例如)緩衝氧化物蝕刻(BOE)製程經由蝕刻罩幕235中的開口來蝕刻RESURF氧化物230，以形成諸如本文中所論述的雙傾斜漂移場板。由於經沉積氧化物230b與熱氧化物230a之間的蝕刻速率的差所致而(至少)過度蝕刻經沉積氧化物230b，此蝕刻製程產生圖2D所示的RESURF氧化物230的雙傾斜末端部分。如圖2D所說明，RESURF氧化物230的雙傾斜末端部分包含第一表面222以及第二表面223，其中第一表面 222由熱氧化物230a形成，且第二表面223由經沉積氧化物230b形成。
在執行圖2D的蝕刻製程之後，可如圖2E所示移除蝕刻罩幕235。如圖2E所說明，第一表面222具有第一斜面，所述第一斜面不平行於矽基板250的表面且不正交於矽基板250的表面。如圖2E亦說明，第二表面223具有第二斜面，所述第二斜面不平行於矽基板250的表面且不正交於矽基板250的表面。如圖2E所示，第一表面222的第一斜面開始於LDMOS 200的通道區域與漂移區域之間的邊界處，而第二表面223的第二斜面開始於第一表面223的第一斜面的頂部處。
在LDMOS 200中，如圖2E所說明，RESURF氧化物230的雙傾斜末端部分(表面222及223的組合)可被稱作單一表面，所述單一表面具有沿著不平行於第二平面的第一平面對準的第一部分，表面的第二部分沿著所述第二平面對準。在此實例中，第一平面可被描述為不平行於矽基板250的頂表面，且第二平面可被描述為亦不平行於矽基板250的頂表面。
在LDMOS 200中，表面的第一部分的第一平面關於矽基板250的頂表面界定第一角度，且表面的第二部分的第二平面關於矽基板250的頂表面界定第二角度，其中第一角度小於第二角度。在其他實施例中，第一角度可大於第二角度。換言之，在LDMOS元件200中，由第一表面222的第一斜面關於矽基板250的頂表面界定的角度小於由第二表面223的第二斜面關於矽基板 250的頂表面界定的角度。另外，在此實例中，單一表面在自(例如)通道區域檢視時亦可被稱作實質上凹入的表面。再者，單一表面可被稱作具有三個拐折點，第一拐折點位於第一斜面222的開始處(矽基板250的頂表面T處)，第二拐折點位於第一斜面222的頂部及第二斜面223的開始處，且第三拐折點位於第二斜面223的頂部處(RESURF氧化物230的頂表面TR處)。在其他實施方案中，具有角度與上文所論述者相同或不同的有角度部分的額外介電質層可包含於RESURF氧化物230中。
在後續處理步驟中，可在通道區域253上形成閘極介電質(諸如，閘極介電質125)，且可在通道區域253上以及RESURF氧化物230的至少一部分上(例如，至少第一表面222以及第二表面223上)形成閘電極(諸如，閘極多晶矽126)。在一些實施例中，閘極介電質亦可安置於RESURF氧化物230的頂表面TR上。另外，可在源極區域251中執行源極植入製程，且可在汲極區域(未圖示)中執行汲極植入製程。在某些實施例中，此等植入製程可包含相同植入步驟中的一或多者。在其他實施例中，植入製程可使用不同植入步驟來執行。
圖3為說明習知LDMOS電晶體的效能參數與根據實施例的包含雙傾斜場板的LDMOS電晶體的效能參數的比較的表300。在表300中，比較習知LDMOS元件(包含用作漂移場板的LOCOS場氧化物)與包含使用諸如上文關於圖1及圖2描述的RESURF氧化物形成的雙傾斜場板的LDMOS元件(諸如，LDMOS 元件100)。表300中所示的資料經正規化(normalized)，並對應於包含給定半導體製程的標準NDD區域摻雜劑劑量的習知LDMOS元件及包含比給定半導體製程的標準劑量高25%的NDD區域摻雜劑劑量的具有雙傾斜場板的LDMOS元件。
如圖3所示，習知LDMOS元件(具有標準NDD區域劑量)(圖中表示為「習知」)與新LDMOS元件(具有標準NDD區域劑量+25%)(圖中表示為「新」)的BVoff相當，其中具有雙傾斜場板的LDMOS元件的BVoff比習知LDMOS元件低1%。亦如表3所示，如本文中所論述，具有雙傾斜場板的LDMOS元件的BVon以及Rdson由於電場聚集的減少相比於習知元件實質上改良。此等崩潰電壓可為約20至50伏(例如，在30至40伏的範圍內)。在此實例中，BVon被改良超過13%，而Rdson被改良4.75%。雖然將習知元件的NDD摻雜劑劑量增大(例如，增大至與具有雙傾斜場板的元件相同的含量)可導致習知元件的Rdson降低，但此改良將導致BVoff及/或BVon的(可能實質)降低，此對於HV LDMOS元件(諸如本文中所描述的HV LDMOS元件)為不良的。
圖4為說明沿著習知LDMOS電晶體的導電路徑(例如，自源極區域至汲極區域)的表面電場(在半導體基板的頂表面上)與沿著包含雙傾斜場板的LDMOS電晶體(諸如，LDMOS元件100)的導電路徑的表面電場的比較的曲線圖400。為了說明，將進一步參考圖1來描述曲線圖400。
在曲線圖400中，X的正規化值表示在半導體基板的頂表面(例如，基板150中的頂表面T)上距源極區域136(源極)的距離。此等距離將取決於特定實施例。舉例而言，在一些實施例中，自源極至汲極的總距離可為約2至5微米(例如，3.3微米)。
在圖4中，曲線403表示沿著具有LOCOS漂移場板的習知LDMOS元件的此距離的表面電場分佈。曲線405表示沿著具有雙傾斜漂移場板的LDMOS元件(LDMOS 100)的此距離的表面電場分佈。如由曲線403在曲線圖400中所示，峰值401由於在習知LDMOS元件的閘極介電質與LOCOS漂移場板之間的界面處的電場聚集而出現於電場分佈中。此元件的崩潰點將接近此電場峰值在包含對應習知LDMOS元件的基板的頂表面上的位置。
與曲線403相比較，曲線407(與具有雙傾斜漂移場板的LDMOS相對應)在閘極介電質與雙傾斜場板之間的界面處並不具有類似電場峰值。因此，此LDMOS元件(例如，LDMOS元件100)的崩潰點可位於元件的主體中，而非元件的閘極介電質與場板之間的界面處。此電場聚集的減少允許製造相比於習知LDMOS元件具有改良的Rdson以及增大的(或相當的)崩潰電壓的HV LDMOS元件。
圖5A至圖5M為說明半導體製程中的至少一些製程步驟的橫截面圖的圖式，所述製程步驟可用以製造諸如圖1所示的LDMOS元件100的LDMOS元件510(例如，HV LDMOS元件、LNDMOS元件)、多晶矽電阻器540及/或BJT元件580(各自展 示為圖5M中的元件)。具體而言，在此實施例中，多晶矽電阻器540及/或BJT元件580的部分可使用半導體製程內與用以製造LDMOS元件510的一或多個製程步驟重疊或對應的一或多個製程步驟來製造。LDMOS元件510、多晶矽電阻器540以及BJT元件580整合於元件500中(亦可被稱作積體電路)。LDMOS元件510製造於元件500的LDMOS區域511內，多晶矽電阻器540製造於元件500的電阻器區域541內，且BJT元件580製造於元件500的BJT區域581內。如圖5M所示，BJT元件580包含集極(collector)550、基極560(base)以及發射極(emitter)570。
儘管圖5A至圖5M為說明BCDMOS製程中的製程步驟的橫截面圖，但本文中所描述的技術可應用於各種半導體製程中。由圖5A至圖5M所示的橫截面圖描繪的製程步驟的序列以實例方式給出。因此，簡化了各種製程步驟，及/或未展示中間製程步驟。在一些實施例中，本文中所描述的製程步驟中的至少一些可按照不同於所展示的次序的次序來執行。且，為了簡化諸圖，並非所有部件將在諸圖中的每一者中由參考數字重新標記。在一些實施例中，本文中所描述的氧化物可包含或可為以下介電質的任何組合：低k介電質、二氧化矽、熱生長氧化物、經沉積氧化物等。
如圖5A所示，元件500包含基板503，以及在LDMOS區域511中安置於基板503與P型內埋區域501之間的N型內埋區域502。P型內埋區域501以及N型內埋區域502可使用包含植 入製程步驟、氧化製程步驟、磊晶生長步驟等的一系列製程步驟而形成。在一些實施例中，N型內埋區域502以及P型內埋區域501的至少一部分可形成於一或多個磊晶層(例如，P型磊晶層)中，所述磊晶層依序地形成(例如，以堆疊樣式形成、藉由介入製程步驟或層在不同時間段期間形成於彼此上方)。舉例而言，第一P型磊晶層可形成於基板503上，且第二P型磊晶層可形成於第一P型磊晶層上。磊晶層的厚度可介於約0.5微米與3微米之間。在一些實施例中，磊晶層中的一或多者的厚度可小於約0.5微米或大於約6微米。在一些實施例中，磊晶層可具有不同厚度。
磊晶層(若形成於基板503上)以及基板503可統稱作矽元件區域505。矽元件區域505的頂表面T在圖5A中藉由虛線來說明。矽元件區域505的頂表面T可為水平對準的實質上平坦的頂表面T，且垂直方向可實質正交於頂表面T。儘管頂表面T以及矽元件區域505可能未展示於諸圖中的每一者中，但此等特徵在後續以及先前諸圖中被提及。
如圖5A所示，在P型內埋區域501中形成高電壓N阱(HVNWELL)區域512。在一些實施例中，HVNWELL區域512可使用HVNWELL光微影製程以及N型植入製程(例如，HVNWELL植入製程)來形成。
若兩個磊晶層在第一磊晶層安置於第二磊晶層與基板503之間的情況下形成於基板503上，則HVNWELL區域512可具有約等於第二磊晶層的深度的深度(第二磊晶層安置於第一磊 晶層上)。在一些實施例中，HVNWELL區域512可具有小於第二磊晶層的深度的深度，或可具有超出第二磊晶層的深度的深度，以使得HVNWELL區域512的至少一部分安置於第一磊晶層中。在一些實施例中，HVNWELL區域512的至少一部分可安置於基板503中。
在此實施例中，在已形成HVNWELL區域512之後，形成氮化物層506。氮化物層506的部分形成於LDMOS區域511中，且氮化物層506的部分形成於BJT區域581中(例如，集極、基極與發射極之間的部分)。氮化物層506在一些實施例中可為經沉積層，且可使用包含微影製程步驟、蝕刻步驟等的各種處理步驟來形成。
在已形成氮化物層506之後，形成場氧化物504。場氧化物504可具有與氮化物層506的部分中的至少一些接觸或安置於氮化物層506的部分中的至少一些下方的部分。如圖5A所示，場氧化物504的至少一部分可安置於矽元件區域505的頂表面T上方，且場氧化物504的至少一部分可安置於矽元件區域505的頂表面T下方。在一些實施例中，場氧化物504可使用矽局部氧化(LOCOS)製程作為LOCOS而形成。在一些實施例中，場氧化物504可具有介於2000埃(Å)與7000埃之間(例如，3000埃、4500埃、5000埃)的厚度。儘管圖5A中未展示，但在一些實施例中，可執行緩衝氧化、襯墊氧化、犧牲氧化等。
圖5B為說明在已移除氮化物層506之後的元件500的橫 截面圖。在移除氮化物層506之後，可在元件500的至少一些部分上形成P阱罩幕508(或其部分)。將用P型摻雜劑對元件500中未由P阱罩幕508遮蔽(或經由P阱罩幕508暴露)的部分進行摻雜以形成一或多個P阱區域509，其展示於圖5C中。如圖5B所示，P阱罩幕508形成於LDMOS區域511的至少一些部分上方以及BJT區域581的至少一些部分上方。P阱區域509除使用包含以下各者的其他類型的植入外亦可使用P阱植入來形成：反穿透(anti-punch through,APT)植入、N型臨限電壓調整(NVT)植入、深隔離植入等。在本說明書全文中，例如，罩幕可為或可包含光阻或其他材料，諸如，氮化物。
如圖5C所示，橫向於HVNWELL區域512在LDMOS區域511中形成若干個P阱區域509，以使得HVNWELL區域512安置於P阱區域509之間(例如，安置於兩個P阱區域509之間)。且，如圖5C所示，P阱區域509(例如，P阱區域509中的另一部分)形成於電阻器區域541中的場氧化物504下方。因此，P阱區域509具有在電阻器區域541中安置於場氧化物504與P型內埋區域501之間的至少一部分。儘管圖5B中未展示，但在一些實施例中，P阱罩幕508的至少一些部分可形成於電阻器區域541的至少一些部分上，以使得P阱區域509的至少一些部分可不形成於場氧化物504下方。在一些實施例中，不同類型的P區域可形成於電阻器區域541的P型內埋區域501內。
在一些實施例中，用以形成P阱區域509的P阱植入製 程可用以在BJT元件(未圖示)(例如，NPN BJT元件)的基極中形成P阱區域。在此實施例中，用以形成P阱區域509的P阱植入製程不用以形成BJT元件580的基極560。在一些實施例中，P阱摻雜或植入製程可用以形成BJT元件580的至少一部分。
圖5D為說明在元件500的至少一些部分上形成N阱罩幕513(或其部分)的橫截面圖。將用N型摻雜劑對未由N阱罩幕513遮蔽(或經由N阱罩幕暴露)的元件500的部分(例如，LDMOS區域511)進行摻雜，以形成一或多個N阱區域515。在此實施例中，N阱區域515形成於LDMOS區域511的HVNWELL區域512內。N阱區域515除使用包含以下各者的其他類型的植入外亦可使用N阱植入來形成：APT植入、P型臨限電壓調整(P-type threshold voltage adjust,PVT)植入等。
在一些實施例中，用以形成N阱區域515的N阱植入製程可用以在BJT元件(未圖示)(例如，PNP BJT元件)的基極中形成N阱區域。在此實施例中，用以形成N阱區域515的N阱植入製程不用以在BJT元件580的基極560中形成摻雜區域。換言之，BJT元件580排除N阱摻雜或植入製程。在一些實施例中，N阱摻雜或植入製程可用以形成BJT元件580的至少一部分。
如圖5E所示，在元件500上形成RESURF氧化物520。在一些實施例中，RESURF氧化物520可為諸如本文中所描述的熱氧化物與經沉積氧化物的任何組合。在一些實施例中，RESURF氧化物520可包含安置於經沉積氧化物層上的熱氧化物層，或安 置於熱氧化物層上的經沉積氧化物層。在一些實施例中，熱氧化物的厚度可介於約10埃與1000埃之間，且經沉積氧化物的厚度可介於約10埃與1500埃之間。舉例而言，RESURF氧化物520可包含約200埃的熱氧化物以及約800埃的經沉積氧化物。儘管圖5E中未展示，但在一些實施例中，可在RESURF氧化物520形成於元件500上之前移除形成於元件500上的犧牲氧化物。
圖5F為說明在已移除圖5E所示的RESURF氧化物520的至少一些部分以形成RESURF氧化物521、522(或者RESURF氧化物或RESURF氧化物層的部分)之後的元件500的橫截面圖。在一些實施例中，RESURF氧化物520的部分可使用諸如上文關於圖2A至圖2E描述的一或多個遮蔽製程及/或一或多個蝕刻製程來移除。如圖5F所示，RESURF氧化物522的至少一部分在電阻器區域541中安置於場氧化物504上。且，RESURF氧化物523的至少一些部分安置於包含於BJT區域581中的BJT元件580的發射極570上。具體而言，RESURF氧化物523的至少一部分在BJT區域581中安置於發射極570的暴露矽表面(例如，矽元件區域505的暴露矽表面(例如，頂表面T))上。且，儘管未標記，但RESURF氧化物520的剩餘部分安置於集極550的至少一部分上。
且，如圖5F所示，RESURF氧化物521的一部分(其衍生自RESURF氧化物520)在LDMOS區域511中安置於LDMOS元件510的暴露矽表面(例如，矽元件區域505的暴露矽表面) 上。具體而言，RESURF氧化物521的一部分安置於HVNWELL區域512上以及N阱區域515上。舉例而言，如圖5F(以及後續圖)所說明，RESURF氧化物521具有諸如上文關於圖1以及圖2A至圖2E所描述的雙傾斜末端部分。且，雖然在圖5F至圖5M中未展示，但RESURF氧化物522、523在其末端處亦可具有雙傾斜部分。RESURF氧化物522、523的特定組態取決於特定實施方案。
圖5G為說明在元件500內N型摻雜漂移(NDD)區域518與基極植入區域519並行形成的橫截面圖。具體而言，NDD區域518形成於HVNWELL區域512中，且基極植入區域519並行(例如，同時)形成於BJT區域581中。NDD區域518可使用以不同能量執行的多個植入操作來形成。NDD區域518可在LDMOS區域511中充當LDMOS元件510的漂移區域，且可具有增大的漂移劑量(與習知LDMOS元件相比較)以降低LDMOS元件510的Rdson。
NDD區域518以及基極植入區域519使用NDD罩幕524以及N型植入製程(例如，單一N型植入製程)形成。如圖5G所示，用以在LDMOS區域511的LDMOS元件510中形成NDD區域518的N型植入製程為與用以形成包含於BJT區域581的基極560中的基極植入區域519相同的N型植入製程。因此，如圖5G所示，在NDD區域518(例如，n型漂移區域)的至少遮蔽步驟與植入步驟期間，BJT元件580的基極560以及發射極570亦 在NDD罩幕524(其亦可被稱作漂移區域罩幕或漂移劑量罩幕)中開放(例如，暴露、未遮蔽)，並被植入。
如圖5G所示，NDD區域518以及基極植入區域519的深度各自大於N阱區域515的深度。如上文所論述，NDD區域518以及基極植入區域519的深度可各自小於N阱區域515的深度。如圖5G所示，NDD區域518以及基極植入區域519具有大於N阱區域515的橫向(或水平)寬度Q的橫向(或水平)寬度R(自左側至右側，或自右側至左側)。
儘管在圖5G中未展示，但PDD區域亦可針對HVLPDMOS元件或HVPMOS元件(未圖示)以及NPN BJT元件(未圖示)以類似樣式形成。此高電壓P型元件可使用雙傾斜場板(諸如，本文中所描述的雙傾斜場板)來形成。用於HVLPDMOS元件或HVPMOS元件的PDD區域的P型植入亦可用以對NPN BJT元件的基極進行摻雜。HVLPDMOS元件或HVPMOS元件的PDD區域可充當HVLPDMOS元件或HVPMOS元件的漂移區域。換言之，在NPN BJT元件(未圖示)中，可使用p型漂移區域植入以對NPN BJT元件進行摻雜，且至少一個NPN BJT元件可排除P阱摻雜或植入。
如上文所提及，在一些實施例中，除使用漂移區域植入而形成的BJT元件(例如，BJT元件580)外，一或多個BJT元件(未圖示)可藉由使用P阱製程形成的基極植入區域來製造(針對NPN BJT元件)，且一或多個BJT元件(未圖示)可藉由使用N 阱製程形成的基極植入區域來製造(針對PNP BJT元件)。
圖5H為說明多晶矽部分形成於元件500上的橫截面圖。如圖5H所示，在LDMOS區域511中形成閘極多晶矽526(其亦可被稱作閘電極)，且在電阻器區域541中形成電阻器多晶矽542(亦可被稱作多晶矽部分)。在一些實施例中，閘極多晶矽526以及電阻器多晶矽542可形成為多晶矽層的一部分。在一些實施例中，閘極多晶矽526以及電阻器多晶矽542可作為同一多晶矽形成製程的一部分而形成。在一些實施例中，用以形成閘極多晶矽526的多晶矽沉積製程可與用以形成電阻器多晶矽542的多晶矽沉積製程相同。因此，電阻器多晶矽542以及閘極多晶矽526可並行地形成，而非使用不同多晶矽製程步驟形成。在一些實施例中，多晶矽沉積製程可包含一或多個遮蔽製程步驟、一或多個蝕刻等。
如圖5H所示，電阻器多晶矽542安置於RESURF氧化物522上，RESURF氧化物522安置於場氧化物504上。因此，RESURF氧化物522以及場氧化物504安置於電阻器多晶矽542與P阱區域509之間。在此實施例中，多晶矽形成不包括BJT區域581。儘管圖5H中未展示，但在一些實施例中，電阻器多晶矽542可直接形成於場氧化物504上。在此等實施例中，RESURF氧化物522可不形成於電阻器區域541中場氧化物504的至少一部分上(例如，可自所述部分排除)。換言之，在一些實施例中，RESURF氧化物522可不安置於場氧化物504與電阻器多晶矽542 之間。
如圖5H所示，閘極氧化物525形成(例如，在形成閘極多晶矽526之前)於閘極多晶矽526的至少一部分下方(以使得閘極氧化物525安置於閘極多晶矽526與矽元件區域505的頂表面T之間)。閘極氧化物525下方的區域可被稱作LDMOS元件510的通道區域。如圖5H所示，閘極氧化物525與RESURF氧化物521的至少一部分接觸。具體而言，閘極氧化物525的末端諸如在RESURF氧化物521的雙傾斜末端的第一傾斜部分的開始處與RESURF氧化物521的至少一末端接觸(例如，鄰接、鄰近於所述至少一末端)。在一些實施例中，閘極氧化物525厚度可介於5埃與425埃之間(例如，50埃、120埃、200埃、300埃、400埃)或更厚。在一些實施例中，閘極氧化物525厚度可小於RESURF氧化物521的厚度。
如圖5H所示，NDD區域518的邊界(例如，如此圖中所定向的左側邊界)與矽元件區域505的頂表面T(其可為磊晶層的頂表面)與LDMOS元件510的閘極氧化物525的底表面之間的界面交叉(例如，在所述界面處終止)。相比而言，N阱區域515的邊界(例如，如此圖中所定向的左側邊界)與矽元件區域505的頂表面T(其可為磊晶層的頂表面)與LDMOS元件510的RESURF氧化物520的底表面之間的界面交叉。如圖5H所示，NDD區域518的邊界(在閘極氧化物525下方)可與HVNWELL區域512的邊界大致相同(例如，與HVNWELL區域512的邊界對應 或鄰近)。
如圖5H所示，N阱區域515安置於NDD區域518內，NDD區域518安置於HVNWELL區域512內，且HVNWELL區域512安置於P阱區域509的部分之間(例如，橫向安置於所述部分之間)。因此，N阱區域515、NDD區域518以及HVNWELL區域512具有不同橫截面面積。
如圖5H所示，NDD區域518的邊界(例如，如此圖中所定向的右側邊界)與場氧化物504與矽元件區域505之間的界面交叉(例如，在所述界面處終止)。換言之，NDD區域518的邊界(例如，如此圖中所定向的右側邊界)在場氧化物504的底表面處終止。類似地，N阱區域515的邊界(例如，如此圖中所定向的右側邊界)亦與場氧化物504與矽元件區域505之間的界面交叉(例如，在所述界面處終止)。換言之，N阱區域515的邊界(例如，如此圖中所定向的右側邊界)在場氧化物504的底表面處終止。如圖5H所示，NDD區域518(閘極氧化物525下方)的邊界(例如，如此圖中所定向的右側邊界)不與N阱區域515的邊界(例如，如此圖中所定向的右側邊界)或HVNWELL區域512的邊界(例如，如此圖中所定向右側邊界)對應(例如，與所述兩個界面分離)。
圖5I為說明P-植入罩幕531的橫截面圖，所述P-植入罩幕531用以形成P-區域532(其可為LNDMOS元件510的本體區域)，且用以對閘極多晶矽526的至少一部分533以及電阻器多晶 矽542的部分534進行摻雜。P-區域532安置於P阱區域509內。P-區域532的深度小於P阱區域509的深度。如圖5I所示，用以對P-區域532進行摻雜的植入製程亦用以對閘極多晶矽526的部分533以及電阻器多晶矽542的部分534摻雜。因此，電阻器多晶矽542的部分534可與閘極多晶矽526的部分533以及P-區域532並行地摻雜。P-區域532以及部分533、534的摻雜可為使用P型摻雜劑執行的相對輕的摻雜(例如，以比P阱區域509濃度輕的濃度)。部分534的至少一部分(例如，沿著頂部部分的中間部分)可界定電阻器多晶矽542的電阻器本體區域535。換言之，在LDMOS元件510本體植入期間，P植入罩幕可圍繞電阻器多晶矽542而開放(例如，暴露、未遮蔽)，以使得可對電阻器多晶矽542進行摻雜。P-區域532安置於P阱區域509的至少一個部分內。
電阻器多晶矽542的部分534可包含電阻器多晶矽542的電阻器本體區域535的至少一些部分。在一些實施例中，可形成P-植入罩幕531(其可被稱作本體植入罩幕)，以使得僅對電阻器多晶矽542的電阻器本體區域535摻雜。P-區域532的摻雜濃度可低於P阱區域509的摻雜濃度(例如，比P阱區域509的摻雜濃度低一個量級)。
在一些實施例中，電阻器多晶矽542可藉由用以對P-區域532進行摻雜的同一植入製程(或其步驟)以及用以對LDMOS元件510的源極進行摻雜的N型植入來摻雜。在一些實施例中，可在與NMOS製程相關的源極/汲極(S/D)植入期間形成源極植 入。
圖5J為說明使用N型輕摻雜汲極(NLDD)植入罩幕539形成的NLDD區域536、537的橫截面圖。如圖5J所示，亦在NLDD植入製程期間對閘極多晶矽526的至少一部分進行摻雜。儘管在圖5J中未展示，但亦可執行P型LDD植入。在一些實施例中，可在執行NLDD植入製程之前及/或在執行PLDD植入製程之前執行閘極密封氧化製程(未圖示)。如圖5J所示，NLDD植入製程不包括電阻器區域541以及BJT區域581。在一些實施例中，電阻器區域541及/或BJT區域581的至少一些部分可暴露至NLDD植入。舉例而言，電阻器多晶矽542的至少一部分(例如，電阻器本體區域)可暴露至NLDD植入。
如圖5K所示，執行形成LDMOS元件510的間隔物551以及多晶矽電阻器540的間隔物552的正矽酸四乙酯(TEOS)沉積製程以及蝕刻。間隔物551以及間隔物552可使用間隔物回蝕製程來形成。
在已形成間隔物551、552之後，使用P+植入罩幕553(其可被稱作源極罩幕及/或稱作汲極罩幕)藉由P+植入製程(其為一種類型的源極植入製程及/或汲極植入製程)來對電阻器多晶矽542的每一末端進行摻雜，以形成P+區域555、556。P+植入罩幕可與PMOS元件(未圖示)的P+源極/汲極(S/D)植入結合。電阻器多晶矽542的末端(或接觸區域)可進一步藉由P型摻雜劑來摻雜，以使得歐姆(而非整流(rectifying))接觸可稍後使用(或 經由)多晶矽電阻器540的P+區域555、556形成。如圖5K所示，先前已摻雜的電阻器多晶矽542的末端部分未由P+植入罩幕553遮蔽(或經由P+植入罩幕553暴露)，以形成P+區域555、556。在一些實施例中，P+區域可被稱作多晶矽電阻器540的接觸區域。電阻器本體區域535(例如，展示於圖5I中)可安置於P+區域555、556之間。
且，如圖5K所示，藉由P+植入來對BJT元件580的發射極570進行摻雜，以在基極植入區域519內形成P+區域557。因此，多晶矽電阻器540的至少一些部分以及BJT元件580的至少一些部分可藉由與PMOS元件相關聯的P+植入製程並行地進行摻雜。如圖5K所示，集極550亦包含P+區域558。
在此實施例中，僅展示P+植入。在一些實施例中，亦可執行與NMOS元件(未圖示)相關聯的N+源極/汲極植入。儘管在此實施例中未展示，但多晶矽電阻器(未圖示)的至少一些部分以及NPN BJT元件(未圖示)的至少一些部分可藉由與NMOS元件相關聯的N+植入製程並行地進行摻雜。
在已執行P+植入製程之後，如圖5L所示，在元件500上形成(例如，沉積、生長)金屬矽化物阻斷氧化物561。在一些實施例中，金屬矽化物阻斷氧化物561可被稱作金屬矽化物氧化物。可接著對金屬矽化物阻斷氧化物561進行圖案化，以使得金屬矽化物阻斷氧化物561被移除，除元件500中不需要金屬矽化物的形成的區域(諸如，電阻器多晶矽542的中央P-摻雜部分) 外。在對金屬矽化物阻斷氧化物561進行圖案化之後，可在元件500上形成金屬層(未圖示)。此金屬層可接著作為金屬矽化物製程的一部分而反應(例如，與金屬層接觸的矽反應)。因此，在金屬矽化物處理期間，金屬矽化物形成於電阻器多晶矽542的P+區域555、556上，但不形成於安置於P+區域555、556之間的電阻器多晶矽542的電阻器本體、中央P-摻雜部分上(其藉由LNDMOS P型本體植入進行摻雜)。
類似地，如圖5M所示，可對金屬矽化物阻斷氧化物561進行蝕刻(圖案化)，以使得金屬矽化物591、592及593可分別形成於LDMOS元件510的閘極、源極以及汲極上。且，金屬矽化物594以及595可形成於多晶矽電阻器540的每一末端上(各別P+區域555及556上)。最終，金屬矽化物596、597、598可分別形成於BJT元件580的集極550、基極560以及發射極570上。未展示形成金屬矽化物之後的製程步驟(諸如，接觸窗形成、鈍化、金屬化、介電質以及介層窗形成)。
在一些實施例中，額外類型的半導體結構可包含於元件500中。舉例而言，除BJT元件580、多晶矽電阻器540以及LDMOS元件510外，電容器元件亦可形成於元件500中。
圖6為說明根據實施例的形成具有雙傾斜場板的LDMOS元件(諸如，LDMOS元件100)的方法600的流程圖。舉例而言，方法600可使用諸如關於圖2A至圖2E以及圖5A至圖5M描述的操作的本文中所描述的半導體處理操作(步驟)來實施。因此， 在圖6所示的方法600的以下描述中，在適當時將進一步參考本發明的其他諸圖。
方法600包含在區塊610處在半導體基板中形成通道區域(例如，LDMOS元件的通道區域)。區塊610的通道區域可使用許多遮蔽、沉積及/或植入操作(諸如，本文中所描述的操作)來形成。舉例而言，在一個實施例中，可至少部分使用一或多個阱形成製程、閘極氧化形成製程以及閘極多晶矽形成製程(諸如，上文關於圖5A至圖5M論述的製程)來形成通道區域。在其他實施例中，其他半導體處理操作可用以形成通道區域。
在區塊620處，方法600包含鄰近於通道區域在半導體基板中形成漂移區域。區塊620的漂移區域可使用許多遮蔽及/或植入操作(諸如，本文中所描述的操作)來形成。舉例而言，在一個實施例中，可至少部分使用一或多個阱形成製程以及NDD製程(諸如，上文關於圖5A至圖5M論述的製程)來形成漂移區域。在其他實施例中，其他半導體處理操作可用以形成漂移區域。
在區塊630處，方法600包含在半導體基板上形成第一介電質層。在一個實施例中，區塊630的第一介電質層可為用作RESURF氧化物的第一介電質層的熱生長氧化物層(例如，RESURF氧化物230的熱氧化物230a)。在區塊640處，方法600包含在第一介電質層上形成第二介電質層。在實例實施例中，區塊640的第二介電質層可為用作RESURF氧化物的第二介電質層的經沉積氧化物(例如，RESURF氧化物230的經沉積氧化物 230b)。
在區塊650處，方法600包含在第二介電質層上形成遮蔽層。區塊650的遮蔽層可使用光微影技術形成以形成圖案，RESURF氧化物經由所述圖案而蝕刻(例如，使用濕式BOE)以形成安置於區塊620的漂移區域上方的場板(漂移區域場介電質板)的雙傾斜末端部分。舉例而言，光阻可旋塗至半導體基板晶圓上，且接著使用紫外光來曝光。可接著移除所曝光的部分(或取決於光阻類型及或特定實施方案，未經暴露的部分)以形成遮蔽層。
在區塊660處，經由遮蔽層中的開口來對RESURF氧化物(第一及第二介電質層)進行蝕刻。在方法600中，區塊660處的蝕刻導致第一介電層及第二介電層自LDMOS元件的通道區域移除。區塊660處的蝕刻亦導致第一介電質具有相對於半導體基板的頂表面具有第一斜面(例如，斜面222)的表面，其中第一斜面開始於通道區域與漂移區域之間的邊界處(LDMOS元件的閘極介電質的一個末端處)。區塊660處的蝕刻進一步導致第二介電質具有相對於半導體基板的頂表面具有第二斜面(例如，第二斜面223)的表面，其中第二斜面不同於第一斜面且開始於第一斜面的頂部處。如本文中所論述，第一斜面及第二斜面的配置以及兩者之間的差異可受第一及第二介電質層的各別厚度、用於第一及第二介電質層的各別材料及/或第一及第二介電質層的各別蝕刻速率的差異(例如，針對給定蝕刻劑)中的一或多者控制。
方法600更包含在區塊670處形成閘極介電質(在通道區域上方)。在某些實施例中，可包含區塊670的閘極介電質的形成作為區塊610處形成通道區域的一部分。在其他實施例中，用於形成LDMOS元件(包含閘極介電質)的通道區域的各種半導體製程步驟可按照許多可能次序來執行。
在區塊680處，方法600包含形成閘電極(諸如，閘極多晶矽126或閘極多晶矽526)，其中閘電極安置於閘極介電質(區塊670的閘極介電質)上、安置於第一介電質層的表面(區塊660的第一介電質層的表面)上且安置於第二介電質層的表面(區塊660的第二介電質層的表面)上。在某些實施例中，關於區塊670的閘極介電質，可包含區塊680的閘極介電質的形成作為區塊610處形成通道區域的一部分。在其他實施例中，用於形成LDMOS元件(包含閘電極)的通道區域的各種半導體製程步驟可按照許多可能次序來執行。
本文中所描述的各種技術的實施方案可以數位電子電路或以電腦硬體、韌體、軟體或其組合來實施。方法的部分亦可由專用邏輯電路(例如，場可程式化閘陣列(field programmable gate array,FPGA)或特殊應用積體電路(application-specific integrated circuit,ASIC))執行，且設備可實施為專用邏輯電路(例如，場可程式化閘陣列(FPGA)或特殊應用積體電路(ASIC))。
實施方案可以計算系統來實施，所述計算系統：包含後端組件，(例如)作為資料伺服器；或包含中間軟體組件，例如， 應用程式伺服器；或包含前端組件，例如，具有使用者可藉以與實施方案互動的圖形使用者介面或網頁瀏覽器的用戶端電腦；或此等後端、中間軟體或前端組件的任何組合。組件可由數位資料通信的任何形式或媒體(例如，通信網路)互連。通信網路的實例包含區域網路(LAN)以及廣域網路(WAN)，例如，網際網路。
一些實施方案可使用各種半導體處理及/或封裝技術來實施。一些實施例可使用各種類型的半導體處理技術來實施，所述半導體處理技術與半導體基板相關聯，所述半導體基板包含(但不限於)(例如)矽(Si)、砷化鎵(GaAs)、碳化矽(SiC)等。
雖然如本文中所描述已說明了所描述的實施方案的某些特徵，但許多修改、取代、改變以及等效物對於熟習此項技術者而言將顯而易見。因此，應理解，隨附申請專利範圍意欲涵蓋落入實施例的範疇內的所有此等修改及改變。應理解，所述實施例僅以實例方式而非限制性地呈現，且可進行形式及細節的各種改變。本文中所描述的設備及/或方法的任何部分可以任何組合進行組合，唯相互排斥的組合外。本文中所描述的實施例可包含所描述的不同實施例的功能、組件及/或特徵的各種組合及/或子組合。
100‧‧‧電晶體
101‧‧‧P型內埋層
102‧‧‧N型內埋區域
104‧‧‧場氧化物
109‧‧‧P阱區域
112‧‧‧HV N阱區域
115‧‧‧N阱區域
118‧‧‧N型摻雜漂移區域
121‧‧‧RESURF氧化物
122‧‧‧表面/第一部分
123‧‧‧表面/第二部分
125‧‧‧閘極介電質
126‧‧‧多晶矽閘電極
127‧‧‧界面
132‧‧‧P區域
136‧‧‧N型源極區域
137‧‧‧N型汲極區域
150‧‧‧基板
191‧‧‧金屬矽化物
192‧‧‧金屬矽化物
193‧‧‧金屬矽化物
T‧‧‧頂表面

Claims (20)

  1. 一種橫向擴散金屬氧化物半導體(LDMOS)電晶體，包括：源極區域，安置於半導體基板中；汲極區域，安置於所述半導體基板中；通道區域，在所述源極區域與所述汲極區域之間安置於所述半導體基板中；漂移區域，在所述通道區域與所述汲極區域之間安置於所述半導體基板中；場介電質板，在所述漂移區域的至少一部分上方安置於所述半導體基板上；以及閘電極，安置於所述場介電質板的至少一部分上，所述場介電質板包含：第一部分，具有與所述閘電極接觸的表面，所述第一部分的表面相對於所述半導體基板的表面具有第一斜面；以及第二部分，安置於所述第一部分上且具有與所述閘電極接觸的表面，所述第二部分的表面相對於所述半導體基板的表面具有第二斜面，所述第二斜面不同於所述第一斜面。
  2. 如申請專利範圍第1項所述的LDMOS電晶體，其中所述第一斜面開始於所述通道區域與所述漂移區域之間的邊界處。
  3. 如申請專利範圍第1項所述的LDMOS電晶體，其中所述第二斜面開始於所述第一斜面的頂部處。
  4. 如申請專利範圍第1項所述的LDMOS電晶體，其中：所述第一斜面不平行於所述半導體基板的表面，且不正交於所述半導體基板的表面；且所述第二斜面不平行於所述半導體基板的表面，且不正交於所述半導體基板的表面。
  5. 如申請專利範圍第1項所述的LDMOS電晶體，其中所述場介電質板的所述第一部分包含第一介電質，且所述場介電質板的所述第二部分包含第二介電質。
  6. 如申請專利範圍第1項所述的LDMOS電晶體，其中所述場介電質板的所述第一部分包含直接安置於所述半導體基板上的熱生長氧化物，且所述場介電質板的所述第二部分包含直接安置於所述熱生長氧化物上的經沉積氧化物。
  7. 如申請專利範圍第1項所述的LDMOS電晶體，其中由所述第一斜面界定的角度小於由所述第二斜面界定的角度。
  8. 如申請專利範圍第1項所述的LDMOS電晶體，其中所述場介電質板的所述第一部分包含直接安置於所述半導體基板上的熱生長氧化物，且所述場介電質板的所述第二部分包含直接安置於所述熱生長氧化物上的經沉積氧化物，對於同一蝕刻劑，所述經沉積氧化物具有不同於所述熱生長氧化物的蝕刻速率的蝕刻速率。
  9. 如申請專利範圍第1項所述的LDMOS電晶體，其中所述場介電質板的所述第一部分包含第一介電質且所述場介電質板 的所述第二部分包含第二介電質，所述第二介電質具有不同於所述第一介電質的厚度的厚度。
  10. 如申請專利範圍第1項所述的LDMOS電晶體，其中：所述源極區域、所述汲極區域以及所述漂移區域包含n型矽；且所述通道區域包含p型矽。
  11. 如申請專利範圍第1項所述的LDMOS電晶體，其中：所述源極區域、所述汲極區域及所述漂移區域包含p型矽；且所述通道區域包含n型矽。
  12. 一種橫向擴散金屬氧化物半導體(LDMOS)電晶體，包括：通道區域，安置於半導體基板中；閘極介電質，安置於所述通道區域上；漂移區域，鄰近於所述通道區域安置於所述半導體基板中；以及場板，具有安置於所述半導體基板的頂表面與所述閘極介電質之間的末端部分，所述末端部分具有與所述閘極介電質接觸的表面，所述表面具有沿著不平行於第二平面的第一平面對準的第一部分，所述表面的第二部分沿著所述第二平面對準，所述第一平面不平行於所述半導體基板的頂表面，且所述第二平面不平行於所述半導體基板的頂表面。
  13. 如申請專利範圍第12項所述的LDMOS電晶體，其中：所述場板的所述第一部分包含熱生長氧化物；且所述場板的所述第二部分包含經沉積氧化物。
  14. 如申請專利範圍第12項所述的LDMOS電晶體，其中：所述場板的所述第一部分包含熱生長氧化物；且所述場板的所述第二部分包含衍生自正矽酸乙酯前驅物的經沉積氧化物。
  15. 如申請專利範圍第12項所述的LDMOS電晶體，其中：所述場板的所述第一部分包含熱生長氧化物；且所述場板的所述第二部分包含緻密的經沉積氧化物。
  16. 如申請專利範圍第12項所述的LDMOS電晶體，其中：所述場板的所述第一部分包含熱生長氧化物；且所述場板的所述第二部分包含非緻密的經沉積氧化物。
  17. 如申請專利範圍第12項所述的LDMOS電晶體，其中：所述表面的所述第一部分的所述第一平面關於所述半導體基板的頂表面界定第一角度；且所述表面的所述第二部分的所述第二平面關於所述半導體基板的頂表面界定第二角度，所述第一角度小於所述第二角度。
  18. 一種形成橫向擴散金屬氧化物半導體(LDMOS)電晶體的方法，包括：在半導體基板中形成通道區域； 鄰近於所述通道區域在所述半導體基板中形成漂移區域；在所述半導體基板上形成第一介電質層；在所述第一介電質層上形成第二介電質層；在所述第二介電質層上形成罩幕層；經由所述罩幕層中的開口蝕刻所述第一介電質層以及所述第二介電質層，所述蝕刻導致：所述第一介電質層以及所述第二介電質層自所述通道區域移除；所述第一介電質層具有相對於所述半導體基板的頂表面具有第一斜面的表面，所述第一斜面開始於所述通道區域與所述漂移區域之間的邊界處；以及所述第二介電質層具有相對於所述半導體基板的頂表面具有第二斜面的表面，所述第二斜面不同於所述第一斜面且開始於所述第一斜面的頂部處。
  19. 如申請專利範圍第18項所述的形成LDMOS電晶體的方法，其中所述蝕刻包含執行緩衝氧化物蝕刻(BOE)，相比於針對所述BOE的所述第一介電質層的蝕刻速率，所述第二介電質層針對所述BOE具有不同蝕刻速率。
  20. 如申請專利範圍第18項所述的形成LDMOS電晶體的方法，更包括：在所述通道區域上形成閘極介電質；以及形成安置於所述閘極介電質上、安置於所述第一介電質層的 表面上且安置於所述第二介電質層的表面上的閘電極。
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