TWI523117B - 製造半導體元件的方法、電容器以及電阻器結構 - Google Patents

製造半導體元件的方法、電容器以及電阻器結構 Download PDF

Info

Publication number
TWI523117B
TWI523117B TW103105177A TW103105177A TWI523117B TW I523117 B TWI523117 B TW I523117B TW 103105177 A TW103105177 A TW 103105177A TW 103105177 A TW103105177 A TW 103105177A TW I523117 B TWI523117 B TW I523117B
Authority
TW
Taiwan
Prior art keywords
layer
region
type
disposed
oxide
Prior art date
Application number
TW103105177A
Other languages
English (en)
Other versions
TW201436056A (zh
Inventor
丹尼爾 翰
史蒂芬 雷比格
金成龍
克里斯多夫 納薩
詹姆斯 哈
Original Assignee
費爾契德半導體公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 費爾契德半導體公司 filed Critical 費爾契德半導體公司
Publication of TW201436056A publication Critical patent/TW201436056A/zh
Application granted granted Critical
Publication of TWI523117B publication Critical patent/TWI523117B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0635—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

製造半導體元件的方法、電容器以及電阻器結構
本說明書是關於使用半導體製程來製造被動電元件。
在典型半導體製程中，使用多個相互獨立的製程步驟來製造獨立的半導體元件。舉例而言，在半導體製程中常使用專用光微影、遮蔽以及離子植入製程步驟來製造諸如多晶矽電阻器結構的電阻器結構。作為另一實例，在半導體製程中，專用光微影、遮蔽以及離子植入製程步驟可經專門調整以用於電容器結構的製造。此些專用製程步驟可將個別晶圓的成本及生產週期(cycle time)增加多達5%或更多，而成本與生產週期兩者在產品毛利以及產能方面可具有重要意義。因此，需要用於解決現存技術的缺點且提供其他新穎且創新的特徵的系統、方法以及裝置。
在一個一般態樣中，一種半導體處理方法可包含形成安 置於P型矽基板內的N型矽區域。所述方法亦可包含在所述P型矽基板中形成場氧化物(FOX)層，其中所述FOX層包含暴露所述N型矽區域的至少一部分的開口。所述方法可更包含形成降低表面場(RESURF)氧化物(ROX)層，其具有安置於所述暴露的N型矽區域上的第一部分以及安置於所述FOX層上的第二部分，其中所述ROX層包含與所述暴露的N型矽區域接觸的第一介電質層以及安置於所述第一介電質層上的第二介電質層。所述方法可更包含形成經摻雜的多晶矽層，其具有安置於所述ROX層的所述第一部分上的第一部分以及安置於所述ROX層的所述第二部分上的第二部分。
在隨附圖式以及以下描述中闡述一或多個實施方案的細節。其他特徵將自描述以及圖式且自申請專利範圍顯而易見。
100‧‧‧電阻器結構
110‧‧‧氧化物
120‧‧‧多晶矽電阻器
122‧‧‧矽化物部分(或層)
123‧‧‧矽化物部分(或層)
124‧‧‧經摻雜部分
125‧‧‧經摻雜部分
127‧‧‧本質區域
130‧‧‧RESURF氧化物
130a‧‧‧第一氧化物(介電質)層
130b‧‧‧第二氧化物(介電質)層
140‧‧‧場氧化物
150‧‧‧矽基板
200‧‧‧多晶矽電阻器結構
220‧‧‧多晶矽層
222‧‧‧矽化物部分
223‧‧‧矽化物部分
224‧‧‧經摻雜部分
225‧‧‧經摻雜部分
227‧‧‧本質區域
230‧‧‧RESURF氧化物
252‧‧‧接觸窗(或介層窗)
253‧‧‧接觸窗(或介層窗)
262‧‧‧金屬部分
263‧‧‧金屬部分
300‧‧‧電阻器結構
320‧‧‧經摻雜的多晶矽
322‧‧‧矽化物部分(或層)
323‧‧‧矽化物部分(或層)
330‧‧‧RESURF氧化物
330a‧‧‧第一氧化物(介電質)層
330b‧‧‧第二氧化物(介電質)層
340‧‧‧場氧化物
350‧‧‧矽基板
352‧‧‧介層窗
353‧‧‧介層窗
360‧‧‧金屬內連線
365‧‧‧金屬內連線
380‧‧‧層間絕緣體(介電質)
400‧‧‧電容器結構
420‧‧‧經摻雜的多晶矽(層)
422‧‧‧矽化物部分(或層)
423‧‧‧矽化物部分(或層)
430‧‧‧RESURF氧化物
440‧‧‧場氧化物
450‧‧‧矽基板
452‧‧‧介層窗
453‧‧‧介層窗
455‧‧‧N型矽區域
460‧‧‧金屬內連線
465‧‧‧金屬內連線
480‧‧‧層間絕緣體(介電質)
500‧‧‧電容器結構
520‧‧‧經摻雜的多晶矽層
522‧‧‧矽化物部分
523‧‧‧矽化物部分
540‧‧‧場氧化物
552‧‧‧接觸窗
553‧‧‧接觸窗
555‧‧‧N型矽區域
600‧‧‧LDMOS元件
601‧‧‧P型內埋區域
602‧‧‧N型內埋區域
603‧‧‧基板
605‧‧‧矽元件區域
604‧‧‧場氧化物
606‧‧‧氮化物層
608‧‧‧P阱(阻斷)罩幕
609‧‧‧P阱區域
610‧‧‧LDMOS元件
611‧‧‧LDMOS區域
612‧‧‧HVNWELL區域
613‧‧‧N阱罩幕
615‧‧‧N阱區域
618‧‧‧NDD區域
619‧‧‧基極植入區域
620‧‧‧RESURF氧化物
621‧‧‧RESURF氧化物
622‧‧‧RESURF氧化物
623‧‧‧RESURF氧化物
624‧‧‧NDD罩幕
625‧‧‧閘極氧化物
626‧‧‧閘極多晶矽
631‧‧‧P植入罩幕
632‧‧‧P區域
633‧‧‧部分
634‧‧‧部分
635‧‧‧本質區域
636‧‧‧NLDD區域
637‧‧‧NLDD區域
639‧‧‧NLDD植入罩幕
640‧‧‧多晶矽電阻器
641‧‧‧電阻器區域
642‧‧‧電阻器多晶矽
650‧‧‧集極
651‧‧‧間隔物
652‧‧‧間隔物
653‧‧‧P+植入罩幕
655‧‧‧P+區域
656‧‧‧P+區域
657‧‧‧P+區域
660‧‧‧基極
661‧‧‧自對準矽化物阻斷氧化物
670‧‧‧發射極
680‧‧‧BJT元件
681‧‧‧BJT區域
691‧‧‧自對準矽化物
692‧‧‧自對準矽化物
693‧‧‧自對準矽化物
694‧‧‧自對準矽化物
695‧‧‧自對準矽化物
696‧‧‧自對準矽化物
697‧‧‧自對準矽化物
698‧‧‧自對準矽化物
700‧‧‧電容器結構
701‧‧‧電容器區域
704‧‧‧場氧化物
712‧‧‧N型矽區域
722‧‧‧RESURF氧化物
723‧‧‧自對準矽化物
722a‧‧‧自對準矽化物
723b‧‧‧自對準矽化物
742‧‧‧經摻雜的多晶矽
800、830、860、900、1000、1040‧‧‧方法
805~820、835~850、865~880、905~925、1005~1030、1045~1055‧‧‧區塊
圖1為說明根據實施例的電阻器結構的側視橫截面圖的方塊圖。
圖2為說明多晶矽電阻器的頂部罩幕層級圖的圖式。
圖3為說明根據實施例的另一電阻器結構的側視橫截面圖的方塊圖。
圖4為說明根據實施例的電容器結構的側視橫截面圖的方塊圖。
圖5為說明電容器結構的頂部罩幕層級圖的圖式。
圖6A至圖6M為說明半導體製程中的至少一些製程步驟的橫截面圖的圖式。
圖7為說明可使用圖6A至圖6M所說明的半導體製程形成的電容器結構的橫截面圖的圖式。
圖8A至圖8C為說明根據實施例的半導體處理方法的流程圖。
圖9為說明根據實施例的形成電阻器結構的方法的流程圖。
圖10A及圖10B為說明根據實施例的用於在半導體製程中形成電容器結構的方法的流程圖。
本文中的揭露內容是關於可使用半導體製程內與用於製造其他半導體元件的一或多個製程步驟重疊或對應的一或多個製程步驟來製造的半導體元件。舉例而言，用於製造第一半導體元件(例如，主動半導體元件)的部分的製程步驟亦可用於製造第二半導體元件(例如，被動半導體元件)的部分。換言之，給定製程步驟可用於製造積體電路內的不同半導體元件的不同部分。可為通常用於製造第一半導體元件的部分的現存製程步驟的給定製程步驟可以非預期方式用於製造第二半導體元件的部分。
本文中的揭露內容可關於用於製造包含以下各者的各種元件的製程：多晶矽電阻器、電容器、雙極接面電晶體(bipolar junction transistor,BJT)元件(例如，NPN BJT元件、PNP BJT元件)、互補金屬氧化物半導體(complementary metal-oxide semiconductor,CMOS)元件(例如，P型金屬氧化物半導體場效電晶體(MOSFET)(PMOSFET或PMOS)元件、N型MOSFET(NMOSFET或NMOS)元件)、橫向擴散金屬氧化物半導體(LDMOS)元件(例如，N型LDMOS(LNDMOS)元件、P型LDMOS(LPDMOS)元件)等。包含至少BJT元件、CMOS元件以及LDMOS元件的半導體製程可被稱作BCDMOS製程。
圖1為說明根據實施例的電阻器結構100的側視橫截面圖的方塊圖。電阻器結構100可使用半導體製程內通常用於製造其他類型的半導體元件的一或多個製程步驟來製造。所述一或多個製程步驟以非預期方式用於製造電阻器結構100。
如圖1所示，電阻器結構100包含安置於降低表面場(RESURF)氧化物130(亦可稱作RESURF氧化物層或ROX層)上的多晶矽電阻器120。RESURF氧化物層130可包含第一氧化物(介電質)層130a以及第二氧化物(介電質)層130b。在圖1所示的電阻器結構100中，第一氧化物層130a包含熱(熱生長)氧化物層且第二氧化物層130b包含經沉積氧化物層，諸如，正矽酸四乙酯(TEOS)。可使用其他氧化物及/或氧化物的組合來實施RESURF氧化物130，且在下文(例如)參看圖6A至圖6M來描述用於實施RESURF氧化物層130的各種做法。
在電阻器結構100中，RESURF氧化物層130安置於場 氧化物140(亦可稱作場氧化物層或FOX層)上。場氧化物140可安置於矽基板150上(中)。在某些實施例中，場氧化物層140可使用矽局部氧化(LOCOS)製程以使矽基板150的部分氧化來形成。在實例實施例中，RESURF氧化物層130用於形成高電壓LDMOS電晶體(例如，LNDMOS電晶體或LPDMOS電晶體)的漂移區域場介電質板(其亦可稱作場板)且亦以非預期方式用於電阻器結構100中。在圖1所示的電阻器結構100中，RESURF氧化物層130(安置於多晶矽電阻器120與場氧化物140之間)的使用導致相比於傳統電阻器(多晶矽電阻器)結構，多晶矽電阻器120具有顯著較低的對基板150的寄生電容(低20%以上)。
取決於特定實施例，電阻器結構100的矽基板150可包含阱區域(區域在一些實施例中亦可被稱作植入物)，其可被植入(例如，摻雜)至基板150中。在一些實施例中，此阱區域可為包含P型摻雜劑(例如，硼(B))的區域(其可稱作P型阱區域或稱作P阱區域)或可為包含N型摻雜劑(例如，磷(P)、砷(As))的區域(其可稱作N型阱區域或稱作N阱區域)。在一些實施例中，植入製程可包含摻雜劑類型(例如，具有N型導電類型的摻雜劑(亦可稱作N型摻雜劑)、具有P型導電類型的摻雜劑(亦可稱作P型摻雜劑))、摻雜劑含量(或劑量)、角度、持續時間、加速度等。在一些實施例中，N型導電性或摻雜劑可稱作第一導電類型或摻雜劑，且P型導電性或摻雜劑可稱作第二導電類型或摻雜劑，或P型導電性或摻雜劑可稱作第一導電類型或摻雜劑，且 N型導電性或摻雜劑可稱作第二導電類型或摻雜劑。在其他實施例中，電阻器結構100的矽基板150可包含磊晶層(N型或P型)、內埋層(N型或P型)或許多其他類型的矽基板。
亦如圖1所示，多晶矽電阻器120(其亦可稱作多晶矽層)包含矽化物部分(或層)122、123，且包含經摻雜部分124、125。 在一些實施例中，經摻雜部分124、125中的一或多者可包含P型摻雜劑或N型摻雜劑。在一些實施例中，經摻雜部分124及/或經摻雜部分125可經重摻雜，以使得矽化物部分122及/或矽化物部分123與經摻雜部分124及/或經摻雜部分125之間的接觸為與整流接觸(rectifying contact)相反的歐姆接觸(ohmic contact)。多晶矽電阻器120的本質區域127安置於經摻雜部分124、125之間以及矽化物部分122、123之間。
在一些實施例中，經摻雜部分124、125可稱作接觸區域。 在一些實施例中，多晶矽電阻器120的本質區域127(其安置於多晶矽電阻器120的中央部分內)可稱作本質部分。在其他實施例中，多晶矽電阻器120可被均勻地重摻雜(以獲得用於形成具有較低電阻值的電阻器結構的較低片電阻)，且矽化物部分122、123可安置於多晶矽電阻器120的中央部分上，而非經摻雜部分124、125上，從而允許經摻雜部分124、125被消除。此配置被說明於圖3中且更詳細描述於下文中。
可為電阻器保護氧化物(RPO)、自對準矽化物(salicide)氧化物、層間介電質或矽化物阻斷氧化物的氧化物110安置於本 質區域127上。在一些實施例中，矽化物部分122、123(其可稱作自對準矽化物部分)可自對準至氧化物110。
在圖1中，自基板150至氧化物110或自氧化物110至基板150的方向可稱作垂直方向。垂直於或實質上垂直於所述垂直方向的方向可稱作水平方向或稱作橫向方向。沿著自氧化物110(其朝向圖1的頂部定向)至基板150(其朝向圖1的底部定向)的垂直方向的深度可為增大深度的方向。除非另外指示，否則本文所述的側視橫截面圖類似於圖1的定向而定向，如方才所述。
如上文所指示，電阻器結構100是使用在半導體製程內另外用於製造其他不同類型的半導體元件的光微影/遮蔽步驟、蝕刻步驟及/或植入步驟(例如，摻雜步驟)來製造。換言之，半導體製程內用於製造其他類型的半導體元件(例如，高電壓(HV)LDMOS電晶體)的某些製程步驟(例如，與RESURF氧化物層130相關聯的製程步驟)可與用於製造電阻器結構100的製程步驟對應(例如，可與其並行執行，可與其同時執行)。製程步驟的此對應性可導致當製造若干不同類型的半導體元件時半導體製程內的高效率，且亦製造具有改良的效能特性(例如，較低寄生電容)的電阻器結構。
在實例實施例中，電阻器結構100可使用半導體製程內與用於製造BJT元件、CMOS元件以及LDMOS元件的BCDMOS製程中所使用的一或多個製程步驟重疊或對應的一或多個其他製程步驟來製造。在BCDMOS製程內製造電阻器結構100的實例實 施例中，用於對LDMOS元件的部分進行摻雜的植入製程可用於對多晶矽電阻器120的部分(或全部)進行摻雜。換言之，用於LDMOS元件的部分進行摻雜的植入製程可為用於並行(或同時)對電阻器結構100的至少一部分進行摻雜的同一植入製程。
具體言之，針對圖1所示的電阻器結構100，用於製造作為LNDMOS元件(例如，HV LNDMOS元件)的本體區域的P-區域(例如，相對輕的P型摻雜劑含量)的植入製程亦可用於製造電阻器結構100(其可為高值多晶矽電阻器(HVPR))的本質區域127。作為另一特定實例，多晶矽電阻器100的經摻雜部分124、125可使用與P+區域(例如，相對重的P型摻雜劑濃度)相關聯的植入製程來製造，所述植入製程可為用於製造PMOS元件(例如，低電壓(LV)PMOS元件)的源極區域的P+區域及/或汲極區域的P+區域的同一植入製程。作為又一實例，用於CMOS元件、LDMOS元件及/或BJT元件的矽化物製程或自對準矽化物製程亦可用於製造電阻器結構100的矽化物部分122、123。
在一些實施例中，HV LDMOS元件(例如，HV LNDMOS元件、HV LPDMOS元件)或LV MOS元件(例如，LV PMOS元件、LV NMOS元件)可經組態以在10伏至100伏(按絕對值計)之間的電壓(例如，崩潰電壓)下操作。在一些實施例中，HV LDMOS元件或LV MOS元件可經組態以在小於10伏的電壓或大於100伏的電壓(按絕對值計)下操作。在一些實施例中，HV LDMOS元件可經組態以在小於10伏的電壓或大於100伏的電壓 (按絕對值計)下操作。在一些實施例中，LV LDMOS元件(例如，LV LNDMOS元件、LV LPDMOS元件)或LV MOS元件(例如，LV PMOS元件、LV NMOS元件)可經組態以在1伏至8伏(按絕對值計)之間的電壓(例如，崩潰電壓)下操作。在一些實施例中，LV LDMOS元件或LV MOS元件可經組態以在小於1伏的電壓或大於8伏的電壓(按絕對值計)下操作。特定操作電壓及/或崩潰電壓(以及其他元件參數)可取決於特定技術世代。
在一些實施例中，植入製程可與包含光微影/遮蔽步驟、蝕刻步驟及/或植入步驟的額外製程步驟相關聯，或可包含所述額外製程步驟。用於並行(或同時)形成兩個獨立半導體元件的兩個獨立特徵的製程(例如，植入製程)或製程步驟(例如，植入步驟)可為用於在相同條件下使用單一製程或單一製程步驟等在並行時段(例如，第一時段與第二時段重疊或對應)期間形成兩個獨立特徵的製程或製程步驟。此不排除額外(例如，先前的、後續的)製程步驟，以進一步處理(例如，界定、修改)特徵中的一或多者。在一些實施例中，製程可稱作包含一組製程步驟。
可藉由(諸如)以上述方式使用現存製程或製程步驟以製造電阻器結構100來改良半導體製程(例如，BCDMOS製程)期間的晶圓的成本及生產週期。在一些實施例中，成本及生產週期可改良多達5%或更多。因為可自半導體製程避免或消除專用於多晶矽電阻器的製造且已多年用於製造多晶矽電阻器的光微影/遮蔽、蝕刻及離子植入製程步驟，所以可改良成本及生產週期。因 此，當製造電阻器結構100時，現存製程或製程步驟以非預期方式使用且用於達成有益結果(例如，減小的寄生電容)，此是因為此等現存製程步驟先前尚未用於(例如，在BCDMOS製程中)製造多晶矽電阻器結構。總之，當前未用於製造多晶矽電阻器的半導體製程的現存製程步驟可有效地用於製造多晶矽電阻器結構100。在一些實施例中，製程步驟(例如，植入製程步驟)可稱作步驟(例如，植入步驟)。
如上文所提及，電阻器結構100可為相對高值的多晶矽電阻器(HVPR)，而在其他實施例中，電阻器結構100可為相對低值的多晶矽電阻器(LVPR)。舉例而言，在一些實施例中，多晶矽電阻器120可具有介於約1000歐姆(Ω)/平方(sq)與5000歐姆/平方之間(例如，1000歐姆/平方、2000歐姆/平方、3000歐姆/平方、4000歐姆/平方、5000歐姆/平方)的片電阻值。在其他實施例中，多晶矽電阻器120可具有小於1000歐姆/平方(例如，LVPR實施例)或大於5000歐姆/平方(例如，HVPR實施例)的電阻值。
圖2為說明多晶矽電阻器結構200的頂部罩幕層級圖的圖式。在實例實施例中，多晶矽電阻器結構200可對應於圖1所示的電阻器結構100，或可對應於其他電阻器結構。如圖2所示，多晶矽層220安置於RESURF氧化物230上方(而RESURF氧化物230轉而安置於場氧化物(未圖示)以及矽基板(未圖示)上方)。多晶矽層220包含安置於多晶矽層220的矽化物部分222、 223之間的本質區域227。多晶矽層220的本質區域227亦安置於多晶矽層220的經摻雜部分224、225之間。如圖2所示，接觸窗252、253(或介層窗)垂直地(垂直於圖)安置於各別矽化物部分222、223與金屬部分262、263(或層)之間。在此實施例中，未展示安置於多晶矽層220上的氧化物(諸如，上文關於圖1所描述的氧化物110)。
圖3為說明根據實施例的另一電阻器結構300的側視橫截面圖的方塊圖。與電阻器結構100一樣，電阻器結構300可使用半導體製程內通常用於製造其他類型的半導體元件的一或多個製程步驟來製造。所述一或多個製程步驟以非預期方式用於製造電阻器結構300。
如圖3所示，電阻器結構300包含安置於降低表面場(RESURF)氧化物330上的經摻雜的多晶矽320(其亦可稱作經摻雜的多晶矽層)。與圖1中的RESURF氧化物層130一樣，RESURF氧化物層330包含第一氧化物(介電質)層330a以及第二氧化物(介電質)層330b。在圖3所示的電阻器結構300中，第一氧化物層330a包含熱(熱生長)氧化物層，且第二氧化物層330b可包含經沉積氧化物層，諸如，TEOS。在其他實施例中，可使用其他氧化物及/或氧化物的組合。在下文(例如)參看圖6A至圖6M來描述用於實施此RESURF氧化物層的各種做法。
在電阻器結構300中，RESURF氧化物層330安置於場氧化物340上。場氧化物340可安置於矽基板350上(中)。在某 些實施例中，場氧化物層340可使用矽局部氧化(LOCOS)製程以使矽基板350的部分氧化來形成。在實例實施例中，以與關於RESURF氧化物130所論述相似的方式，RESURF氧化物層130用於形成高電壓LDMOS電晶體(例如，LNDMOS電晶體或LPDMOS電晶體)的漂移區域場介電質板(其亦可稱作場板)且亦以非預期方式用於電阻器結構300中。在圖3所示的電阻器結構300中，與電阻器結構100中的RESURF氧化物層130的使用一樣，RESURF氧化物層330的使用導致相比於傳統電阻器(多晶矽電阻器)結構，經摻雜的多晶矽320具有顯著較低的對基板350的寄生電容(例如，取決於特定實施例，10%至70%)。
取決於特定實施例，電阻器結構300的矽基板350可包含阱區域。在其他實施例中，電阻器結構300的矽基板350可包含磊晶層(N型或P型)、內埋層(N型或P型)或許多其他類型的矽基板。
亦如圖3所示，經摻雜的多晶矽320包含矽化物部分(或層)322、323，其與經(重)摻雜的多晶矽320組合可製造歐姆接觸。在此實施例中，矽化物部分322、323可充當經摻雜的多晶矽320的電觸點，當形成電阻器結構300時，矽化物部分322、323可使用介層窗352及353以及金屬內連線360及365而電連接至其他電路元件。電阻器結構300亦包含層間絕緣體(介電質)380，在實例實施例中，層間絕緣體(介電質)380可包含硼磷矽酸鹽玻璃(BPSG)。層間絕緣體380亦可充當電阻器保護氧化物。
電阻器結構300是(以與電阻器結構100相似的方式)使用在半導體製程內另外用於製造其他不同類型的半導體元件的光微影/遮蔽步驟、蝕刻步驟及/或植入步驟(例如，摻雜步驟)來製造。換言之，半導體製程內用於製造其他類型的半導體元件(例如，高電壓(HV)LDMOS電晶體)的某些製程步驟(例如，與RESURF氧化物層330相關聯的製程步驟)可與用於製造電阻器結構300的製程步驟對應(例如，可與其並行執行，可與其同時執行)。製程步驟的此對應性可導致當製造若干不同類型的半導體元件時半導體製程內的高效率，且亦製造具有改良的效能特性(例如，較低寄生電容)的電阻器結構。在實例實施例中，與電阻器結構100一樣，電阻器結構300可使用半導體製程內與用於製造BJT元件、CMOS元件以及LDMOS元件的BCDMOS製程中所使用的一或多個製程步驟重疊或對應的一或多個其他製程步驟來製造。
具體言之，針對圖3所示的電阻器結構300，經摻雜的多晶矽320可使用與P+區域(例如，相對重的P型摻雜劑濃度)相關聯的植入製程來製造，以製造LVPR，所述植入製程可為用於製造PMOS元件(例如，低電壓(LV)PMOS元件)的源極區域的P+區域及/或汲極區域的P+區域的同一植入製程。作為又一實例，用於CMOS元件、LDMOS元件及/或BJT元件的矽化物製程或自對準矽化物製程亦可用於製造電阻器結構300的矽化物部分322、323。當然，用於形成其他半導體元件的特徵的其他製程步 驟可用於並行形成電阻器結構300的特徵。
與電阻器結構100一樣，可藉由(諸如)以本文所述的方式使用現存製程或製程步驟以製造電阻器結構300來改良半導體製程(例如，BCDMOS製程)期間的晶圓的成本及生產週期。在一些實施例中，成本及生產週期可改良多達5%或更多。因為可自半導體製程避免或消除專用於多晶矽電阻器的製造且已多年用於製造多晶矽電阻器的光微影/遮蔽、蝕刻及離子植入製程步驟，所以可改良成本及生產週期。
因此，當製造電阻器結構300時，現存製程或製程步驟以非預期方式使用且用於達成有益結果(例如，減小的寄生電容)，此是因為此等現存製程步驟先前尚未用於(例如，在BCDMOS製程中)製造多晶矽電阻器結構。總之，當前未用於製造多晶矽電阻器的半導體製程的現存製程步驟可高效率地用於製造多晶矽電阻器結構300。
圖4為說明根據實施例的電容器結構400的側視橫截面圖的方塊圖。與電阻器結構100及300一樣，電容器結構400可使用半導體製程內通常用於製造其他類型的半導體元件的一或多個製程步驟來製造。所述一或多個製程步驟以非預期方式用於製造電容器結構400。
如圖4所示，電容器結構400包含經摻雜的多晶矽(層)420，其安置於降低表面場(RESURF)氧化物430上。經摻雜的多晶矽420可用作電容器結構400中的頂部(上方)導電板。
針對圖4所示的電容器結構400，經摻雜的多晶矽420可使用與P+區域(例如，相對重的P型摻雜劑濃度)相關聯的植入製程來製造，以便製造具有低電阻值的電容器結構400的上方導電板，所述植入製程可為用於製造PMOS元件(例如，低電壓(LV)PMOS元件)的源極區域的P+區域及/或汲極區域的P+區域的同一植入製程。
亦在電容器結構400中，RESURF氧化物層430可使用本文所述的技術來製造(例如，可包含多個氧化物/介電質層)。 RESURF氧化物層430用作電容器結構400的介電質層(例如，在兩個導電板之間)。在實例實施例中，以與關於RESURF氧化物130及330所論述相似的方式，RESURF氧化物層430用於形成高電壓LDMOS電晶體(例如，LNDMOS電晶體或LPDMOS電晶體)的漂移區域場介電質板(其亦可稱作場板)且亦以非預期方式用於電容器結構400中。在圖4所示的電容器結構400中，以非預期方式使用RESURF氧化物層430以製造電容器的介電質層允許製造具有介於30伏與200伏之間的崩潰電壓的電容器結構(與介於5伏與20伏之間的崩潰電壓相比)。當然，用於形成其他半導體元件的特徵的其他製程步驟可用於並行形成電容器結構400的特徵。
在電容器結構400中，RESURF氧化物層430安置於N型矽區域455上。RESURF氧化物層430可使用許多不同做法(諸如，本文所述的做法)來製造。舉例而言，RESURF氧化物430 可為與RESURF氧化物130及/或330相同的RESURF氧化物。在電容器結構400中，N型矽區域455用作底部(下方)導電板，且可以許多方式(諸如，本文所述的方式)形成。舉例而言，N型矽區域455可包含N阱區域、高電壓N阱區域、內埋N型矽層以及高摻雜N型矽區域，諸如，使用下文關於圖6A至圖6M所論述的製程步驟所製造的區域。
如圖4所示，N型矽區域455安置於場氧化物區域440之間。在某些實施例中，N型矽區域455可安置於場氧化物440中的開口內，其中場氧化物440中的開口界定N型矽區域455被暴露的邊緣(例如，用於RESURF氧化物層430的後續形成)。
如圖4所示，N型矽區域455以及場氧化物440可安置於矽基板450內。在某些實施例中，場氧化物440可使用矽局部氧化(LOCOS)製程以使矽基板450的部分氧化來形成，其中場氧化物440中的開口是使用氮化物(阻斷)罩幕來製造，以阻斷(防止)場氧化物在N型矽區域455的區域中形成。
取決於特定實施例，電容器結構400的矽基板450可包含P型矽基板。舉例而言，矽基板450可包含P型磊晶層以及P型內埋層中的至少一者或其他基板類型。下文關於圖6A至圖6M論述用於製造(提供)矽基板450的各種實施例。
亦如圖4所示，N型矽區域455以及經摻雜的多晶矽420包含分別製造歐姆接觸的矽化物部分(或層)422、423。在實例實施例中，用於CMOS元件、LDMOS元件及/或BJT元件的矽化 物製程或自對準矽化物製程亦可用於製造電容器結構400的矽化物部分422、423。在此實施例中，矽化物部分422、423可充當經摻雜的多晶矽420以及N型矽區域455的電觸點，當形成電容器結構400時，矽化物部分422、423可使用介層窗452及453以及金屬內連線460及465而電連接至其他電路元件。電容器結構400亦包含層間絕緣體(介電質)480，在實例實施例中，層間絕緣體(介電質)480可包含硼磷矽酸鹽玻璃(BPSG)。層間絕緣體480亦可充當電容器保護氧化物。
電容器結構400(以與電阻器結構100及300相似的方式)使用在半導體製程內另外用於製造其他不同類型的半導體元件的光微影/遮蔽步驟、蝕刻步驟及/或植入步驟(例如，摻雜步驟)來製造。換言之，半導體製程內用於製造其他類型的半導體元件(例如，高電壓(HV)LDMOS電晶體)的某些製程步驟(例如，與RESURF氧化物層430相關聯的製程步驟)可與用於製造電容器結構400的製程步驟對應(例如，可與其並行執行，可與其同時執行)。製程步驟的此對應性可導致當製造若干不同類型的半導體元件時半導體製程內的高效率且亦製造具有改良的效能特性(例如，較低寄生電容)的電阻器結構。在實例實施例中，電容器結構400可使用半導體製程內與用於製造BJT元件、CMOS元件以及LDMOS元件的BCDMOS製程中所使用的一或多個製程步驟重疊或對應的一或多個其他製程步驟來製造。
與電阻器結構100及300(以及本文所述的其他結構)一 樣，可藉由(諸如)以本文所述的方式使用現存製程或製程步驟以製造電容器結構400來改良半導體製程(例如，BCDMOS製程)期間晶圓的成本及生產週期。在一些實施例中，成本及生產週期可改良多達5%或更多。因為可自半導體製程避免或消除專用於多晶矽電阻器的製造且已多年用於製造多晶矽電阻器的光微影/遮蔽、蝕刻及離子植入製程步驟，所以可改良成本及生產週期。
因此，當製造電容器結構400時，現存製程或製程步驟以非預期方式使用且用於達成有益結果(例如，提高的崩潰電壓)，此是因為此等現存製程步驟先前尚未用於(例如，在BCDMOS製程中)製造電容器結構。總之，當前未用於製造電容器結構的半導體製程的現存製程步驟可高效率地用於製造電容器結構400。
圖5為說明根據實施例的電容器結構500的頂部罩幕層級圖的圖式。在實例實施方案中，電容器結構500可對應於圖4所示的電容器結構400，或可對應於其他電容器結構。如圖5所示，經摻雜的多晶矽層520安置於RESURF氧化物(未圖示)上方。RESURF氧化物轉而安置於N型矽區域555上方。所述N型矽區域經由場氧化物540中的開口而暴露，諸如本文中所論述。多晶矽層520以及N型矽區域555包含矽化物部分522及523。如圖5所示，接觸窗552、553(或介層窗)垂直地(垂直於圖)安置於各別矽化物部分522、523與金屬部分(或內連線層)之間，諸如，圖4所示的內連線層460及465。在此實施例中，未展示安置於電容器結構500上的介電質(諸如，上文關於圖4所描述的 介電質480)。
圖6A至圖6M為說明半導體製程中可用於製造LDMOS元件610(例如，HV LDMOS元件、LNDMOS元件)、多晶矽電阻器640及/或BJT元件680(各自被展示為圖6M中的元件)的至少一些製程步驟的橫截面圖的圖式。此外，圖6A至圖6M所說明的製程步驟亦可用於在LDMOS元件610、多晶矽電阻器640以及BJT元件680被製造的同時在電容器區域701中製造電容器結構700(如圖7所說明)。因此，出於說明及清晰的目的，將結合圖6A至圖6M的論述來描述圖7的電容器結構700。
具體言之，在此實施例中，可使用半導體製程內與用於製造LDMOS元件610的一或多個製程步驟重疊或對應的一或多個製程步驟來製造多晶矽電阻器640、電容器700及/或BJT元件680的部分。LDMOS元件610、多晶矽電阻器640以及BJT元件680整合於元件600(亦可稱作積體電路)中。在其他實施例中，圖7所示的電容器結構700亦可整合於元件600中。
在元件600中，LDMOS元件610是在元件600的LDMOS區域611內製造，多晶矽電阻器640是在元件600的電阻器區域641內製造，且BJT元件680是在元件600的BJT區域681內製造。如圖6M所示，BJT元件680包含集極650、基極660以及發射極670。如上文所指示，電容器700可製造於圖7所示的電容器區域701內。
雖然圖6A至圖6M為說明BCDMOS製程的製程步驟的 橫截面圖，但本文所述的技術可應用於各種半導體製程中。藉由實例給出由圖6A至圖6M所示的橫截面圖描繪的製程步驟的序列。
因此，簡化了各種製程步驟，及/或未展示中間製程步驟。 在一些實施例中，本文所述的製程步驟中的至少一些可按照不同於所展示的次序的次序來執行。且，為了簡化諸圖，並非所有部件將在諸圖中的每一者中由參考數字重新標記。在一些實施例中，本文所述的氧化物可包含或可為以下介電質的任何組合：低k介電質、二氧化矽、熱生長氧化物、經沉積氧化物等。
如圖6A所示，元件600包含基板603以及在LDMOS區域611中安置於基板603與P型內埋區域601之間的N型內埋區域602。P型內埋區域601以及N型內埋區域602可使用包含植入製程步驟、氧化製程步驟、磊晶生長步驟等的一系列製程步驟而形成。在一些實施例中，N型內埋區域602以及P型內埋區域601的至少一部分可形成於一或多個磊晶層層(例如，P型磊晶層)中，所述磊晶層依序地形成(例如，以堆疊樣式形成、藉由介入製程步驟或層在不同時間段期間形成於彼此上方)中。舉例而言，第一P型磊晶層可形成於基板603上，且第二P型磊晶層可形成於第一P型磊晶層上。磊晶層的厚度可介於約0.5微米與3微米之間。在一些實施例中，磊晶層中的一或多者的厚度可小於約0.5微米或大於約3微米。在一些實施例中，磊晶層可具有不同厚度。
磊晶層(若形成於基板603上)以及基板603可統稱作 矽元件區域605。矽元件區域605的頂表面T在圖6A中藉由虛線來說明。矽元件區域605的頂表面T可為水平對準的實質上平坦的頂表面T，且垂直方向可實質上正交於頂表面T。儘管頂表面T以及矽元件區域605可能未展示於諸圖中的每一者中，但此等特徵在後圖中被提及。
如圖6A所示，在P型內埋區域601中形成高電壓N阱(HVNWELL)區域612。在一些實施例中，HVNWELL區域612可使用HVNWELL光微影製程以及N型植入製程(例如，HVNWELL植入製程)來形成。
若兩個磊晶層在第一磊晶層安置於第二磊晶層與基板603之間的情況下形成於基板603上，則HVNWELL區域612可具有約等於第二磊晶層的深度的深度，第二磊晶層安置於第一磊晶層上。在一些實施例中，HVNWELL區域612可具有小於第二磊晶層的深度的深度，或可具有超出第二磊晶層的深度的深度，以使得HVNWELL區域612的至少一部分安置於第一磊晶層中。 在一些實施例中，HVNWELL區域612的至少一部分可安置於基板630中。
在此實施例中，在已形成HVNWELL區域612之後，形成氮化物層606。氮化物層606的部分形成於LDMOS區域611中，且氮化物層606的部分形成於BJT區域681中(例如，集極、基極與發射極之間的部分)。氮化物層606在一些實施例中可為經沉積層，且可使用包含光微影製程步驟、蝕刻步驟等的各種處理步 驟來形成。
在已形成氮化物層606之後，形成場氧化物604。場氧化物604可具有與氮化物層606的部分中的至少一些接觸或安置於氮化物層606的部分中的至少一些下方的部分。如圖6A所示，場氧化物604的至少一部分可安置於矽元件區域605的頂表面T上方，且場氧化物604的至少一部分可安置於矽元件區域605的頂表面T下方。在一些實施例中，場氧化物604可使用矽局部氧化(LOCOS)製程作為LOCOS而形成。在一些實施例中，場氧化物604可具有介於2000埃(Å)與6000埃之間(例如，3000埃、4500埃、5000埃)的厚度。儘管圖6A中未展示，但在一些實施例中，可執行緩衝氧化、襯墊氧化、犧牲氧化等。當氮化物層606阻斷(防止)場氧化物604的形成時，氮化物層606可稱作用於場氧化物604的形成的阻斷罩幕。當形成圖7所示的電容器結構700(或上文論述的電容器結構400及500)時，亦可使用氮化物層606，以便防止N型矽區域712(其可在形成場氧化物704之前或之後形成)中的場氧化物704的形成。在電容器結構700中，N型矽區域712經配置以作為電容器結構700的兩個導電板中的一者而操作。
圖6B為說明在已移除氮化物層606之後的元件600的橫截面圖。在移除氮化物層606之後，可在元件600的至少一些部分上形成P阱(阻斷)罩幕608(或其部分)。將用P型摻雜劑對元件600中未由P阱罩幕608遮蔽(或經由P阱罩幕608暴露) 的部分進行摻雜以形成一或多個P阱區域609，其展示於圖6C中。 如圖6B所示，P阱罩幕608形成於LDMOS區域611的至少一些部分上方以及BJT區域681的至少一些部分上方。P阱區域609除使用包含以下各者的其他類型的植入外亦可使用P阱植入來形成：反穿透(anti-punch through,APT)植入、N臨限電壓(NVT)植入、深隔離植入等。在本說明書全文中，例如，罩幕(例如，阻斷罩幕)可為或可包含光阻或其他材料，諸如，氮化物。
如圖6C所示，橫向於HVNWELL區域612在LDMOS區域611中形成若干個P阱區域609，以使得HVNWELL區域612安置於P阱區域609之間(例如，安置於兩個P阱區域609之間)。 且，如圖6C所示，P阱區域609(例如，P阱區域609中的另一部分)形成於場氧化物604以及電阻器區域641下方。因此，P阱區域609具有在電阻器區域641中安置於場氧化物604與P型內埋區域601之間的至少一部分。儘管圖6B中未展示，但在一些實施例中，P阱罩幕608的至少一些部分可形成於電阻器區域641的至少一些部分上，以使得P阱區域609的至少一些部分可不形成於場氧化物604下方。在一些實施例中，不同類型的P區域可形成於電阻器區域641的P型內埋區域601內。類似地，儘管圖7中未展示，但P阱罩幕608的至少一些其他部分可形成於電容器區域701(電容器結構700在其中形成)的至少一些部分上，以防止P阱區域在電容器區域701中形成。
在一些實施例中，用於形成P阱區域609的P阱植入製 程可用於在BJT元件(未圖示)(例如，NPN BJT元件)的基極中形成P阱區域。在此實施例中，用於形成P阱區域609的P阱植入製程不用於形成BJT元件680的基極660。在一些實施例中，P阱摻雜或植入製程可用於形成BJT元件680的至少一部分。
圖6D為說明在元件600的至少一些部分上形成N阱罩幕613(或其部分)的橫截面圖。將用N型摻雜劑對未由N阱罩幕613遮蔽(或經由N阱罩幕613暴露)的元件600的部分(例如，LDMOS區域611)進行摻雜，以形成一或多個N阱區域615。 在此實施例中，N阱區域615形成於LDMOS區域611的HVNWELL區域612內。N阱區域615除使用包含以下各者的其他類型的植入外亦可使用N阱植入來形成：APT植入、P臨限電壓(PVT)植入等。在某些實施例中，N阱罩幕亦可形成於圖7所示的電容器區域701的至少部分中，以阻斷N阱區域615形成。在一些實施例中，電容器結構700的N型矽區域712可包含以與由圖6D說明且關於圖6D描述的方式類似的方式形成的N阱區域615。在其他實施例中，N型區域712可使用半導體製程的其他製程或製程步驟(諸如，關於圖6A至圖6M所描述的製程或製程步驟)來形成。
在一些實施例中，用於形成N阱區域615的N阱植入製程可用於在BJT元件(未圖示)(例如，PNP BJT元件)的基極中形成N阱區域。在此實施例中，用於形成N阱區域615的N阱植入製程不用於在BJT元件680的基極660中形成摻雜區域。換言 之，BJT元件680排除N阱摻雜或植入製程。在一些實施例中，N阱摻雜或植入製程可用於形成BJT元件680的至少一部分。
如圖6E所示，在元件600上形成RESURF氧化物620。 在一些實施例中，RESURF氧化物620可為熱氧化物與經沉積氧化物的任何組合。在一些實施例中，RESURF氧化物620可包含安置於熱生長氧化物層上的經沉積氧化物層，或安置於經沉積氧化物層上的熱生長氧化物層。在一些實施例中，熱氧化物的厚度可介於約10埃與1000埃之間，且經沉積氧化物的厚度可介於約10埃與1500埃之間。舉例而言，RESURF氧化物620可包含約200埃的熱氧化物以及約800埃的經沉積氧化物。在一些實施例中，RESURF氧化物可包含安置於熱生長氧化物層上的經沉積氧化物層，其中經沉積氧化物層具有至少四倍於熱生長氧化物層的厚度的厚度。儘管圖6E中未展示，但在一些實施例中，可在RESURF氧化物620形成於元件600上之前移除形成於元件600上的犧牲氧化物。在實施例中，(諸如)使用本文所述的做法，RESURF氧化物620可用於形成元件600的場板，且亦以非預期方式用於形成多晶矽電阻器640(或電阻器結構100、200、300)的特徵及/或電容器700(或電容器結構400、500)的特徵。
圖6F為說明在已移除圖6E所示的RESURF氧化物620的至少一些部分以形成RESURF氧化物621、622、623(或者RESURF氧化物或RESURF氧化物層的部分)之後的元件600的橫截面圖。在一些實施例中，RESURF氧化物620的部分可使用 一或多個遮蔽製程及/或一或多個蝕刻製程來移除。如圖6F所示，RESURF氧化物622的至少一部分在電阻器區域641中安置於場氧化物604上。且，RESURF氧化物623的至少一些部分安置於包含於BJT區域681中的BJT元件680的發射極670上。具體而言，RESURF氧化物622的至少一部分在BJT區域681中安置於發射極670的暴露矽表面(例如，矽元件區域605的暴露矽表面(例如，頂表面T))上。且，儘管未標記，但RESURF氧化物620的剩餘部分安置於集極650的至少一部分上。此外，如圖7所示，RESURF氧化物722的至少一部分(在圖6F的移除製程之後)可安置於電容器700的N型矽區域712上，其中RESURF氧化物722經設置以充當電容器結構700的介電質。
且，如圖6F所示，RESURF氧化物621的一部分(其衍生自RESURF氧化物620)在LDMOS區域611中安置於LDMOS元件610的暴露矽表面(例如，矽元件區域605的暴露矽表面)上(例如，以形成LDMOS元件610的漂移區域場板)。具體而言，RESURF氧化物621的一部分安置於HVNWELL區域612上以及N阱區域615上。
圖6G為說明在元件600內與基極植入區域619並行形成N型摻雜漂移(NDD)區域618的橫截面圖。具體而言，NDD區域618形成於HVNWELL區域612中，且基極植入區域619並行(例如，同時)形成於BJT區域681中。NDD區域618可使用以不同能量執行的多個植入作業來形成。NDD區域618可在LDMOS 區域611中充當LDMOS元件610的漂移區域。NDD區域618以及基極植入區域619使用NDD罩幕624以及N型植入製程(例如，單一N型植入製程)而形成。在某些實施例中，電容器700的n型區域712可包含NDD區域618。
如圖6G所示，用於在LDMOS區域611的LDMOS元件610中形成NDD區域618的N型植入製程為與用於形成包含於BJT區域681的基極660中的基極植入區域619相同的N型植入製程。因此，如圖6G所示，在NDD區域618(例如，N型漂移區域)的至少遮蔽步驟與植入步驟期間，BJT元件680的基極660以及發射極670亦在NDD罩幕624(其亦可被稱作漂移區域罩幕)中開放(例如，暴露、未遮蔽)，並被植入。
亦如圖6G所示，NDD區域618以及基極植入區域619的深度各自大於(例如，1.05倍於、2倍於)N阱區域615的深度。 如圖6G所示，NDD區域618以及基極植入區域619具有大於N阱區域615的橫向(或水平)寬度Q的橫向(或水平)寬度R(自左側至右側，或自右側至左側)。
儘管在圖6G中未展示，但針對HVLPDMOS元件或HVPMOS元件(未圖示)以及NPN BJT元件(未圖示)亦可以類似方式形成PDD區域。用於HVLPDMOS元件或HVPMOS元件的PDD區域的P型植入亦可用於對NPN BJT元件的基極進行摻雜。 HVLPDMOS元件或HVPMOS元件的PDD區域可充當HVLPDMOS元件或HVPMOS元件的漂移區域。換言之，在NPN BJT元件(未 圖示)中，可使用P型漂移區域植入以對NPN BJT元件進行摻雜，且至少一個NPN BJT元件可排除P阱摻雜或植入。
如上文所提及，在一些實施例中，除使用漂移區域植入而形成的BJT元件(例如，BJT元件680)外，一或多個BJT元件(未圖示)可藉由使用P阱製程形成的基極植入區域來製造(針對NPN BJT元件)，且一或多個BJT元件(未圖示)可藉由使用N阱製程形成的基極植入區域來製造(針對PNP BJT元件)。
圖6H為說明多晶矽部分形成於元件600上的橫截面圖。 如圖6H所示，在LDMOS區域611中形成閘極多晶矽626(其亦可被稱作閘電極)，且在電阻器區域641中形成電阻器多晶矽642(亦可被稱作多晶矽部分)。在某些實施例中，電容器700的經摻雜的多晶矽742可與閘極多晶矽626以及電阻器多晶矽642同時(例如，使用相同製程步驟)形成。在一些實施例中，閘極多晶矽626、電阻器多晶矽642以及經摻雜的多晶矽742可形成為多晶矽層的一部分。因此，在一些實施例中，閘極多晶矽626、電阻器多晶矽642以及經摻雜的多晶矽742可作為同一多晶矽形成製程的一部分而形成。
具體言之，在一些實施例中，用於形成閘極多晶矽626的多晶矽沉積製程可與用於形成電阻器多晶矽642以及經摻雜的多晶矽742的多晶矽沉積製程相同。因此，電阻器多晶矽642、閘極多晶矽626以及電容器700的經摻雜的多晶矽742可並行地形成，而非使用不同多晶矽製程步驟形成。在一些實施例中，多晶 矽沉積製程可包含一或多個遮蔽製程步驟、一或多個蝕刻等。
如圖6H所示，電阻器多晶矽642安置於RESURF氧化物622上，RESURF氧化物622安置於場氧化物604上。因此，RESURF氧化物622以及場氧化物604是安置於電阻器多晶矽642與P阱區域609之間，此導致相比於傳統多晶矽電阻器，與電阻器結構600相關聯的寄生電容減小。
此外，如圖7所示，經摻雜的多晶矽742安置於RESURF氧化物722上，RESURF氧化物722安置於N型區域712上。相比於在半導體製程中實施的當前電容器的介於5伏與20伏之間的崩潰電壓，圖7所示的電容器700的結構(與電容器400一樣)實現具有介於20伏與300伏之間的崩潰電壓的高電壓電容器的形成。
在此實施例中，多晶矽形成不包括BJT區域681。儘管圖6H中未展示，但在一些實施例中，電阻器多晶矽642可直接形成於場氧化物604上。在此等實施例中，RESURF氧化物622可不形成於電阻器區域641中的場氧化物604的至少一部分上(例如，可自所述部分排除)。換言之，在一些實施例中，RESURF氧化物622可不安置於場氧化物604與電阻器多晶矽642之間。
如圖6H所示，閘極氧化物625形成於閘極多晶矽626的至少一部分下方(以使得閘極氧化物625安置於閘極多晶矽626與矽元件區域605的頂表面T之間)。如圖6H所示，閘極氧化物625與RESURF氧化物621的至少一部分接觸。具體言之，閘極 氧化物625的末端接觸(例如，鄰接、鄰近於)RESURF氧化物621的至少一末端。在一些實施例中，閘極氧化物625的厚度可介於5埃與425埃之間(例如，50埃、120埃、200埃、300埃、400埃)或更厚。在一些實施例中，閘極氧化物625的厚度可小於RESURF氧化物621的厚度。
如圖6H所示，NDD區域618的邊界(例如，如此圖中所定向的左側邊界)與矽元件區域605的頂表面T(其可為磊晶層的頂表面)與LDMOS元件610的閘極氧化物625的底表面之間的界面交叉(例如，在所述界面處終止)。相比而言，N阱區域615的邊界(例如，如此圖中所定向的左側邊界)與矽元件區域605的頂表面T(其可為磊晶層的頂表面)與LDMOS元件610的RESURF氧化物620的底表面之間的界面交叉。如圖6H所示，NDD區域618的邊界(在閘極氧化物625下方)可與HVNWELL區域612的邊界大致相同(例如，與HVNWELL區域612的邊界對應或鄰近)。
如圖6H所示，N阱區域615安置於NDD區域618內，NDD區域618安置於HVNWELL區域612內，且HVNWELL區域612安置於部分P阱區域609之間(例如，橫向安置於所述部分P阱區域609之間)。因此，N阱區域615、NDD區域618以及HVNWELL區域612具有不同橫截面面積。
如圖6H所示，NDD區域618的邊界(例如，如此圖中所定向的右側邊界)與場氧化物604與矽元件區域605之間的界 面交叉(例如，在所述界面處終止)。換言之，NDD區域618的邊界(例如，如此圖中所定向的右側邊界)在場氧化物604的底表面處終止。類似地，N阱區域615的邊界(例如，如此圖中所定向的右側邊界)亦與場氧化物604與矽元件區域605之間的界面交叉(例如，在所述界面處終止)。換言之，N阱區域615的邊界(例如，如此圖中所定向的右側邊界)在場氧化物604的底表面處終止。如圖6H所示，NDD區域618的邊界(例如，如此圖中所定向的右側邊界)(閘極氧化物625下方)不與N阱區域615的邊界(例如，如此圖中所定向的右側邊界)或HVNWELL區域612的邊界(例如，如此圖中所定向的右側邊界)對應(例如，與所述兩個界面分離)。
圖6I為說明P植入罩幕631的橫截面圖，所述P植入罩幕631用於形成P區域632(其可為LNDMOS元件610的本體區域)，且用於對閘極多晶矽626的至少一部分633、電阻器多晶矽642的至少一部分634以及圖7所說明的電容器結構700的經摻雜的多晶矽742的至少一部分進行摻雜。P區域632安置於P阱區域609內。P區域632的深度小於P阱區域609的深度。如圖6I所示，用於對P區域632進行摻雜的植入製程亦用於對閘極多晶矽626的部分633、電阻器多晶矽642的部分634摻雜，且可用於對電容器結構700的經摻雜的多晶矽742進行摻雜。因此，電阻器多晶矽642的部分634以及經摻雜的多晶矽742可與閘極多晶矽626的部分633以及P區域632並行地摻雜。取決於特定實施 例，P區域632與部分633、634以及經摻雜的多晶矽742的摻雜可為使用P型摻雜劑執行的相對輕的摻雜(例如，以比P阱區域609濃度輕的濃度)，或可為較高摻雜濃度。部分634的至少一部分(例如，沿著頂部部分的中間部分)可界定電阻器多晶矽642的本質區域635。換言之，在LDMOS元件610本體植入期間，P植入罩幕可圍繞電阻器多晶矽642而開放(例如，暴露、未遮蔽)，以使得可對電阻器多晶矽642進行摻雜。P區域632安置於P阱區域609的至少一個部分內。
電阻器多晶矽642的部分634可包含電阻器多晶矽642的本質區域635的至少一些部分。上文結合至少圖1及圖2展示且描述了多晶矽電阻器的本質區域的實例。在一些實施例中，可形成P植入罩幕631(其可被稱作本體植入罩幕)，以使得僅對電阻器多晶矽642的本質區域635進行摻雜。P區域632的摻雜濃度可低於P阱區域609的摻雜濃度(例如，比P阱區域609的摻雜濃度低一個量級)。
在一些實施例中，電阻器多晶矽642以及電容器700的經摻雜的多晶矽742可藉由用於對P區域632進行摻雜的同一植入製程(或其步驟)以及用於對LDMOS元件610的源極進行摻雜的N型植入來摻雜。在一些實施例中，可在與NMOS製程相關的源極/汲極(S/D)植入期間形成源極植入。
圖6J為說明使用N型輕摻雜汲極(NLDD)植入罩幕639形成的NLDD區域636、637的橫截面圖。如圖6J所示，閘極多 晶矽626的至少一部分亦在NLDD植入製程(其在某些實施例中亦可用於對電容器結構700的經摻雜的多晶矽742進行摻雜)期間得以摻雜。儘管在圖6J中未展示，但亦可執行P型LDD植入。 在一些實施例中，可在執行NLDD植入製程之前及/或在執行PLDD植入製程之前執行閘極密封氧化製程(未圖示)。如圖6J所示，NLDD植入製程排除電阻器區域641以及BJT區域681。在一些實施例中，電阻器區域641及/或BJT區域681的至少一些部分可暴露至NLDD植入。舉例而言，電阻器多晶矽642的至少一部分(例如，本質區域)可暴露至NLDD植入。
如圖6K所示，執行形成LDMOS元件610的間隔物651以及多晶矽電阻器640的間隔物652的TEOS沉積以及蝕刻。間隔物651以及間隔物652可使用間隔物回蝕製程來形成。
在已形成間隔物651、652之後，使用P+植入罩幕653(其可被稱作源極罩幕及/或稱作汲極罩幕)藉由P+植入製程(其為一種類型的源極植入製程及/或汲極植入製程)來對電阻器多晶矽642的每一末端進行摻雜，以形成P+區域655、656。P+植入罩幕可與PMOS元件(未圖示)的P+源極/汲極(S/D)植入相關聯。 電阻器多晶矽642的末端(或接觸區域)可進一步藉由P型摻雜劑來摻雜，以使得歐姆(而非整流(rectifying))接觸可稍後使用(或經由)多晶矽電阻器640的P+區域655、656形成。如圖6K所示，先前已摻雜的電阻器多晶矽642的末端部分未由P+植入罩幕653遮蔽(或經由P+植入罩幕653暴露)以形成P+區域655、 656。在一些實施例中，P+區域可被稱作多晶矽電阻器640的接觸區域。本質區域635(例如，展示於圖6I中)可安置於P+區域655、656之間。在一些實施例中，用於對電阻器多晶矽的末端(P+區域655、656)以及PMOS元件的S/D區域進行摻雜的製程步驟亦可用於對電容器700的經摻雜的多晶矽742進行摻雜。
且，如圖6K所示，藉由P+植入來對BJT元件680的發射極670進行摻雜，以在基極植入區域619內形成P+區域657。 因此，多晶矽電阻器640的至少一些部分以及BJT元件680的至少一些部分可藉由與PMOS元件相關聯的P+植入製程並行地進行摻雜。
在此實施例中，僅展示P+植入。在一些實施例中，亦可執行與NMOS元件(未圖示)相關聯的N+源極/汲極植入。儘管在此實施例中未展示，但多晶矽電阻器的至少一些部分(未圖示)、NPN BJT元件的至少一些部分(未圖示)以及電容器結構700的經摻雜的多晶矽742的至少一些部分(未圖示)可藉由與NMOS元件相關聯的N+植入製程並行地進行摻雜。
在已執行P+植入製程之後，如圖6L所示，在元件600上形成(例如，沉積、生長)自對準矽化物阻斷氧化物661。在一些實施例中，自對準矽化物阻斷氧化物661可被稱作自對準矽化物氧化物。可接著對自對準矽化物阻斷氧化物661進行圖案化，以使得自對準矽化物阻斷氧化物661被移除，唯元件600中不需要自對準矽化物的形成的區域(諸如，電阻器多晶矽642的中央P 摻雜部分)外。在對自對準矽化物阻斷氧化物661進行圖案化之後，可在元件600上形成金屬層(未圖示)。此金屬層可接著作為自對準矽化物製程的一部分反應(例如，與金屬層接觸的矽反應)。因此，在自對準矽化物處理期間，自對準矽化物形成於電阻器多晶矽642的P+區域655、656上，但不形成於安置於P+區域655、656之間的電阻器多晶矽642的本質、中央P-摻雜部分上(其藉由LNDMOS P型本體植入進行摻雜)。
類似地，如圖6M所示，可對自對準矽化物氧化物661進行蝕刻(圖案化)，以使得自對準矽化物691、692及693可分別形成於LDMOS元件610的閘極、源極以及汲極上。且，自對準矽化物694及695可形成於多晶矽電阻器640的每一末端上(各別P+區域655及656上)，且形成電容器結構700的自對準矽化物723a、723b。最終，自對準矽化物696、697、698可分別形成於BJT元件680的集極650、基極660以及發射極670中的每一者上。未展示形成自對準矽化物之後的製程步驟(諸如，接觸窗形成、鈍化、金屬化(例如，內連線)、介電質以及介層窗形成)。
在一些實施例中，額外類型的半導體結構可包含於元件600中。舉例而言，除BJT元件680、多晶矽電阻器640以及LDMOS元件610外，電容器元件(諸如，電容器結構700)亦可形成於元件600中。在其他實施例中，其他配置可用於上文所描述的各種元件特徵。舉例而言，電阻器多晶矽642可經均勻(例如，重)摻雜而非具有重摻雜的末端655、656以及相對輕摻雜的本質(中 央)區域635。
圖8A至圖8C為分別說明根據實施例的用於半導體處理的方法800、830及860的流程圖。在某些實施例中，方法800、830及860可彼此結合來實施，且出於說明的目的，將在本文中如此描述。舉例而言，圖8B所示的方法830包含可結合圖8A的方法800來實施的用於形成RESURF氧化物層的作業。類似地，圖8C所示的方法860包含可結合方法800來實施的用於形成經摻雜的多晶矽層的作業。在實例實施例中，方法800可使用參看圖6A至圖6M說明且描述的半導體製程的製程步驟來實施。
如圖8A所示，半導體處理的方法800包含，在區塊805處，形成安置於P型矽基板內的N型矽區域。舉例而言，N型矽區域可包含N阱區域、高電壓N阱區域、內埋N型矽層以及高摻雜N型矽區域等中的至少一者。在方法800中，P型矽基板可包含P型磊晶層以及P型內埋層及/或其他P型矽基板中的至少一者。在其他實施例中，可顛倒導電類型。舉例而言，在區塊805處，可在N型矽基板中形成P型矽區域。
在區塊810處，方法800包含在P型矽基板中(或上)形成場氧化物層。區塊810處所形成的場氧化物層可包含暴露N型矽區域的至少一部分的開口，其中所述開口可隨後用於形成電容器結構(諸如，本文中所描述的電容器結構)。場氧化物層中的開口可使用諸如先前描述的氮化物層來界定。
在區塊820中，方法800包含形成RESURF氧化物層， 其具有安置於暴露的N型矽區域上的第一部分(例如，用於電容器結構)以及安置於場氧化物層上的第二部分(例如，用於電阻器結構)。在方法800中，RESURF氧化物層可包含與暴露的N型矽區域以及場氧化物層接觸的第一介電質層。換言之，在方法800中，RESURF氧化物層的第一介電質層安置於暴露的N型矽區域以及場氧化物層上。方法800的RESURF氧化物層亦包含安置於第一介電質層上的第二介電質層。
在區塊820處，方法800包含形成經摻雜的多晶矽層(例如，使用本文所述的技術)，其中所述經摻雜的多晶矽包含第一部分以及第二部分(其可取決於特定實施例而相同地摻雜或不同地摻雜)。在方法800中，經摻雜的多晶矽層的第一部分安置於RESURF氧化物層的第一部分(其安置於暴露的N型區域上)上。 在方法800中，經摻雜的多晶矽層的第一部分可形成電容器結構的上方(頂部)導電板(諸如，在電容器結構400、700中)。
此外，在方法800中，經摻雜的多晶矽層的第二部分安置於RESURF氧化物層的第二部分(其安置於區塊810處所形成的場氧化物層上)上。在方法800中，經摻雜的多晶矽層的第二部分可形成電阻器結構的電阻器多晶矽(例如，電阻器多晶矽642)(諸如，在電阻器結構640中)。
如圖8B所示，形成RESURF氧化物層的方法830包含在區塊835處在暴露的N型矽區域以及場氧化物層上熱生長(區塊815的)RESURF氧化物層的第一介電質層。方法830更包含在區 塊840處在RESURF氧化物層的第一介電質層上沉積(區塊815的)RESURF氧化物層的第二介電質層。在區塊845處，方法830包含至少在RESURF氧化物層的第一部分以及RESURF氧化物層的第二部分上形成蝕刻阻斷罩幕(例如，使用光微影)。在區塊850處，方法830包含以對應於蝕刻阻斷罩幕的圖案來蝕刻第一介電質層以及第二介電質層，例如，以便界定RESURF氧化物的第一部分(例如，作為電容器結構的介電質)，且界定RESURF氧化物的第二部分(作為多晶矽電阻器結構的下伏介電質)。
如圖8C所示，形成經摻雜的多晶矽層的方法860包含在區塊865處在RESURF氧化物層的第一部分、場氧化物層以及RESURF氧化物層的第二部分上形成多晶矽層，諸如，在晶圓的表面上方形成多晶矽層。在區塊870處，方法860包含至少在對應於經摻雜的多晶矽層的第一部分(例如，電容器結構的上方板)的區域以及對應於經摻雜的多晶矽層的第二部分(例如，電阻器結構的電阻器多晶矽)上形成蝕刻阻斷罩幕(例如，使用光微影)。
在區塊875處，方法860包含以對應於蝕刻阻斷罩幕的圖案來蝕刻多晶矽層，例如，以便界定經摻雜的多晶矽層的第一部分(例如，上方電容器板)的多晶矽特徵，且界定經摻雜的多晶矽層的第二部分(例如，電阻器多晶矽)的多晶矽特徵。方法860包含在區塊880處對所蝕刻的多晶矽層進行摻雜。取決於特定實施例，經摻雜的多晶矽層的第一部分以及經摻雜的多晶矽層的第二部分可類似地摻雜或可不同地摻雜。用於每一特徵的特定摻 雜可取決於特定特徵以及此特徵的特定用途。
且，關於方法800、830及860所述的半導體製程步驟可用於並行地界定其他半導體元件的特徵(例如，除電容器以及電阻器之外)。舉例而言，關於方法800、830及860所述的半導體製程步驟可用於(諸如)以本文所述的做法來界定LDMOS元件的一或多個特徵、BJT元件的一或多個特徵及/或其他元件的一或多個特徵。
圖9為說明根據實施例的形成電阻器結構的方法900的流程圖。舉例而言，方法900可用於形成本文所述的電阻器結構。 如圖9所示，方法900包含在區塊905處在P型矽基板中(諸如，在圖6A至圖6M所說明的電阻器區域640中)形成場氧化物層。 在區塊910處，方法900包含形成RESURF氧化物層，其包含安置於場氧化物層上的第一介電質層以及安置於第一介電質層上的第二介電質層。
在區塊915處，方法900包含諸如使用本文所述的技術在RESURF氧化物層上形成經摻雜的多晶矽層(電阻器多晶矽)。 在區塊920處，方法900包含在經摻雜的多晶矽層的第一末端處形成第一電觸點，且在區塊925處，形成經摻雜的多晶矽層的第二末端的第二電觸點。在方法900中，第一電觸點、經摻雜的多晶矽層以及第二電觸點形成電阻器結構。可接著進行其他處理以界定用於連接電阻器結構與同一矽基板上所包含的其他半導體元件及/或與同一基板上未包含的其他元件的金屬內連線、介層窗及/ 或其他結構。
且，與關於方法800、830及860所述的製程步驟的一樣，方法900的半導體製程步驟可用於並行地界定其他半導體元件的特徵(例如，除電阻器之外)。舉例而言，關於方法900所述的半導體製程步驟可用於(諸如)以本文所述的做法來界定LDMOS元件的一或多個特徵、BJT元件的一或多個特徵及/或其他元件的一或多個特徵。
圖10A及圖10B為分別說明根據實施例的用於以半導體製程(諸如，關於圖6A至圖6M所描述的半導體製程)形成電容器結構的方法1000及1040的流程圖。在一些實施例中，方法1000及1040可彼此結合來實施，且出於說明的目的，將在本文中如此描述。舉例而言，當形成電容器時，圖10B所示的方法1040包含可結合方法1000來實施的用於形成場氧化物層的作業。
如圖10A所示，形成電容器結構的方法1000包含在區塊1005處形成安置於P型矽基板內的N型矽區域。區塊1005處所形成的N型矽區域可用作電容器結構的下方(底部)板(諸如，圖7的電容器結構700中的N型區域712)。在區塊1010處，方法1000包含在P型矽基板中(或上)形成場氧化物層。在方法1000中，區塊1010處所形成的場氧化物層包含暴露N型矽區域的至少一部分的開口。取決於特定實施方案，區塊1005的N型矽區域可在區塊1010的場氧化物層之前形成，或可在區塊1010的場氧化物層之後形成。
在區塊1015處，方法1000包含形成安置於暴露的N型矽區域上的RESURF氧化物層(例如，電容器結構的介電質層)。 方法1000的RESURF氧化物層包含安置於暴露的N型矽區域上的第一介電質層以及安置於第一介電質層上的第二介電質層。在區塊1020處，方法1000包含形成安置於區塊1015處所形成的RESURF氧化物層上的經摻雜的多晶矽層。經摻雜的多晶矽層可用作對應的電容器結構的上方(頂部)導電板。
在區塊1025處，方法1000包含形成N型矽區域的第一電觸點，且在1030處包含形成經摻雜的多晶矽層的第二電觸點。 在方法1000中，第一電觸點、N型矽區域、RESURF氧化物的第一部分、經摻雜的多晶矽層的第一部分以及第二電觸點形成電容器結構。
如圖10B所示，形成場氧化物層的方法1040包含在區塊1045處形成安置於區塊1005的N型矽區域上的氮化物(阻斷)層。在區塊1050處，方法1040包含執行LOCOS製程以在P型基板中形成場氧化物層，其中氮化物層防止(阻斷)在安置了氮化物層的N型矽區域的部分中形成場氧化物層。在區塊1055處，方法1040包含移除氮化物層，此導致區塊1005的N型矽區域經由場氧化物層中的開口而暴露。
與關於方法800、830、860及900所述的製程步驟一樣，方法1000及1040的半導體製程步驟可用於並行地界定其他半導體元件的特徵(例如，除電容器之外)。舉例而言，關於方法1000 及1040所述的半導體製程步驟可用於(諸如)以本文所述的做法來界定LDMOS元件的一或多個特徵、BJT元件的一或多個特徵及/或其他元件的一或多個特徵。
本文中所描述的各種技術的實施方案可以數位電子電路或以電腦硬體、韌體、軟體或其組合來實施。方法的部分亦可由專用邏輯電路(例如，場可程式化閘陣列(field programmable gate array,FPGA)或特殊應用積體電路(application-specific integrated circuit,ASIC))執行，且設備可實施為專用邏輯電路(例如，場可程式化閘陣列(FPGA)或特殊應用積體電路(ASIC))。
實施方案可以計算系統來實施，所述計算系統：包含後端組件，(例如)作為資料伺服器；或包含中間軟體組件，例如，應用程式伺服器；或包含前端組件，例如，具有使用者可藉以與實施方案互動的圖形使用者介面或網頁瀏覽器的用戶端電腦；或此等後端、中間軟體或前端組件的任何組合。組件可由數位資料通信的任何形式或媒體(例如，通信網路)互連。通信網路的實例包含區域網路(LAN)以及廣域網路(WAN)，例如，網際網路。
一些實施方案可使用各種半導體處理及/或封裝技術來實施。一些實施例可使用各種類型的半導體處理技術來實施，所述半導體處理技術與半導體基板相關聯，所述半導體基板包含(但不限於)(例如)矽(Si)、砷化鎵(GaAs)、碳化矽(SiC)等。
雖然如本文中所描述已說明了所描述的實施方案的某些特徵，但許多修改、取代、改變以及等效物對於熟習此項技術者 而言將顯而易見。因此，應理解，隨附申請專利範圍意欲涵蓋落入實施例的範疇內的所有此等修改及改變。應理解，所述實施例僅以實例方式而非限制性地呈現，且可進行形式及細節的各種改變。本文中所描述的設備及/或方法的任何部分可以任何組合進行組合，唯相互排斥的組合外。本文中所描述的實施例可包含所描述的不同實施例的功能、組件及/或特徵的各種組合及/或子組合。
800‧‧‧方法
805~820‧‧‧區塊

Claims (19)

  1. 一種製造半導體元件的方法，包括：形成安置於P型矽基板內的N型矽區域；在所述P型矽基板中形成場氧化物(FOX)層，所述FOX層包含暴露所述N型矽區域的至少一部分的開口；形成降低表面場(RESURF)氧化物(ROX)層，其具有安置於暴露的所述N型矽區域上的第一部分以及安置於所述FOX層上的第二部分，所述ROX層包含與暴露的所述N型矽區域及所述FOX層接觸的第一介電質層以及安置於所述第一介電質層上的第二介電質層；以及形成經摻雜的多晶矽層，其具有安置於所述ROX層的所述第一部分上的第一部分以及安置於所述ROX層的所述第二部分上的第二部分。
  2. 如申請專利範圍第1項所述的製造半導體元件的方法，更包括：形成所述N型矽區域的第一電觸點；以及形成所述經摻雜的多晶矽層的所述第一部分的第二電觸點，所述第一電觸點、所述N型矽區域、所述ROX的所述第一部分、所述經摻雜的多晶矽層的所述第一部分以及所述第二電觸點形成電容器。
  3. 如申請專利範圍第1項所述的製造半導體元件的方法，其中所述經摻雜的多晶矽層的所述第二部分包含第一末端以及第二末端，所述方法更包括： 形成所述經摻雜的多晶矽層的所述第二部分的所述第一末端的第一電觸點；以及形成所述經摻雜的多晶矽層的所述第二部分的所述第二末端的第二電觸點，所述第一電觸點、所述經摻雜的多晶矽層的所述第二部分以及所述第二電觸點形成電阻器。
  4. 如申請專利範圍第1項所述的製造半導體元件的方法，其中所述N型矽區域包含N阱區域、高電壓N阱區域、內埋N型矽層以及高摻雜N型矽區域中的至少一者。
  5. 如申請專利範圍第1項所述的製造半導體元件的方法，其中所述P型矽基板包含P型磊晶層以及P型內埋層中的至少一者。
  6. 如申請專利範圍第1項所述的製造半導體元件的方法，其中形成所述ROX層包含：在暴露的所述N型矽區域以及所述FOX層上熱生長所述ROX層的所述第一介電質層；在所述ROX層的所述第一介電質層上沉積所述ROX層的所述第二介電質層；至少在所述ROX層的所述第一部分以及所述ROX層的所述第二部分上形成蝕刻阻斷罩幕；以及以對應於所述蝕刻阻斷罩幕的圖案來蝕刻所述第一介電質層以及所述第二介電質層。
  7. 如申請專利範圍第1項所述的製造半導體元件的方法， 其中形成所述FOX層以及暴露的所述N型矽區域包含：形成安置於所述N型矽區域上的氮化物層；執行矽局部氧化(LOCOS)製程，以在所述P型基板中形成所述FOX層；以及移除所述氮化物層。
  8. 如申請專利範圍第1項所述的製造半導體元件的方法，其中形成所述經摻雜的多晶矽層包含：在所述ROX層的所述第一部分、所述FOX層以及所述ROX層的所述第二部分上形成多晶矽層；至少在對應於所述經摻雜的多晶矽層的所述第一部分的區域以及對應於所述經摻雜的多晶矽層的所述第二部分的區域上形成蝕刻阻斷罩幕；以對應於所述蝕刻阻斷罩幕的圖案來蝕刻所述多晶矽層；以及對所蝕刻的所述多晶矽層進行摻雜。
  9. 一種電容器，使用半導體製程形成，所述電容器包括：安置於P型矽基板中的N型矽區域；安置於所述P型基板中的場氧化物(FOX)層，所述FOX層包含暴露所述N型矽區域的至少一部分的開口；降低表面場(RESURF)氧化物(ROX)層，具有安置於暴露的所述N型矽區域上的第一部分以及安置於所述FOX層上的第二部分，所述ROX層包含安置於暴露的所述N型矽區域上的第一 介電質層以及安置於所述第一介電質層上的第二介電質層；以及安置於所述ROX層的所述第一部分上的經摻雜的多晶矽層。
  10. 如申請專利範圍第9項所述的電容器，更包括：與所述N型矽區域耦接的第一電觸點，所述第一電觸點經設置以作為所述電容器的第一端子而操作；以及與所述經摻雜的多晶矽層耦接的第二電觸點，所述第二電觸點經設置以作為所述電容器的第二端子而操作。
  11. 如申請專利範圍第9項所述的電容器，其中：所述ROX層的所述第一介電質層包含安置於暴露的所述N型矽區域與所述FOX層上的熱生長氧化物層；且所述ROX層的所述第二介電質層包含安置於所述熱生長氧化物層上的經沉積氧化物層。
  12. 如申請專利範圍第9項所述的電容器，其中：所述ROX層的所述第一介電質層包含安置於暴露的所述N型矽區域與所述FOX層上的第一氧化物層；且所述ROX層的所述第二介電質層包含安置於所述第一氧化物層上的第二氧化物層，所述第二氧化物層具有至少四倍於所述第一氧化物層的厚度的厚度。
  13. 如申請專利範圍第9項所述的電容器，其中所述N型矽區域包含N阱區域、高電壓N阱區域、內埋N型矽層以及高摻雜N型矽區域中的至少一者。
  14. 如申請專利範圍第9項所述的電容器，其中所述P型矽 基板包含P型磊晶層以及P型內埋層中的至少一者。
  15. 一種電阻器結構，使用半導體製程形成，所述電阻器結構包括：矽基板；安置於所述矽基板中的N型矽區域；安置於所述矽基板上的場氧化物(FOX)層；降低表面場(RESURF)氧化物(ROX)層，具有安置於所述FOX層上的第一部分以及安置於所述N型矽區域上的第二部分，所述ROX層包含安置於所述FOX層與所述N型矽區域上的第一介電質層以及安置於所述第一介電質層上的第二介電質層；以及安置於所述ROX層的所述第一部分上的經摻雜的多晶矽電阻器。
  16. 如申請專利範圍第15項所述的電阻器結構，其中所述經摻雜的多晶矽電阻器包含第一末端以及第二末端，所述電阻器結構更包括：與所述經摻雜的多晶矽電阻器的所述第一末端耦接的第一電觸點，所述第一電觸點經設置以作為所述電阻器結構的第一端子而操作；以及與所述經摻雜的多晶矽電阻器的所述第二末端耦接的第二電觸點，所述第二電觸點經設置以作為所述電阻器結構的第二端子而操作。
  17. 如申請專利範圍第15項所述的電阻器結構，其中：所述ROX層的所述第一介電質層包含熱生長氧化物層；且所述ROX層的所述第二介電質層包含經沉積氧化物層。
  18. 如申請專利範圍第15項所述的電阻器結構，其中：所述ROX層的所述第一介電質層包含第一氧化物層；且所述ROX層的所述第二介電質層具有至少四倍於所述第一氧化物層的厚度的厚度。
  19. 如申請專利範圍第15項所述的電阻器結構，其中所述矽基板包含P型磊晶層、P型內埋層、N型磊晶層以及內埋N型層中的至少一者。
TW103105177A 2013-02-19 2014-02-18 製造半導體元件的方法、電容器以及電阻器結構 TWI523117B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/770,453 US8987107B2 (en) 2013-02-19 2013-02-19 Production of high-performance passive devices using existing operations of a semiconductor process

Publications (2)

Publication Number Publication Date
TW201436056A TW201436056A (zh) 2014-09-16
TWI523117B true TWI523117B (zh) 2016-02-21

Family

ID=51310719

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103105177A TWI523117B (zh) 2013-02-19 2014-02-18 製造半導體元件的方法、電容器以及電阻器結構

Country Status (3)

Country Link
US (1) US8987107B2 (zh)
CN (1) CN103996599B (zh)
TW (1) TWI523117B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102163596B1 (ko) * 2014-12-22 2020-10-12 매그나칩 반도체 유한회사 초고전압 레지스터 및 제조방법, 그 반도체 소자
JP6800026B2 (ja) * 2017-01-17 2020-12-16 エイブリック株式会社 半導体装置及び半導体装置の製造方法
DE102017109264B3 (de) * 2017-04-28 2018-08-23 Infineon Technologies Ag Leistungshalbleiterbauelemente und ein Verfahren zum Bilden eines Leistungshalbleiterbauelements
JP7242285B2 (ja) * 2018-12-19 2023-03-20 キオクシア株式会社 半導体装置
CN109671707B (zh) * 2018-12-25 2023-03-28 电子科技大学 一种集成vdmos的jcd集成器件及其制备方法
US20220352613A1 (en) * 2020-07-22 2022-11-03 Nippon Telegraph And Telephone Corporation High-Frequency Package
US20220238516A1 (en) * 2021-01-25 2022-07-28 Yanbiao Pan Polysilicon resistor using reduced grain size polysilicon
CN113451216B (zh) * 2021-06-28 2022-03-25 中国电子科技集团公司第二十四研究所 成套硅基抗辐射高压cmos器件集成结构及其制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5306652A (en) 1991-12-30 1994-04-26 Texas Instruments Incorporated Lateral double diffused insulated gate field effect transistor fabrication process
KR100215845B1 (ko) * 1997-03-17 1999-08-16 구본준 반도체소자 제조방법
US6054359A (en) * 1999-06-14 2000-04-25 Taiwan Semiconductor Manufacturing Company Method for making high-sheet-resistance polysilicon resistors for integrated circuits
US6700474B1 (en) 2001-08-24 2004-03-02 Fairchild Semiconductor Corporation High value polysilicon resistor
US6885280B2 (en) 2003-01-31 2005-04-26 Fairchild Semiconductor Corporation High value split poly p-resistor with low standard deviation
JP2005005446A (ja) 2003-06-11 2005-01-06 Renesas Technology Corp 半導体装置およびその製造方法
US6987052B2 (en) * 2003-10-30 2006-01-17 Agere Systems Inc. Method for making enhanced substrate contact for a semiconductor device
JP5151258B2 (ja) 2006-06-15 2013-02-27 株式会社リコー 昇圧型ｄｃ−ｄｃコンバータ用の半導体装置及び昇圧型ｄｃ−ｄｃコンバータ
US7691717B2 (en) 2006-07-19 2010-04-06 International Business Machines Corporation Polysilicon containing resistor with enhanced sheet resistance precision and method for fabrication thereof
KR100848241B1 (ko) * 2006-12-27 2008-07-24 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
US8119507B2 (en) 2008-10-23 2012-02-21 Silergy Technology Lateral double-diffused metal oxide semiconductor (LDMOS) transistors
SE533700C2 (sv) 2009-03-24 2010-12-07 Transic Ab Bipolär transistor i kiselkarbid
US8304830B2 (en) 2010-06-10 2012-11-06 Macronix International Co., Ltd. LDPMOS structure for enhancing breakdown voltage and specific on resistance in biCMOS-DMOS process
JP5616823B2 (ja) * 2011-03-08 2014-10-29 セイコーインスツル株式会社 半導体装置およびその製造方法
US9117845B2 (en) * 2013-01-25 2015-08-25 Fairchild Semiconductor Corporation Production of laterally diffused oxide semiconductor (LDMOS) device and a bipolar junction transistor (BJT) device using a semiconductor process
US8878275B2 (en) * 2013-02-18 2014-11-04 Fairchild Semiconductor Corporation LDMOS device with double-sloped field plate

Also Published As

Publication number Publication date
US20140231952A1 (en) 2014-08-21
US8987107B2 (en) 2015-03-24
CN103996599A (zh) 2014-08-20
TW201436056A (zh) 2014-09-16
CN103996599B (zh) 2018-03-02

Similar Documents

Publication Publication Date Title
TWI523117B (zh) 製造半導體元件的方法、電容器以及電阻器結構
TWI595660B (zh) 具有雙傾斜場板的ｌｄｍｏｓ元件及其形成方法
US7964933B2 (en) Integrated circuit including power diode
US8637936B2 (en) Metal gate transistor with resistor
US9117845B2 (en) Production of laterally diffused oxide semiconductor (LDMOS) device and a bipolar junction transistor (BJT) device using a semiconductor process
TWI408779B (zh) 半導體裝置之形成方法及其結構
KR101430824B1 (ko) 수직형 파워 ｍｏｓｆｅｔ 및 이의 형성 방법
TWI488297B (zh) 元件與其形成方法
US9190501B2 (en) Semiconductor devices including a lateral bipolar structure with high current gains
TW201232760A (en) Semiconductor device and fabrication method thereof
US6156594A (en) Fabrication of bipolar/CMOS integrated circuits and of a capacitor
US20200335498A1 (en) Integrated semiconductor device and electronic apparatus
WO2011137701A1 (zh) 一种静电保护器件及其制备方法
KR101469343B1 (ko) 수직 파워 ｍｏｓｆｅｔ 및 그 제조 방법
US6376883B1 (en) Bipolar transistor and capacitor
TW202114236A (zh) 半導體裝置和製造半導體裝置的方法
US6894318B2 (en) Diode having a double implanted guard ring
JP5463698B2 (ja) 半導体素子、半導体装置および半導体素子の製造方法
GB2331845A (en) Bicmos device
CN111092113B (zh) 金氧半场效应晶体管的终端区结构及其制造方法
JP5546298B2 (ja) 半導体回路装置の製造方法
KR100756845B1 (ko) 반도체 소자 및 이의 제조 방법
US20100163923A1 (en) Semiconductor device and method of manufacturing the same