TW202114236A - 半導體裝置和製造半導體裝置的方法 - Google Patents

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Abstract

一種半導體裝置，包括基板和在基板中的複數個源極/汲極(S/D)區域，其中複數個源極/汲極區域中的每一者包括具有第一摻雜劑類型的第一摻雜劑，並且複數個源極/汲極區域中的每一者電性耦合在一起。半導體裝置更包括在基板上方的閘極堆疊。半導體裝置更包括在基板中的通道區域，其中通道區域在閘極堆疊下方且在複數個源極/汲極區域中的相鄰的源極/汲極區域之間，通道區域包括具有第一摻雜劑類型的第二摻雜劑，並且在通道區域中第二摻雜劑的濃度小於複數個源極/汲極區域每一者中的第一摻雜劑的濃度。

Description

去耦電容器和其製造方法
無
隨著技術節點持續縮小，電源供應雜訊、同時的切換雜訊、或動態的切換雜訊越來越受到人們關注。這些雜訊由從其他訊號節點耦合的電源供應線上的切換雜訊引起。
去耦電容器用以濾除在介於正電源供應電壓與較低電源供應電壓之間耦合的雜訊。在一些情況下，此種功率雜訊由使用大電流和具有高頻的高密度積體電路(integrated circuit; IC)中的電晶體誘發，此導致突然的電壓降。在積體電路的電源網格上可存在全域的電壓降和局部的電壓降兩者。在一些方式中，此電壓降藉由引入局部的電流源（諸如電容器）而減少，以將電流突波(current surge)從電源網格去耦，而由此減少電源網格上的雜訊。
無
以下揭示內容提供許多不同實施方式或實施例，以便實施所提供的主題的不同特徵。下文描述部件、值、操作、材料、佈置、或類似項的特定實施例，以簡化本揭示內容。當然，此等特定實施例僅為實施例而不意欲為限制性的。也考慮其他部件、值、操作、材料、佈置、或類似項也。舉例而言，在隨後描述中在第二特徵上方或在第二特徵上第一特徵的形成可包括第一和第二特徵形成為直接接觸的實施方式，以及亦可包括額外特徵可形成在第一和第二特徵之間，使得第一和第二特徵可不直接接觸的實施方式。另外，本揭示案在各實施例中可重複參考符號及/或字母。此重複為出於簡單清楚的目的，且本身不指示所論述各實施方式和/或配置之間的關係。
另外，空間相對用語，諸如「之下」、「下方」、「下部」、「上方」、「上部」和類似者，在此為便於描述可用於描述諸圖中所圖示一個元件或特徵與另一（些）元件或（多個）特徵的關係。除圖形中描繪的方向外，空間相對用語意圖是包含裝置在使用或操作中的不同方向。設備可為不同朝向（旋轉90度或在其他的方向）和可因此同樣地解釋在此使用的空間相對的描述詞。
隨著技術節點持續縮小和積體電路(IC)合併進更多可擕式裝置，尺寸和功耗為改進積體電路的焦點。減小去耦電容器的尺寸有助於增大積體電路中的每單元面積的元件數。然而，減小去耦電容器的尺寸亦引入了與可靠性和製造良率相關的處理問題。
在一些方式中，導電閘極或導電接觸件形成於基板中的淺溝槽隔離(shallow trench isolation; STI)特徵上方，以形成去耦電容器。縮小技術節點會減小淺溝槽隔離特徵的尺寸，其產生關於在淺溝槽隔離特徵上可靠地形成導電閘極或接觸件的處理問題。此增大了製造錯誤的風險，降低了製造良率。
在一些方式中，金屬氧化物金屬(metal-oxide-metal; MOM)電容器形成於互連結構中，以充當去耦電容器。金屬氧化物金屬(MOM)電容器佔據互連結構中電源/接地(power/ground; P/G)區域的用於佈線導電線的部分，以將電源供應電壓和基準電壓傳遞至積體電路中的元件。隨著技術節點縮小，金屬氧化物金屬(MOM)電容器可用的互連結構的電源/接地(P/G)區域的量減少。因而，金屬氧化物金屬(MOM)電容器在積體電路設計中不具有可用的電源/接地(P/G)區域的一些情況下為不可用的。
在一些方式中，在積體電路的核心區域中形成使用深n阱(deep n-well; DNW)結構的去耦電容器。元件的核心區域為實現元件功能性的區域。核心區域由輸入-輸出(input-output; IO)區域圍繞；並且核心區域使用比輸入-輸出(IO)區域更低的電源電壓。輸入-輸出(IO)區域用以將訊號傳遞進出核心區域到積體電路內的其他元件，以實施積體電路的全部功能性。此類去耦電容器在一些情況下稱為累積去耦電容器。在累積去耦電容器中，深n阱(DNW)的形成添加了製造製程中的額外步驟，此製造製程繼而使用額外遮罩來產生累積去耦電容器。額外遮罩和產生步驟增加了製造時間、成本和變化。
在一些方式中，核心區域去耦電容器不包括深n阱(DNW)，但在通道區域中具有與源極/汲極(source/drain; S/D)區域不同的摻雜劑類型。此類去耦電容器經歷高閘極洩漏問題。高閘極洩漏意味即使當不啟用裝置時，去耦電容器亦具有更高量的電流流過結構。隨著洩漏增加，功耗亦增加。在一些情況下，更大的電池用以補償這些去耦電容器增大的功耗。然而，更大的電池增大了整個裝置的尺寸，而不增長操作裝置的電池壽命。
相比於上文方式，本揭示內容的實施方式的結構使用具有與源極/汲極(S/D)區域或輕摻雜汲極(lightly doped drain; LDD)區域相同摻雜劑類型的通道區域。此結構有助於最小化去耦電容器的尺寸，同時亦最大化功率係數和製造良率。
第1圖為根據一些實施方式的p型金屬氧化物半導體(PMOS)去耦電容器100的透視圖。p型金屬氧化物半導體去耦電容器100包括基板102。在一些實施方式中，基板102為p型摻雜基板。n阱104在基板102內，在基板102的基底部分上方。閘極結構110在基板102上方。閘極結構110包括閘極介電質112和閘極電極114。p型金屬氧化物半導體去耦電容器100進一步包括源極/汲極(S/D)區域120。源極/汲極區域120在基板102中。在一些實施方式中，源極/汲極區域120在基板102上方延伸。源極/汲極區域120具有p型摻雜劑。通道區域130被定義在介於源極/汲極區域120之間且在閘極結構110下方。通道區域130具有p型摻雜劑。通道區域130中摻雜劑的濃度小於源極/汲極區域120中摻雜劑的濃度。接觸件140在源極/汲極區域120上方，以提供到源極/汲極區域120的電性連接。端子150電性連接至閘極結構110。端子155電性連接至接觸件140和n阱104。端子150和端子155將p型金屬氧化物半導體去耦電容器100電性連接至在積體電路之內的其他元件。在一些實施方式中，電源電壓（例如，VDD）電性連接至端子150或端子155中的至少一者。基板102電性連接至基準電壓（例如，接地電壓）。
在一些實施方式中，基板102包括：元素半導體，包括晶體、多晶、或非晶結構的矽或鍺；化合物半導體，包括碳化矽、鎵砷、磷化鎵、磷化銦、砷化銦、和銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和GaInAsP；任何其他適當材料；或上述組合。在一些實施方式中，合金半導體基板具有梯度SiGe特徵，其中Si和Ge組成物從一個位置的一個比率變化至梯度SiGe特徵的另一位置處的另一比率。在一些實施方式中，合金SiGe形成於矽基板上方。在一些實施方式中，基板102為應變SiGe基板。在一些實施方式中，半導體基板具有在絕緣體結構上的半導體，諸如絕緣體上矽(silicon on insulator; SOI)結構。在一些實施方式中，半導體基板包括摻雜磊晶層或埋層。在一些實施方式中，化合物半導體基板具有多層基板，或者基板包括多層化合物半導體結構。
n阱104在基板102中；並包括在介於源極/汲極區域120之間向上延伸的部分。在一些實施方式中，n阱104由離子佈植製程形成。在一些實施方式中，n阱104使用毯覆佈植製程而形成。在一些實施方式中，n阱104使用靶式佈植製程而形成。例如，n阱104藉由在基板102上成長犧牲氧化物、打開n阱104的位置的圖案、和隨後使用鏈式佈植程序而形成，以將n型摻雜劑引入基板102中。在一些實施方式中，n阱104使用磊晶製程形成，在該磊晶製程中磊晶材料按照磊晶製程摻雜，或者在磊晶製程期間原位摻雜。在一些實施方式中，n型摻雜劑包括砷和/或磷或另一適當材料。
閘極結構110在基板102上方和通道區域130上方。閘極結構110包括閘極介電質112。在一些實施方式中，介面層在介於閘極介電質112與基板102之間。根據一些實施方式，閘極介電層320包括二氧化矽(SiO2 )、氧氮化矽(SiON)、或用於場效電晶體(FET)的一些其他適當閘極介電質材料。在一些實施方式中，閘極介電質112為介電常數大於二氧化矽的介電常數（κ=3.9）的高介電常數（κ-介電常數）介電質材料。在一些實施方式中，閘極介電質112為包括HfZrO、HfSiO4 、TiO2 、Ta2 O3 、ZrO2 、ZrSiO2 、或上述組合、或其他適當材料的介電質。在一些實施方式中，閘極介電質112藉由沉積方法（諸如原子層沉積或磊晶膜生長）而形成，以產生實質上均勻厚度的膜。
閘極電極114在閘極介電質112上方。在一些實施方式中，閘極電極114包括金屬化材料或另一適當導電材料。在一些實施方式中，閘極電極114包括矽或摻雜矽。在一些實施方式中，閘極電極114直接地接觸閘極介電質112。在一些實施方式中，閘極電極114藉由另一層（諸如，擴散阻障層）與閘極介電質112分隔。在一些實施方式中，閘極電極114使用沉積製程而形成，該沉積製程為諸如物理氣相沉積(physical vapor deposition; PVD)、原子層沉積(atomic layer deposition; ALD)、鍍敷(plating)、或另一適當沉積製程。
源極/汲極區域120在通道區域130的相對側上。源極/汲極區域120包括p型摻雜劑。在一些實施方式中，p型摻雜劑包括硼、氮化硼、或另一適當p型摻雜劑。在一些實施方式中，源極/汲極區域120中摻雜劑的濃度範圍在約1e19 cm-3 至約1e21 cm-3 之間。在一些情況下，若源極/汲極區域120中的摻雜劑濃度太高，則p型金屬氧化物半導體去耦電容器100中洩漏電流的風險增大至不可接受的程度。在一些情況下，若源極/汲極區域120中的摻雜劑濃度太低，則p型金屬氧化物半導體去耦電容器100的電阻增大至不可接受的程度。
通道區域130在介於源極/汲極區域120之間且低於閘極結構110。通道區域130包括p型摻雜劑。在一些實施方式中，p型摻雜劑包括硼、氮化硼、或另一適當p型摻雜劑。在一些實施方式中，通道區域130具有與源極/汲極區域120不同的p型摻雜劑物質。在一些實施方式中，通道區域130具有與源極/汲極區域120相同的p型摻雜劑物質。通道區域130中p型摻雜劑的濃度小於源極/汲極區域120中p型摻雜劑的濃度。在一些實施方式中，通道區域130中p型摻雜劑的濃度小於源極/汲極區域中p型摻雜劑的濃度的一半。在一些實施方式中，通道區域130中p型摻雜劑的濃度範圍從約5e16 cm-3 至約1e18 cm-3 。在一些情況下，若通道區域130中的摻雜劑濃度太高，則p型金屬氧化物半導體去耦電容器100中洩漏電流的風險增大至不可接受的程度。在一些情況下，若通道區域130中的摻雜劑濃度太低，則p型金屬氧化物半導體去耦電容器100中電容減小至不可接受的程度。
接觸件140在源極/汲極區域120上方，以在介於源極/汲極區域120與積體電路的其他元件之間提供電性連接。接觸件140減小與源極/汲極區域120電性連接的電阻。在一些實施方式中，接觸件140包括金、銅、鎢、鈷或另一適當導電材料。在一些實施方式中，使用物理氣相沉積(PVD)、原子層沉積(ALD)、化學氣相沉積(chemical vapor deposition; CVD)、鍍敷或另一適當製程來形成接觸件。
端子150和端子155用以接收p型金屬氧化物半導體(PMOS)去耦電容器100的電壓訊號。端子150用以接收第一電壓訊號，第一電壓訊號不同於在端子155處接收的第二電壓訊號。端子150電性連接至閘極電極114。端子155電性連接至接觸件140和n阱104。閘極介電質112充當接收電壓訊號的兩個不同導電元件之間的絕緣體。基板102連接至基準電壓，例如，接地電壓。
相比於其他裝置，p型金屬氧化物半導體去耦電容器100具有用於小電源供應電壓的增大電容。另外，因為p型金屬氧化物半導體去耦電容器100不包括深n阱(DNW)，所以相比於其他結構，用以形成p型金屬氧化物半導體去耦電容器100的遮罩數目減少。因而，製造p型金屬氧化物半導體去耦電容器100的成本小於其他結構。p型金屬氧化物半導體去耦電容器100呈現洩漏電流其為具有類似大小的反向偏置去耦電容器的洩漏電流的約10%。此外，相比於在通道區域中不包括與源極/汲極區域中相同摻雜劑類型的其他結構，p型金屬氧化物半導體去耦電容器100的尺寸能夠減小約10%。
第2圖為根據一些實施方式的n型金屬氧化物半導體(NMOS)去耦電容器200的透視圖。n型金屬氧化物半導體去耦電容器200能夠實現與p型金屬氧化物半導體去耦電容器100類似的效能和尺寸減小。n型金屬氧化物半導體去耦電容器200中與p型金屬氧化物半導體去耦電容器100中的元件相同的元件具有相同的參考符號。相比於p型金屬氧化物半導體去耦電容器100，n型金屬氧化物半導體去耦電容器200不包括n阱104。並且，n型金屬氧化物半導體去耦電容器200包括在源極/汲極區域220和通道區域230中的n型摻雜劑。
源極/汲極區域220在通道區域230的相對側上。源極/汲極區域220包括n型摻雜劑。在一些實施方式中，n型摻雜劑包括砷、磷或另一適當n型摻雜劑。在一些實施方式中，源極/汲極區域220中摻雜劑的濃度範圍為約1e19 cm-3 至約1e21 cm-3 。在一些情況下，若源極/汲極區域220中的摻雜劑濃度太高，則n型金屬氧化物半導體去耦電容器200中洩漏電流的風險增大至不可接受的程度。在一些情況下，若源極/汲極區域220中的摻雜劑濃度太低，則n型金屬氧化物半導體去耦電容器200的電阻增大至不可接受的程度。
通道區域230在介於源極/汲極區域220之間且低於閘極結構110。通道區域230包括n型摻雜劑。在一些實施方式中，n型摻雜劑包括砷、磷或另一適當p型摻雜劑。在一些實施方式中，通道區域230具有與源極/汲極區域220不同的n型摻雜劑物質。在一些實施方式中，通道區域230具有與源極/汲極區域220相同的n型摻雜劑物質。通道區域230中n型摻雜劑的濃度小於源極/汲極區域220中n型摻雜劑的濃度。在一些實施方式中，通道區域230中n型摻雜劑的濃度小於源極/汲極區域220中n型摻雜劑的濃度的一半。在一些實施方式中，通道區域230中n型摻雜劑的濃度範圍為約5e16 cm-3 至約1e18 cm-3 。在一些情況下，若通道區域230中的摻雜劑濃度太高，則n型金屬氧化物半導體去耦電容器200中洩漏電流的風險增大至不可接受的程度。在一些情況下，若通道區域230中的摻雜劑濃度太低，則n型金屬氧化物半導體去耦電容器200中電容減小至不可接受的程度。
第3圖為根據一些實施方式的n型金屬氧化物半導體(NMOS)去耦電容器300的透視圖。n型金屬氧化物半導體去耦電容器300能夠實現與p型金屬氧化物半導體去耦電容器100類似的效能和尺寸減小。n型金屬氧化物半導體去耦電容器300中與n型金屬氧化物半導體去耦電容器200或p型金屬氧化物半導體去耦電容器100中的元件相同的元件具有相同的參考符號。相比於p型金屬氧化物半導體去耦電容器100，n型金屬氧化物半導體去耦電容器300在n阱104與源極/汲極區域220和通道區域230之間包括輕摻雜汲極(LDD)區域360。在一些實施方式中，n型金屬氧化物半導體去耦電容器300在圍繞積體電路的核心區域的輸入-輸出(IO)區域中可用。輸入-輸出(IO)區域經常具有比核心區域高的工作電壓。輕摻雜汲極區域360幫助n型金屬氧化物半導體去耦電容器300維持低洩漏電流，儘管在輸入-輸出(IO)區域中工作電壓更高。
輕摻雜汲極區域360在介於n阱104與源極/汲極區域220和通道區域230之間。輕摻雜汲極區域360包括n型摻雜劑。在一些實施方式中，n型摻雜劑包括砷、磷或另一適當n型材料。在一些實施方式中，輕摻雜汲極區域360具有與n阱104不同的n型摻雜劑物質。在一些實施方式中，輕摻雜汲極區域360具有與n阱104相同的n型摻雜劑物質。輕摻雜汲極區域360的摻雜劑濃度小於n阱104中n型摻雜劑的濃度。在一些實施方式中，輕摻雜汲極區域360使用一劑量濃度的n型摻雜劑形成，此劑量濃度範圍為約1e12 cm-2 至約1e14 cm-2 。在一些情況下，若輕摻雜汲極區域360中的摻雜劑濃度太高，則n型金屬氧化物半導體去耦電容器300中洩漏電流的風險增大至不可接受的程度。在一些情況下，若輕摻雜汲極區域360中的摻雜劑濃度太低，則n型金屬氧化物半導體去耦電容器300中電容減小至不可接受的程度。
第4圖為根據一些實施方式的積體電路(IC)400的俯視圖。積體電路400包括第一p型金屬氧化物半導體單元402和第二p型金屬氧化物半導體單元404。n型金屬氧化物半導體去耦電容器單元406在介於第一p型金屬氧化物半導體單元402與第二p型金屬氧化物半導體單元404之間。n型金屬氧化物半導體去耦電容器單元406包括至少一個n型金屬氧化物半導體(NMOS)去耦電容器，例如n型金屬氧化物半導體去耦電容器200。
第一p型金屬氧化物半導體單元402包括至少一個p型金屬氧化物半導體(PMOS)裝置，並用以實施積體電路400的功能。第一p型金屬氧化物半導體單元402接收第一工作電壓。第一p型金屬氧化物半導體單元402包括在基板中第一摻雜區域402b上方延伸的複數個閘極結構402a。第一p型金屬氧化物半導體單元402更包括在基板中的n阱402c。在平面圖中，n阱402c圍繞閘極結構402a。
第二p型金屬氧化物半導體單元404包括至少一個p型金屬氧化物半導體(PMOS)裝置，並用以實施積體電路400的功能。在一些實施方式中，第一p型金屬氧化物半導體單元402的功能與第二p型金屬氧化物半導體單元404的功能相同。在一些實施方式中，第一p型金屬氧化物半導體單元402的功能與第二p型金屬氧化物半導體單元404的功能不同。第二p型金屬氧化物半導體單元404接收第二工作電壓。在一些實施方式中，第二工作電壓等於第一工作電壓。在一些實施方式中，第二工作電壓不同於第一工作電壓。第二p型金屬氧化物半導體單元404包括在基板中第二摻雜區域404b上方延伸的複數個閘極結構404a。第二p型金屬氧化物半導體單元404更包括在基板中的n阱404c。在平面圖中，n阱404c圍繞閘極結構404a。
n型金屬氧化物半導體去耦電容器單元406在介於第一p型金屬氧化物半導體單元402與第二p型金屬氧化物半導體單元404之間，並且將第一p型金屬氧化物半導體單元402與第二p型金屬氧化物半導體單元404電去耦。n型金屬氧化物半導體去耦電容器單元406包括在基板中第三摻雜區域406b上方的複數個閘極結構406a。在一些實施方式中，n型金屬氧化物半導體去耦電容器單元406包括n型金屬氧化物半導體去耦電容器200。在一些實施方式中，n型金屬氧化物半導體去耦電容器單元406包括n型金屬氧化物半導體去耦電容器300。n型金屬氧化物半導體去耦電容器單元406鄰接第一p型金屬氧化物半導體單元402與第二p型金屬氧化物半導體單元404。在一些實施方式中，n型金屬氧化物半導體去耦電容器單元406不含n阱和輕摻雜汲極(LDD)區域。
n型金屬氧化物半導體去耦電容器單元406的閘極結構406a與第二p型金屬氧化物半導體單元404的閘極結構404a分隔開距離D1。基於積體電路400的技術節點大小來確定距離D1。隨著積體電路400的技術節點減小，距離D1亦減小。由於n型金屬氧化物半導體去耦電容器200或n型金屬氧化物半導體去耦電容器300的結構提供的低洩漏電流和高電容，對於相同技術節點，與其他去耦電容器結構相比，距離D1減小。
在第一工作電壓不同於第二工作電壓的其他設計中，大間距將p型金屬氧化物半導體(PMOS)單元彼此分隔。藉由相比於其他結構減小距離D1，相比於其他去耦電容器結構減小積體電路400的總尺寸，即使當第一工作電壓不同於第二工作電壓時。
第5圖為根據一些實施方式的積體電路(IC)500的俯視圖。積體電路500中與積體電路400中相同的元件具有相同參考符號。相比於積體電路400，積體電路500包括與第二p型金屬氧化物半導體單元404分隔開的n型金屬氧化物半導體去耦電容器單元406。相比於積體電路400，積體電路500包括n型金屬氧化物半導體去耦電容器單元406中的輕摻雜汲極區域406c。在一些實施方式中，輕摻雜汲極區域406c類似於輕摻雜汲極區域360（第3圖）。
在積體電路500中，n型金屬氧化物半導體去耦電容器單元406的閘極結構406a與第二p型金屬氧化物半導體單元404的閘極結構404a分隔開距離D2。基於積體電路400的技術節點大小，確定距離D2。隨著積體電路400的技術節點減小，距離D2亦減小。由於n型金屬氧化物半導體去耦電容器200或n型金屬氧化物半導體去耦電容器300的結構提供的低洩漏電流和高電容，對於相同技術節點，與其他去耦電容器結構相比，距離D2減小。在一些實施方式中，積體電路500在裝置的輸入-輸出(IO)區域中。
在第一工作電壓不同於第二工作電壓的其他設計中，大間距將p型金屬氧化物半導體單元彼此分隔。藉由相比於其他結構減小距離D2，相比於其他去耦電容器結構減小積體電路500的總尺寸，即使當第一工作電壓不同於第二工作電壓時。
第6圖為根據一些實施方式的製造金屬氧化物半導體(MOS)去耦電容器的方法600的流程圖。第7A圖至第7F圖為根據一些實施方式的製造的不同階段期間的金屬氧化物半導體去耦電容器700的透視圖。方法600的描述與金屬氧化物半導體去耦電容器700的描述結合。金屬氧化物半導體去耦電容器700中與p型金屬氧化物半導體去耦電容器100、n型金屬氧化物半導體去耦電容器200或n型金屬氧化物半導體去耦電容器300中元件相同的元件具有相同參考符號。
在可選的操作605中，形成n阱。在一些實施方式中，使用離子佈植製程佈植n阱以將n型雜質引入基板中。在一些實施方式中，使用毯覆佈植製程佈植n阱。在一些實施方式中，使用靶式佈植製程佈植n阱。在一些實施方式中，n阱使用其中摻雜磊晶材料的磊晶製程、或者按照磊晶製程、或者原位在磊晶製程期間形成。在一些實施方式中，n型摻雜劑包括砷和/或磷或另一適當材料。在一些實施方式中，省略可選的操作605。在一些實施方式中，當n型金屬氧化物半導體(NMOS)去耦電容器（例如，n型金屬氧化物半導體去耦電容器200）形成於積體電路的核心區域中時，省略可選的操作605。
第7A圖為根據一些實施方式的在操作605期間的金屬氧化物半導體去耦電容器700的透視圖。在第7A圖中，基板102經受毯覆離子佈植製程710以形成n阱104。
返回至方法600，在操作610中，摻雜基板以定義源極/汲極(S/D)區域。在包括n阱的一些實施方式中，摻雜基板的步驟包括摻雜n阱的步驟。在一些實施方式中，摻雜以形成源極/汲極區域的步驟包括在源極和汲極的磊晶成長期間原位摻雜製程。在一些實施方式中，摻雜以形成源極/汲極區域的步驟包括佈植製程。在一些實施方式中，佈植製程之後進行退火製程。在一些實施方式中，以順序的方式在源極上進行佈植，和在汲極上進行佈植製程。在一些實施方式中，對源極和汲極同時地執行佈植製程。在一些實施方式中，對源極執行的佈植製程包括佈植與對汲極執行的佈植製程相同的摻雜劑物質。在一些實施方式中，對源極執行的佈植製程佈植了與在汲極中佈植的不同的摻雜劑物質。在一些實施方式中，源極的摻雜劑濃度等於汲極的摻雜劑濃度。在一些實施方式中，源極的摻雜劑濃度不同於汲極的摻雜劑濃度。在一些實施方式中，摻雜劑類型為n型摻雜劑，諸如砷、磷或另一適當n型摻雜劑。在一些實施方式中，摻雜劑類型為p型摻雜劑，諸如硼、銦或另一適當p型摻雜劑。適合摻雜劑類型的物質取決於摻雜的材料。p型摻雜劑為電子受體。相反，n型摻雜劑為電子供體。在操作610中引入n型摻雜劑的一些實施方式中，引入與在操作605中相同的摻雜劑物質。在操作610中引入n型摻雜劑的一些實施方式中，引入與操作605中摻雜劑物質不同的摻雜劑物質。
第7B圖為根據一些實施方式的在操作610期間的金屬氧化物半導體去耦電容器700的透視圖。在第7B圖中，n阱104經受靶式離子佈植製程720以形成源極/汲極區域120。
返回至方法600，在操作615中摻雜通道區域以具有與源極/汲極(S/D)區域相同類型的摻雜劑。在不包括n阱的一些實施方式中，摻雜步驟包括摻雜基板的步驟。在包括n阱的一些實施方式中，摻雜步驟包括摻雜n阱的步驟。在一些實施方式中，摻雜通道區域的步驟包括在通道區域的磊晶成長期間原位摻雜製程。在一些實施方式中，摻雜通道區域的步驟包括佈植製程。在一些實施方式中，佈植製程之後進行退火製程。在一些實施方式中，以順序的方式在源極上進行佈植，和在汲極上進行佈植製程。在一些實施方式中，對源極和汲極同時地執行佈植製程。在一些實施方式中，對通道區域執行的佈植製程包括佈植與源極/汲極區域相同的摻雜劑物質。在一些實施方式中，對通道區域執行的佈植製程佈植與在源極/汲極區域中佈植的不同的摻雜劑物質。通道區域的摻雜劑濃度小於源極/汲極區域的摻雜劑濃度。在一些實施方式中，摻雜劑類型為n型摻雜劑，諸如砷、磷或另一適當n型摻雜劑。在一些實施方式中，摻雜劑類型為p型摻雜劑，諸如硼、銦或另一適當p型摻雜劑。適合第一摻雜劑類型的物質取決於摻雜的材料。p型摻雜劑為電子受體。相反，n型摻雜劑為電子供體。在一些實施方式中，在通道區域中摻雜劑的濃度小於源極/汲極區域中摻雜劑的濃度的一半。在一些實施方式中，在通道區域中摻雜劑的濃度範圍為約5e16 cm-3 至約1e18 cm-3 。
第7C圖為根據一些實施方式的在操作615期間的金屬氧化物半導體去耦電容器700的透視圖。在第7C圖中，n阱104經受靶式離子佈植製程730以定義通道區域130。
返回至方法600，在可選的操作620中摻雜基板以定義源極/汲極區域下方的輕摻雜汲極區域。在包括n阱的一些實施方式中，摻雜基板的步驟包括摻雜n阱的步驟。在一些實施方式中，摻雜以形成輕摻雜汲極區域的步驟包括在輕摻雜汲極區域的磊晶成長期間原位摻雜製程。在一些實施方式中，摻雜以形成輕摻雜汲極區域的步驟包括佈植製程。在一些實施方式中，使用毯覆佈植製程注入輕摻雜汲極(LDD)區域。在一些實施方式中，使用靶式佈植製程注入輕摻雜汲極區域。在一些實施方式中，佈植製程之後進行退火製程。輕摻雜汲極的摻雜劑濃度小於n阱或源極/汲極區域的摻雜劑濃度。在一些實施方式中，摻雜劑類型為n型摻雜劑，諸如砷、磷或另一適當n型摻雜劑。在一些實施方式中，摻雜劑類型為p型摻雜劑，諸如硼、銦或另一適當p型摻雜劑。適合摻雜劑類型的物質取決於摻雜的材料。p型摻雜劑為電子受體。相反，n型摻雜劑為電子供體。在操作620中引入n型摻雜劑的一些實施方式中，引入與操作605中相同的摻雜劑物質。在操作620中引入n型摻雜劑的一些實施方式中，引入與操作605中摻雜劑物質不同的摻雜劑物質。在一些實施方式中，省略可選的操作620。在一些實施方式中，當n型金屬氧化物半導體(NMOS)去耦電容器（例如，n型金屬氧化物半導體去耦電容器200）形成於積體電路的核心區域中時，省略可選的操作620。
第7D圖為根據一些實施方式的在操作620期間的金屬氧化物半導體(MOS)去耦電容器700的透視圖。在第7D圖中，n阱104經受毯覆離子佈植製程740以形成輕摻雜汲極區域360。
返回至方法600，在操作625中在通道區域上形成閘極結構。在操作625中，沉積閘極介電層和閘極電極。在基板上沉積閘極介電層。在一些實施方式中，閘極介電層包括二氧化矽(SiO2 )或氧氮化矽(SiON)。一些實施方式具有閘極介電層，其是高介電常數介電質材料，諸如HfZrO、HfSiO4 、TiO2 、Ta2 O3 、ZrO2 、ZrSiO2 、或上述組合，或其他高介電常數介電質材料。在一些實施方式中，閘極介電層可使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、氧化製程或另一適當製程而沉積。
在閘極介電層上沉積閘極電極材料。根據一些實施方式中，閘極電極材料為多晶矽或矽鍺。一些實施方式具有由其他半導體材料（諸如類型III-V半導體）製成的閘極電極。根據一些實施方式，閘極電極亦可包括金屬化層或摻雜劑，其用以在積體電路操作期間調整電晶體的切換速度。在一些實施方式中，閘極電極藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、鍍敷(plating)、或另一適當製程來沉積。在一些實施方式中，閘極電極由包括閘極電極材料的閘極電極堆疊、閘極介電層形成，並且，在一些實施方式中，功函數層藉由以下步驟而形成：在閘極電極材料層上沉積光阻劑，圖案化光阻劑以在閘極電極材料（由閘極電極指定）的部分上方留下遮罩線，和蝕刻閘極電極堆疊以曝露源極、汲極、和裝置的非通道部分。在一些實施方式中，藉由執行電漿蝕刻以選擇性地從基板上方去除閘極電極堆疊的膜，來實現蝕刻閘極電極的步驟。
在一些實施方式中，在沉積閘極電極之前，在閘極介電層上方沉積功函數層。在n型去耦電容器的一些實施方式中，功函數層的有效功函數與基板（例如，通道區域）的價帶能量之差等於或小於價帶能量的10%。在p型去耦電容器的一些實施方式中，功函數層的有效功函數與基板的導電帶（例如，通道區域）能量之差等於或小於導電區能量的10%。在基板包括矽基材料的一些實施方式中，功函數層為p型功函數金屬，諸如Pt、Ir、RuO2 、TiN、MoNx 、Ni、Pd、Co、TaN、Ru、Mo、W、或WNx 、或矽化物，諸如ZrSi2 、MoSi2 、TaSi2 、或NiSi2 ，或其他功函數層，或上述組合。在一些實施方式中，功函數層為N型功函數變更金屬，諸如Ti、Nb、Ag、Au、Co、W、Ni、Ta、TaAl、TaAlC、TaAlN、TaC、TaCN、TaSiN、Mn、Zr、或其他n型功函數層，或上述組合。在一些實施方式中，積體電路中去耦電容器的一個子集具有P型功函數層，並且相同積體電路中去耦電容器的第二子集具有N型功函數層。在一些實施方式中，P型功函數層用於在p型去耦電容器上連接高介電常數介電質材料。在一些實施方式中，N型功函數層用於在n型去耦電容器上連接高介電常數介電質材料。在實施方式中，功函數層直接地沉積於閘極介電層上。
第7E圖為根據一些實施方式的遵循操作625的金屬氧化物半導體(MOS)去耦電容器700的透視圖。在第7E圖中，閘極結構110在通道區域330上方。
返回至方法600，在操作630中在源極/汲極(S/D)區域上形成接觸件。根據一些實施方式，接觸件包括金屬層。在一些實施方式中，接觸件包括鈷、銅、鎢、鋁、這些材料的組合或其他適當材料。在一些實施方式中，接觸件藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、鍍敷或另一適當製程來沉積。在一些實施方式中，在介於源極/汲極區域與接觸件之間形成矽化物層。
第7F圖為根據一些實施方式的遵循操作630的金屬氧化物半導體去耦電容器700的透視圖。在第7F圖中，接觸件140形成於源極/汲極區域120上方。
在一些實施方式中，附加的操作歸入方法600中。例如，在一些實施方式中，在基板上方形成層間介電質(ILD)。在一些實施方式中，從方法600省略至少一個操作。例如，在一些實施方式中，如上所述省略操作605。在一些實施方式中，同時執行方法600的兩個或更多個操作。例如，在一些實施方式中，同時執行操作610和操作615。在一些實施方式中，調整方法600的操作順序。例如，在一些實施方式中，在操作610之前執行操作620。
本描述的一態樣涉及一種半導體裝置。半導體裝置包括基板和基板中的複數個源極/汲極(S/D)區域，其中複數個源極/汲極區域的每一者包括具有第一摻雜劑類型的第一摻雜劑，並且複數個源極/汲極區域的每一者電性耦合在一起。半導體裝置更包括在基板上方的閘極堆疊。半導體裝置更包括在基板中的通道區域，其中通道區域在閘極堆疊下方且在複數個源極/汲極區域中介於相鄰的源極/汲極區域之間，通道區域包括具有第一摻雜劑類型的第二摻雜劑，並且通道區域中第二摻雜劑的濃度小於複數個源極/汲極區域每一者中的第一摻雜劑的濃度。在一些實施方式中，第一摻雜劑類型為p型。在一些實施方式中，第一摻雜劑類型為n型。在一些實施方式中，第一摻雜劑為與第二摻雜劑相同的材料。在一些實施方式中，第一摻雜劑為與第二摻雜劑不同的材料。在一些實施方式中，半導體裝置更包括在基板中的n阱，其中n阱在通道區域和複數個源極/汲極區域的相鄰源極/汲極區域下方延伸。在一些實施方式中，n阱電性耦合至複數個源極/汲極區域的每一者。在一些實施方式中，半導體裝置更包括在介於通道區域與n阱之間的輕摻雜汲極(LDD)區域。在一些實施方式中，輕摻雜汲極區域包括n型摻雜劑。在一些實施方式中，基板為p型摻雜的並且通道區域以下的該基板的整體不含n型摻雜劑。在一些實施方式中，通道區域中第二摻雜劑的濃度小於複數個源極/汲極區域的每一者中的第一摻雜劑的濃度的一半。
本描述的一態樣涉及一種半導體裝置。半導體裝置包括p型摻雜的基板。半導體裝置更包括在p型摻雜基板中的通道區域，其中通道區域包括具有第一摻雜劑類型的第一摻雜劑，並且通道區域具有第一摻雜劑濃度的第一摻雜劑。半導體裝置更包括在基板中的第一源極/汲極(S/D)區域，其中第一源極/汲極區域包括具有第一摻雜劑類型的第二摻雜劑，第一源極/汲極區域具有第二摻雜劑濃度的第二摻雜劑，並且第二摻雜劑濃度為第一摻雜劑濃度的至少兩倍。半導體裝置更包括在基板中的第二源極/汲極區域，其中第二源極/汲極區域包括具有第一摻雜劑類型的第三摻雜劑，第二源極/汲極區域具有第三摻雜劑濃度的第三摻雜劑，第三摻雜劑濃度為第一摻雜劑濃度的至少兩倍，並且第二源極/汲極區域電性耦合至第一源極/汲極區域。在一些實施方式中，第一摻雜劑的材料不同於第二摻雜劑或第三摻雜劑中至少一者的材料。在一些實施方式中，第一摻雜劑的材料與第二摻雜劑或第三摻雜劑中至少一者的材料相同。在一些實施方式中，半導體裝置更包括在p型摻雜基板中的n阱，其中n阱直接地接觸通道區域、第一源極/汲極區域和第二源極/汲極區域。在一些實施方式中，半導體裝置更包括在p型摻雜基板中的n阱；和在基板中的輕摻雜汲極(LDD)區域，其中輕摻雜汲極區域在介於n阱與通道區域之間，並且輕摻雜汲極區域直接地接觸通道區域。在一些實施方式中，p型摻雜基板直接地接觸通道區域。在一些實施方式中，n阱電性耦合至第一源極/汲極區域。
本描述的一態樣涉及一種方法。方法包括以下步驟：將具有第一摻雜劑類型的第一摻雜劑佈植基板中以定義複數個源極/汲極(S/D)區域。方法更包括以下步驟：將具有第一摻雜劑類型的第二摻雜劑佈植基板中以在複數個源極/汲極區域的介於相鄰的源極/汲極區域之間定義通道區域，其中通道區域中第二摻雜劑的摻雜劑濃度小於複數個源極/汲極區域的每一者中第一摻雜劑的摻雜劑濃度的一半。方法更包括在通道區域上方形成閘極堆疊的步驟。方法更包括將複數個源極/汲極區域的每一者電性耦合在一起的步驟。在一些實施方式中，方法更包括在基板中佈植n阱的步驟。在一些實施方式中，方法更包括將n阱電性耦合至複數個源極/汲極區域的每一者的步驟。
上文概述若干實施方式的特徵或實施例，使得熟習此項技術者可更好地理解本揭示案的態樣。熟習此項技術者應瞭解，可輕易使用本揭示案作為設計或修改其他製程和結構的基礎，以便實施本文所介紹的實施方式或實施例的相同目的和/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示案的精神和範疇，且可在不脫離本揭示案的精神和範疇的情況下產生本文的各種變化、替代和更改。
100:p型金屬氧化物半導體去耦電容器 102:基板 104:n阱 110:閘極結構 112:閘極介電質 114:閘極電極 120:源極/汲極區域 130:通道區域 140:接觸件 150:端子 155:端子 200:n型金屬氧化物半導體去耦電容器 220:源極/汲極區域 230:通道區域 300:n型金屬氧化物半導體去耦電容器 330:通道區域 360:輕摻雜汲極區域 400:積體電路 402:第一p型金屬氧化物半導體單元 402a:閘極結構 402b:第一摻雜區域 402c:n阱 404:第二p型金屬氧化物半導體單元 404a:閘極結構 404b:第二摻雜區域 404c:n阱 406:n型金屬氧化物半導體去耦電容器單元 406a:閘極結構 406b:第三摻雜區域 500:積體電路 600:方法 605:操作 610:操作 615:操作 620:操作 625:操作 630:操作 700:金屬氧化物半導體去耦電容器 710:毯覆離子佈植製程 720:靶式離子佈植製程 730:靶式離子佈植製程 740:毯覆離子佈植製程 D1:距離 D2:距離
當結合附圖閱讀時，根據以下詳細描述可更好地理解本揭示案的態樣。應注意，根據工業標準實踐，各種特徵未按比例繪製。事實上，為論述清楚，各特徵的尺寸可任意地增加或縮小。 第1圖為根據一些實施方式的p型金屬氧化物半導體(p-type metal oxide semiconductor; PMOS)去耦電容器的透視圖。 第2圖為根據一些實施方式的n型金屬氧化物半導體(n-type metal oxide semiconductor; NMOS)去耦電容器的透視圖。 第3圖為根據一些實施方式的p型金屬氧化物半導體(PMOS)去耦電容器的透視圖。 第4圖為根據一些實施方式的積體電路的俯視圖。 第5圖為根據一些實施方式的積體電路的俯視圖。 第6圖為根據一些實施方式的製造金屬氧化物半導體(metal oxide semiconductor; MOS)去耦電容器的方法的流程圖。 第7A圖至第7F圖為根據一些實施方式的製造的不同階段期間的金屬氧化物半導體(MOS)去耦電容器的透視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:p型金屬氧化物半導體去耦電容器
102:基板
104:n阱
110:閘極結構
112:閘極介電質
114:閘極電極
120:源極/汲極區域
130:通道區域
140:接觸件
150:端子
155:端子

Claims (20)

  1. 一種半導體裝置，包含： 一基板； 複數個源極/汲極(S/D)區域，在該基板中，其中該些源極/汲極區域的每一者包括具有一第一摻雜劑類型的一第一摻雜劑，並且該些源極/汲極區域的每一者電性耦合在一起； 一閘極堆疊，在該基板上方；以及 一通道區域，在該基板中，其中該通道區域在該閘極堆疊下方且在介於該些源極/汲極區域的相鄰的源極/汲極區域之間，該通道區域包括具有該第一摻雜劑類型的一第二摻雜劑，並且該通道區域中的該第二摻雜劑的一濃度小於該些源極/汲極區域的每一者中的該第一摻雜劑的一濃度。
  2. 如請求項1所述之半導體裝置，其中該第一摻雜劑類型為p型。
  3. 如請求項1所述之半導體裝置，其中該第一摻雜劑類型為n型。
  4. 如請求項1所述之半導體裝置，其中該第一摻雜劑為與該第二摻雜劑相同的材料。
  5. 如請求項1所述之半導體裝置，其中該第一摻雜劑為與該第二摻雜劑不同的材料。
  6. 如請求項1所述之半導體裝置，更包含一n阱，該n阱在該基板中，其中該n阱在該通道區域和該些源極/汲極區域的所述相鄰的源極/汲極區域下方延伸。
  7. 如請求項6所述之半導體裝置，其中該n阱電性耦合至該些源極/汲極區域的每一者。
  8. 如請求項6所述之半導體裝置，更包含一輕摻雜汲極(LDD)區域，該輕摻雜汲極區域在介於該通道區域與該n阱之間，其中該輕摻雜汲極區域包含一n型摻雜劑。
  9. 如請求項1所述之半導體裝置，其中該基板為p型摻雜的，並且該通道區域以下的該基板的一整體不含n型摻雜劑。
  10. 如請求項1所述之半導體裝置，其中在該通道區域中該第二摻雜劑的該濃度小於在該些源極/汲極區域的每一者中的該第一摻雜劑的該濃度的一半。
  11. 一種半導體裝置，包含： 一p型摻雜基板； 一通道區域，在該p型摻雜基板中，其中該通道區域包括具有一第一摻雜劑類型的一第一摻雜劑，並且該通道區域具有一第一摻雜劑濃度的該第一摻雜劑； 一第一源極/汲極(S/D)區域，在該基板中，其中該第一源極/汲極區域包括具有該第一摻雜劑類型的一第二摻雜劑，該第一源極/汲極區域具有一第二摻雜劑濃度的該第二摻雜劑，並且該第二摻雜劑濃度為該第一摻雜劑濃度的至少兩倍；以及 一第二源極/汲極區域，在該基板中，其中該第二源極/汲極區域包括具有該第一摻雜劑類型的一第三摻雜劑，該第二源極/汲極區域具有一第三摻雜劑濃度的該第三摻雜劑，該第三摻雜劑濃度為該第一摻雜劑濃度的至少兩倍，並且該第二源極/汲極區域電性耦合至該第一源極/汲極區域。
  12. 如請求項11所述之半導體裝置，其中該第一摻雜劑的一材料不同於該第二摻雜劑或該第三摻雜劑中至少一者的一材料。
  13. 如請求項11所述之半導體裝置，其中該第一摻雜劑的一材料為與該第二摻雜劑或該第三摻雜劑中至少一者相同的一材料。
  14. 如請求項11所述之半導體裝置，更包含一n阱，該n阱在該p型摻雜基板中，其中該n阱直接地接觸該通道區域、該第一源極/汲極區域、和該第二源極/汲極區域。
  15. 如請求項11所述之半導體裝置，更包含： 一n阱，在該p型摻雜基板中；以及 一輕摻雜汲極(LDD)區域，在該基板中，其中該輕摻雜汲極區域在介於該n阱與該通道區域之間，並且該輕摻雜汲極區域直接地接觸該通道區域。
  16. 如請求項11所述之半導體裝置，其中該p型摻雜基板直接地接觸該通道區域。
  17. 如請求項15所述之半導體裝置，其中該n阱電性耦合至該第一源極/汲極區域。
  18. 一種製造半導體裝置的方法，該方法包含： 將具有一第一摻雜劑類型的一第一摻雜劑佈植至一基板中，以定義複數個源極/汲極(S/D)區域； 將具有該第一摻雜劑類型的一第二摻雜劑佈植至該基板中，以在該些源極/汲極區域的介於相鄰的源極/汲極區域之間定義一通道區域，其中在該通道區域中該第二摻雜劑的一摻雜劑濃度小於在該些源極/汲極區域的每一者中的該第一摻雜劑的一摻雜劑濃度的一半； 在該通道區域上方形成一閘極堆疊；以及 將該些源極/汲極區域中的每一者電性耦合在一起。
  19. 如請求項18所述之製造半導體裝置的方法，更包含在該基板中佈植一n阱。
  20. 如請求項19所述之製造半導體裝置的方法，更包含將該n阱電性耦合至該些源極/汲極區域的每一者。
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