CN112531012A - 半导体装置和制造半导体装置的方法 - Google Patents

半导体装置和制造半导体装置的方法 Download PDF

Info

Publication number
CN112531012A
CN112531012A CN202010104334.9A CN202010104334A CN112531012A CN 112531012 A CN112531012 A CN 112531012A CN 202010104334 A CN202010104334 A CN 202010104334A CN 112531012 A CN112531012 A CN 112531012A
Authority
CN
China
Prior art keywords
dopant
source
type
substrate
channel region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010104334.9A
Other languages
English (en)
Inventor
刘思麟
洪照俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN112531012A publication Critical patent/CN112531012A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体装置，包括基板和在基板中的多个源极/漏极(S/D)区域，其中多个源极/漏极区域中的每一者包括具有第一掺杂剂类型的第一掺杂剂，并且多个源极/漏极区域中的每一者电性耦合在一起。半导体装置还包括在基板上方的栅极堆叠。半导体装置还包括在基板中的通道区域，其中通道区域在栅极堆叠下方且在多个源极/漏极区域中的相邻的源极/漏极区域之间，通道区域包括具有第一掺杂剂类型的第二掺杂剂，并且在通道区域中第二掺杂剂的浓度小于多个源极/漏极区域每一者中的第一掺杂剂的浓度。

Description

半导体装置和制造半导体装置的方法
技术领域
本揭示内容是关于去耦电容器和其制造方法。
背景技术
随着技术节点持续缩小，电源供应杂讯、同时的切换杂讯、或动态的切换杂讯越来越受到人们关注。这些杂讯由从其他信号节点耦合的电源供应线上的切换杂讯引起。
去耦电容器用以滤除在介于正电源供应电压与较低电源供应电压之间耦合的杂讯。在一些情况下，此种功率杂讯由使用大电流和具有高频的高密度集成电路(integratedcircuit；IC)中的晶体管诱发，此导致突然的电压降。在集成电路的电源网格上可存在全域的电压降和局部的电压降两者。在一些方式中，此电压降通过引入局部的电流源(诸如电容器)而减少，以将电流突波(current surge)从电源网格去耦，而由此减少电源网格上的杂讯。
发明内容
本揭示内容的一态样提供了一种半导体装置，包含：基板、多个源极/漏极(S/D)区域、栅极堆叠、以及通道区域。多个源极/漏极(S/D)区域在基板中，其中源极/漏极区域的每一者包括具有第一掺杂剂类型的第一掺杂剂，并且源极/漏极区域的每一者电性耦合在一起。栅极堆叠在基板上方。通道区域在基板中，其中通道区域在栅极堆叠下方且在介于源极/漏极区域的相邻的源极/漏极区域之间，通道区域包括具有第一掺杂剂类型的第二掺杂剂，并且通道区域中的第二掺杂剂的浓度小于源极/漏极区域的每一者中的第一掺杂剂的一浓度。
本揭示内容的另一态样提供了一种半导体装置，包含：p型掺杂基板、通道区域、第一源极/漏极(S/D)区域、以及第二源极/漏极区域。通道区域在p型掺杂基板中，其中通道区域包括具有第一掺杂剂类型的第一掺杂剂，并且通道区域具有第一掺杂剂浓度的第一掺杂剂。第一源极/漏极(S/D)区域在基板中，其中第一源极/漏极区域包括具有第一掺杂剂类型的第二掺杂剂，第一源极/漏极区域具有第二掺杂剂浓度的第二掺杂剂，并且第二掺杂剂浓度为第一掺杂剂浓度的至少两倍。第二源极/漏极区域在基板中，其中第二源极/漏极区域包括具有第一掺杂剂类型的第三掺杂剂，第二源极/漏极区域具有第三掺杂剂浓度的第三掺杂剂，第三掺杂剂浓度为第一掺杂剂浓度的至少两倍，并且第二源极/漏极区域电性耦合至第一源极/漏极区域。
本揭示内容的又另一态样提供了一种制造半导体装置的方法，包含：将具有一第一掺杂剂类型的一第一掺杂剂布植至一基板中，以定义多个源极/漏极(S/D)区域；将具有该第一掺杂剂类型的一第二掺杂剂布植至该基板中，以在所述多个源极/漏极区域的介于相邻的源极/漏极区域之间定义一通道区域，其中在该通道区域中该第二掺杂剂的一掺杂剂浓度小于在所述多个源极/漏极区域的每一者中的该第一掺杂剂的一掺杂剂浓度的一半；在该通道区域上方形成一栅极堆叠；以及将所述多个源极/漏极区域中的每一者电性耦合在一起。
附图说明
当结合附图阅读时，根据以下详细描述可更好地理解本揭示案的态样。应注意，根据工业标准实践，各种特征未按比例绘制。事实上，为论述清楚，各特征的尺寸可任意地增加或缩小。
图1为根据一些实施方式的p型金属氧化物半导体(p-type metal oxidesemiconductor；PMOS)去耦电容器的透视图；
图2为根据一些实施方式的n型金属氧化物半导体(n-type metal oxidesemiconductor；NMOS)去耦电容器的透视图；
图3为根据一些实施方式的p型金属氧化物半导体(PMOS)去耦电容器的透视图；
图4为根据一些实施方式的集成电路的俯视图；
图5为根据一些实施方式的集成电路的俯视图；
图6为根据一些实施方式的制造金属氧化物半导体(metal oxidesemiconductor；MOS)去耦电容器的方法的流程图；
图7A至图7F为根据一些实施方式的制造的不同阶段期间的金属氧化物半导体(MOS)去耦电容器的透视图。
【符号说明】
100:去耦电容器
102:基板
104:n阱
110:栅极结构
112:栅极介电质
114:栅极电极
120:源极/漏极区域
130:通道区域
140:接触件
150:端子
155:端子
200:n型金属氧化物半导体去耦电容器
220:源极/漏极区域
230:通道区域
300:n型金属氧化物半导体去耦电容器
330:通道区域
360:轻掺杂漏极区域
400:集成电路
402:第一p型金属氧化物半导体单元
402a:栅极结构
402b:第一掺杂区域
402c:n阱
404:第二p型金属氧化物半导体单元
404a:栅极结构
404b:第二掺杂区域
404c:n阱
406:n型金属氧化物半导体去耦电容器单元
406a:栅极结构
406b:第三掺杂区域
500:集成电路
600:方法
605:操作
610:操作
615:操作
620:操作
625:操作
630:操作
700:金属氧化物半导体去耦电容器
710:毯覆离子布植制程
720:靶式离子布植制程
730:靶式离子布植制程
740:毯覆离子布植制程
D1:距离
D2:距离
具体实施方式
以下揭示内容提供许多不同实施方式或实施例，以便实施所提供标的的不同特征。下文描述部件、值、操作、材料、布置、或类似项的特定实施例，以简化本揭示内容。当然，此等特定实施例仅为实施例而不意欲为限制性的。也考虑其他部件、值、操作、材料、布置、或类似项也。举例而言，在随后描述中在第二特征上方或在第二特征上第一特征的形成可包括第一和第二特征形成为直接接触的实施方式，以及亦可包括额外特征可形成在第一和第二特征之间，使得第一和第二特征可不直接接触的实施方式。另外，本揭示案在各实施例中可重复参考符号及/或字母。此重复为出于简单清楚的目的，且本身不指示所论述各实施方式和/或配置之间的关系。
另外，空间相对用语，诸如“之下”、“下方”、“下部”、“上方”、“上部”和类似者，在此为便于描述可用于描述诸图中所图示一个元件或特征与另一(些)元件或(多个)特征的关系。除图形中描绘的方向外，空间相对用语意图是包含装置在使用或操作中的不同方向。设备可为不同朝向(旋转90度或在其他的方向)和可因此同样地解释在此使用的空间相对的描述词。
随着技术节点持续缩小和集成电路(IC)合并进更多可携式装置，尺寸和功耗为改进集成电路的焦点。减小去耦电容器的尺寸有助于增大集成电路中的每单元面积的元件数。然而，减小去耦电容器的尺寸亦引入了与可靠性和制造良率相关的处理问题。
在一些方式中，导电栅极或导电接触件形成于基板中的浅沟槽隔离(shallowtrench isolation；STI)特征上方，以形成去耦电容器。缩小技术节点会减小浅沟槽隔离特征的尺寸，其产生关于在浅沟槽隔离特征上可靠地形成导电栅极或接触件的处理问题。此增大了制造错误的风险，降低了制造良率。
在一些方式中，金属氧化物金属(metal-oxide-metal；MOM)电容器形成于互连结构中，以充当去耦电容器。金属氧化物金属(MOM)电容器占据互连结构中电源/接地(power/ground；P/G)区域的用于布线导电线的部分，以将电源供应电压和基准电压传递至集成电路中的元件。随着技术节点缩小，金属氧化物金属(MOM)电容器可用的互连结构的电源/接地(P/G)区域的量减少。因而，金属氧化物金属(MOM)电容器在集成电路设计中不具有可用的电源/接地(P/G)区域的一些情况下为不可用的。
在一些方式中，在集成电路的核心区域中形成使用深n阱(deep n-well；DNW)结构的去耦电容器。元件的核心区域为实现元件功能性的区域。核心区域由输入-输出(input-output；IO)区域围绕；并且核心区域使用比输入-输出(IO)区域更低的电源电压。输入-输出(IO)区域用以将信号传递进出核心区域到集成电路内的其他元件，以实施集成电路的全部功能性。此类去耦电容器在一些情况下称为累积去耦电容器。在累积去耦电容器中，深n阱(DNW)的形成添加了制造制程中的额外步骤，此制造制程继而使用额外遮罩来产生累积去耦电容器。额外遮罩和产生步骤增加了制造时间、成本和变化。
在一些方式中，核心区域去耦电容器不包括深n阱(DNW)，但在通道区域中具有与源极/漏极(source/drain；S/D)区域不同的掺杂剂类型。此类去耦电容器经历高栅极泄漏问题。高栅极泄漏意味即使当不启用装置时，去耦电容器亦具有更高量的电流流过结构。随着泄漏增加，功耗亦增加。在一些情况下，更大的电池用以补偿这些去耦电容器增大的功耗。然而，更大的电池增大了整个装置的尺寸，而不增长操作装置的电池寿命。
相比于上文方式，本揭示内容的实施方式的结构使用具有与源极/漏极(S/D)区域或轻掺杂漏极(lightly doped drain；LDD)区域相同掺杂剂类型的通道区域。此结构有助于最小化去耦电容器的尺寸，同时亦最大化功率系数和制造良率。
图1为根据一些实施方式的p型金属氧化物半导体(PMOS)去耦电容器100的透视图。p型金属氧化物半导体去耦电容器100包括基板102。在一些实施方式中，基板102为p型掺杂基板。n阱104在基板102内，在基板102的基底部分上方。栅极结构110在基板102上方。栅极结构110包括栅极介电质112和栅极电极114。p型金属氧化物半导体去耦电容器100进一步包括源极/漏极(S/D)区域120。源极/漏极区域120在基板102中。在一些实施方式中，源极/漏极区域120在基板102上方延伸。源极/漏极区域120具有p型掺杂剂。通道区域130被定义在介于源极/漏极区域120之间且在栅极结构110下方。通道区域130具有p型掺杂剂。通道区域130中掺杂剂的浓度小于源极/漏极区域120中掺杂剂的浓度。接触件140在源极/漏极区域120上方，以提供到源极/漏极区域120的电性连接。端子150电性连接至栅极结构110。端子155电性连接至接触件140和n阱104。端子150和端子155将p型金属氧化物半导体去耦电容器100电性连接至在集成电路之内的其他元件。在一些实施方式中，电源电压(例如，VDD)电性连接至端子150或端子155中的至少一者。基板102电性连接至基准电压(例如，接地电压)。
在一些实施方式中，基板102包括：元素半导体，包括晶体、多晶、或非晶结构的硅或锗；化合物半导体，包括碳化硅、镓砷、磷化镓、磷化铟、砷化铟、和锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和GaInAsP；任何其他适当材料；或上述组合。在一些实施方式中，合金半导体基板具有梯度SiGe特征，其中Si和Ge组成物从一个位置的一个比率变化至梯度SiGe特征的另一位置处的另一比率。在一些实施方式中，合金SiGe形成于硅基板上方。在一些实施方式中，基板102为应变SiGe基板。在一些实施方式中，半导体基板具有在绝缘体结构上的半导体，诸如绝缘体上硅(silicon on insulator；SOI)结构。在一些实施方式中，半导体基板包括掺杂磊晶层或埋层。在一些实施方式中，化合物半导体基板具有多层基板，或者基板包括多层化合物半导体结构。
n阱104在基板102中；并包括在介于源极/漏极区域120之间向上延伸的部分。在一些实施方式中，n阱104由离子布植制程形成。在一些实施方式中，n阱104使用毯覆布植制程而形成。在一些实施方式中，n阱104使用靶式布植制程而形成。例如，n阱104通过在基板102上成长牺牲氧化物、打开n阱104的位置的图案、和随后使用链式布植程序而形成，以将n型掺杂剂引入基板102中。在一些实施方式中，n阱104使用磊晶制程形成，在该磊晶制程中磊晶材料按照磊晶制程掺杂，或者在磊晶制程期间原位掺杂。在一些实施方式中，n型掺杂剂包括砷和/或磷或另一适当材料。
栅极结构110在基板102上方和通道区域130上方。栅极结构110包括栅极介电质112。在一些实施方式中，介面层在介于栅极介电质112与基板102之间。根据一些实施方式，栅极介电层320包括二氧化硅(SiO2)、氧氮化硅(SiON)、或用于场效晶体管(FET)的一些其他适当栅极介电质材料。在一些实施方式中，栅极介电质112为介电常数大于二氧化硅的介电常数(κ＝3.9)的高介电常数(κ-介电常数)介电质材料。在一些实施方式中，栅极介电质112为包括HfZrO、HfSiO4、TiO2、Ta2O3、ZrO2、ZrSiO2、或上述组合、或其他适当材料的介电质。在一些实施方式中，栅极介电质112通过沉积方法(诸如原子层沉积或磊晶膜生长)而形成，以产生实质上均匀厚度的膜。
栅极电极114在栅极介电质112上方。在一些实施方式中，栅极电极114包括金属化材料或另一适当导电材料。在一些实施方式中，栅极电极114包括硅或掺杂硅。在一些实施方式中，栅极电极114直接地接触栅极介电质112。在一些实施方式中，栅极电极114通过另一层(诸如，扩散阻障层)与栅极介电质112分隔。在一些实施方式中，栅极电极114使用沉积制程而形成，该沉积制程为诸如物理气相沉积(physical vapor deposition；PVD)、原子层沉积(atomic layer deposition；ALD)、镀敷(plating)、或另一适当沉积制程。
源极/漏极区域120在通道区域130的相对侧上。源极/漏极区域120包括p型掺杂剂。在一些实施方式中，p型掺杂剂包括硼、氮化硼、或另一适当p型掺杂剂。在一些实施方式中，源极/漏极区域120中掺杂剂的浓度范围在约1e19cm-3至约1e21cm-3之间。在一些情况下，若源极/漏极区域120中的掺杂剂浓度太高，则p型金属氧化物半导体去耦电容器100中泄漏电流的风险增大至不可接受的程度。在一些情况下，若源极/漏极区域120中的掺杂剂浓度太低，则p型金属氧化物半导体去耦电容器100的电阻增大至不可接受的程度。
通道区域130在介于源极/漏极区域120之间且低于栅极结构110。通道区域130包括p型掺杂剂。在一些实施方式中，p型掺杂剂包括硼、氮化硼、或另一适当p型掺杂剂。在一些实施方式中，通道区域130具有与源极/漏极区域120不同的p型掺杂剂物质。在一些实施方式中，通道区域130具有与源极/漏极区域120相同的p型掺杂剂物质。通道区域130中p型掺杂剂的浓度小于源极/漏极区域120中p型掺杂剂的浓度。在一些实施方式中，通道区域130中p型掺杂剂的浓度小于源极/漏极区域中p型掺杂剂的浓度的一半。在一些实施方式中，通道区域130中p型掺杂剂的浓度范围从约5e16cm-3至约1e18cm-3。在一些情况下，若通道区域130中的掺杂剂浓度太高，则p型金属氧化物半导体去耦电容器100中泄漏电流的风险增大至不可接受的程度。在一些情况下，若通道区域130中的掺杂剂浓度太低，则p型金属氧化物半导体去耦电容器100中电容减小至不可接受的程度。
接触件140在源极/漏极区域120上方，以在介于源极/漏极区域120与集成电路的其他元件之间提供电性连接。接触件140减小与源极/漏极区域120电性连接的电阻。在一些实施方式中，接触件140包括金、铜、钨、钴或另一适当导电材料。在一些实施方式中，使用物理气相沉积(PVD)、原子层沉积(ALD)、化学气相沉积(chemical vapor deposition；CVD)、镀敷或另一适当制程来形成接触件。
端子150和端子155用以接收p型金属氧化物半导体(PMOS)去耦电容器100的电压信号。端子150用以接收第一电压信号，第一电压信号不同于在端子155处接收的第二电压信号。端子150电性连接至栅极电极114。端子155电性连接至接触件140和n阱104。栅极介电质112充当接收电压信号的两个不同导电元件之间的绝缘体。基板102连接至基准电压，例如，接地电压。
相比于其他装置，p型金属氧化物半导体去耦电容器100具有用于小电源供应电压的增大电容。另外，因为p型金属氧化物半导体去耦电容器100不包括深n阱(DNW)，所以相比于其他结构，用以形成p型金属氧化物半导体去耦电容器100的遮罩数目减少。因而，制造p型金属氧化物半导体去耦电容器100的成本小于其他结构。p型金属氧化物半导体去耦电容器100呈现泄漏电流其为具有类似大小的反向偏置去耦电容器的泄漏电流的约10％。此外，相比于在通道区域中不包括与源极/漏极区域中相同掺杂剂类型的其他结构，p型金属氧化物半导体去耦电容器100的尺寸能够减小约10％。
图2为根据一些实施方式的n型金属氧化物半导体(NMOS)去耦电容器200的透视图。n型金属氧化物半导体去耦电容器200能够实现与p型金属氧化物半导体去耦电容器100类似的效能和尺寸减小。n型金属氧化物半导体去耦电容器200中与p型金属氧化物半导体去耦电容器100中的元件相同的元件具有相同的参考符号。相比于p型金属氧化物半导体去耦电容器100，n型金属氧化物半导体去耦电容器200不包括n阱104。并且，n型金属氧化物半导体去耦电容器200包括在源极/漏极区域220和通道区域230中的n型掺杂剂。
源极/漏极区域220在通道区域230的相对侧上。源极/漏极区域220包括n型掺杂剂。在一些实施方式中，n型掺杂剂包括砷、磷或另一适当n型掺杂剂。在一些实施方式中，源极/漏极区域220中掺杂剂的浓度范围为约1e19cm-3至约1e21cm-3。在一些情况下，若源极/漏极区域220中的掺杂剂浓度太高，则n型金属氧化物半导体去耦电容器200中泄漏电流的风险增大至不可接受的程度。在一些情况下，若源极/漏极区域220中的掺杂剂浓度太低，则n型金属氧化物半导体去耦电容器200的电阻增大至不可接受的程度。
通道区域230在介于源极/漏极区域220之间且低于栅极结构110。通道区域230包括n型掺杂剂。在一些实施方式中，n型掺杂剂包括砷、磷或另一适当p型掺杂剂。在一些实施方式中，通道区域230具有与源极/漏极区域220不同的n型掺杂剂物质。在一些实施方式中，通道区域230具有与源极/漏极区域220相同的n型掺杂剂物质。通道区域230中n型掺杂剂的浓度小于源极/漏极区域220中n型掺杂剂的浓度。在一些实施方式中，通道区域230中n型掺杂剂的浓度小于源极/漏极区域220中n型掺杂剂的浓度的一半。在一些实施方式中，通道区域230中n型掺杂剂的浓度范围为约5e16cm-3至约1e18cm-3。在一些情况下，若通道区域230中的掺杂剂浓度太高，则n型金属氧化物半导体去耦电容器200中泄漏电流的风险增大至不可接受的程度。在一些情况下，若通道区域230中的掺杂剂浓度太低，则n型金属氧化物半导体去耦电容器200中电容减小至不可接受的程度。
图3为根据一些实施方式的n型金属氧化物半导体(NMOS)去耦电容器300的透视图。n型金属氧化物半导体去耦电容器300能够实现与p型金属氧化物半导体去耦电容器100类似的效能和尺寸减小。n型金属氧化物半导体去耦电容器300中与n型金属氧化物半导体去耦电容器200或p型金属氧化物半导体去耦电容器100中的元件相同的元件具有相同的参考符号。相比于p型金属氧化物半导体去耦电容器100，n型金属氧化物半导体去耦电容器300在n阱104与源极/漏极区域220和通道区域230之间包括轻掺杂漏极(LDD)区域360。在一些实施方式中，n型金属氧化物半导体去耦电容器300在围绕集成电路的核心区域的输入-输出(IO)区域中可用。输入-输出(IO)区域经常具有比核心区域高的工作电压。轻掺杂漏极区域360帮助n型金属氧化物半导体去耦电容器300维持低泄漏电流，尽管在输入-输出(IO)区域中工作电压更高。
轻掺杂漏极区域360在介于n阱104与源极/漏极区域220和通道区域230之间。轻掺杂漏极区域360包括n型掺杂剂。在一些实施方式中，n型掺杂剂包括砷、磷或另一适当n型材料。在一些实施方式中，轻掺杂漏极区域360具有与n阱104不同的n型掺杂剂物质。在一些实施方式中，轻掺杂漏极区域360具有与n阱104相同的n型掺杂剂物质。轻掺杂漏极区域360的掺杂剂浓度小于n阱104中n型掺杂剂的浓度。在一些实施方式中，轻掺杂漏极区域360使用一剂量浓度的n型掺杂剂形成，此剂量浓度范围为约1e12cm-2至约1e14cm-2。在一些情况下，若轻掺杂漏极区域360中的掺杂剂浓度太高，则n型金属氧化物半导体去耦电容器300中泄漏电流的风险增大至不可接受的程度。在一些情况下，若轻掺杂漏极区域360中的掺杂剂浓度太低，则n型金属氧化物半导体去耦电容器300中电容减小至不可接受的程度。
图4为根据一些实施方式的集成电路(IC)400的俯视图。集成电路400包括第一p型金属氧化物半导体单元402和第二p型金属氧化物半导体单元404。n型金属氧化物半导体去耦电容器单元406在介于第一p型金属氧化物半导体单元402与第二p型金属氧化物半导体单元404之间。n型金属氧化物半导体去耦电容器单元406包括至少一个n型金属氧化物半导体(NMOS)去耦电容器，例如n型金属氧化物半导体去耦电容器200。
第一p型金属氧化物半导体单元402包括至少一个p型金属氧化物半导体(PMOS)装置，并用以实施集成电路400的功能。第一p型金属氧化物半导体单元402接收第一工作电压。第一p型金属氧化物半导体单元402包括在基板中第一掺杂区域402b上方延伸的多个栅极结构402a。第一p型金属氧化物半导体单元402还包括在基板中的n阱402c。在平面图中，n阱402c围绕栅极结构402a。
第二p型金属氧化物半导体单元404包括至少一个p型金属氧化物半导体(PMOS)装置，并用以实施集成电路400的功能。在一些实施方式中，第一p型金属氧化物半导体单元402的功能与第二p型金属氧化物半导体单元404的功能相同。在一些实施方式中，第一p型金属氧化物半导体单元402的功能与第二p型金属氧化物半导体单元404的功能不同。第二p型金属氧化物半导体单元404接收第二工作电压。在一些实施方式中，第二工作电压等于第一工作电压。在一些实施方式中，第二工作电压不同于第一工作电压。第二p型金属氧化物半导体单元404包括在基板中第二掺杂区域404b上方延伸的多个栅极结构404a。第二p型金属氧化物半导体单元404还包括在基板中的n阱404c。在平面图中，n阱404c围绕栅极结构404a。
n型金属氧化物半导体去耦电容器单元406在介于第一p型金属氧化物半导体单元402与第二p型金属氧化物半导体单元404之间，并且将第一p型金属氧化物半导体单元402与第二p型金属氧化物半导体单元404电去耦。n型金属氧化物半导体去耦电容器单元406包括在基板中第三掺杂区域406b上方的多个栅极结构406a。在一些实施方式中，n型金属氧化物半导体去耦电容器单元406包括n型金属氧化物半导体去耦电容器200。在一些实施方式中，n型金属氧化物半导体去耦电容器单元406包括n型金属氧化物半导体去耦电容器300。n型金属氧化物半导体去耦电容器单元406邻接第一p型金属氧化物半导体单元402与第二p型金属氧化物半导体单元404。在一些实施方式中，n型金属氧化物半导体去耦电容器单元406不含n阱和轻掺杂漏极(LDD)区域。
n型金属氧化物半导体去耦电容器单元406的栅极结构406a与第二p型金属氧化物半导体单元404的栅极结构404a分隔开距离D1。基于集成电路400的技术节点大小来确定距离D1。随着集成电路400的技术节点减小，距离D1亦减小。由于n型金属氧化物半导体去耦电容器200或n型金属氧化物半导体去耦电容器300的结构提供的低泄漏电流和高电容，对于相同技术节点，与其他去耦电容器结构相比，距离D1减小。
在第一工作电压不同于第二工作电压的其他设计中，大间距将p型金属氧化物半导体(PMOS)单元彼此分隔。通过相比于其他结构减小距离D1，相比于其他去耦电容器结构减小集成电路400的总尺寸，即使当第一工作电压不同于第二工作电压时。
图5为根据一些实施方式的集成电路(IC)500的俯视图。集成电路500中与集成电路400中相同的元件具有相同参考符号。相比于集成电路400，集成电路500包括与第二p型金属氧化物半导体单元406分隔开的n型金属氧化物半导体去耦电容器单元406。相比于集成电路400，集成电路500包括n型金属氧化物半导体去耦电容器单元406中的轻掺杂漏极区域406c。在一些实施方式中，轻掺杂漏极区域406c类似于轻掺杂漏极区域360(图3)。
在集成电路500中，n型金属氧化物半导体去耦电容器单元406的栅极结构406a与第二p型金属氧化物半导体单元404的栅极结构404a分隔开距离D2。基于集成电路400的技术节点大小，确定距离D2。随着集成电路400的技术节点减小，距离D2亦减小。由于n型金属氧化物半导体去耦电容器200或n型金属氧化物半导体去耦电容器300的结构提供的低泄漏电流和高电容，对于相同技术节点，与其他去耦电容器结构相比，距离D2减小。在一些实施方式中，集成电路500在装置的输入-输出(IO)区域中。
在第一工作电压不同于第二工作电压的其他设计中，大间距将p型金属氧化物半导体单元彼此分隔。通过相比于其他结构减小距离D2，相比于其他去耦电容器结构减小集成电路500的总尺寸，即使当第一工作电压不同于第二工作电压时。
图6为根据一些实施方式的制造金属氧化物半导体(MOS)去耦电容器的方法600的流程图。图7A至图7F为根据一些实施方式的制造的不同阶段期间的金属氧化物半导体去耦电容器700的透视图。方法600的描述与金属氧化物半导体去耦电容器700的描述结合。金属氧化物半导体去耦电容器700中与p型金属氧化物半导体去耦电容器100、n型金属氧化物半导体去耦电容器200或n型金属氧化物半导体去耦电容器300中元件相同的元件具有相同参考符号。
在可选的操作605中，形成n阱。在一些实施方式中，使用离子布植制程布植n阱以将n型杂质引入基板中。在一些实施方式中，使用毯覆布植制程布植n阱。在一些实施方式中，使用靶式布植制程布植n阱。在一些实施方式中，n阱使用其中掺杂磊晶材料的磊晶制程、或者按照磊晶制程、或者原位在磊晶制程期间形成。在一些实施方式中，n型掺杂剂包括砷和/或磷或另一适当材料。在一些实施方式中，省略可选的操作605。在一些实施方式中，当n型金属氧化物半导体(NMOS)去耦电容器(例如，n型金属氧化物半导体去耦电容器200)形成于集成电路的核心区域中时，省略可选的操作605。
图7A为根据一些实施方式的在操作605期间的金属氧化物半导体去耦电容器700的透视图。在图7A中，基板102经受毯覆离子布植制程710以形成n阱104。
返回至方法600，在操作610中，掺杂基板以定义源极/漏极(S/D)区域。在包括n阱的一些实施方式中，掺杂基板的步骤包括掺杂n阱的步骤。在一些实施方式中，掺杂以形成源极/漏极区域的步骤包括在源极和漏极的磊晶成长期间原位掺杂制程。在一些实施方式中，掺杂以形成源极/漏极区域的步骤包括布植制程。在一些实施方式中，布植制程之后进行退火制程。在一些实施方式中，以顺序的方式在源极上进行布植，和在漏极上进行布植制程。在一些实施方式中，对源极和漏极同时地执行布植制程。在一些实施方式中，对源极执行的布植制程包括布植与对漏极执行的布植制程相同的掺杂剂物质。在一些实施方式中，对源极执行的布植制程布植了与在漏极中布植的不同的掺杂剂物质。在一些实施方式中，源极的掺杂剂浓度等于漏极的掺杂剂浓度。在一些实施方式中，源极的掺杂剂浓度不同于漏极的掺杂剂浓度。在一些实施方式中，掺杂剂类型为n型掺杂剂，诸如砷、磷或另一适当n型掺杂剂。在一些实施方式中，掺杂剂类型为p型掺杂剂，诸如硼、铟或另一适当p型掺杂剂。适合掺杂剂类型的物质取决于掺杂的材料。p型掺杂剂为电子受体。相反，n型掺杂剂为电子供体。在操作610中引入n型掺杂剂的一些实施方式中，引入与在操作605中相同的掺杂剂物质。在操作610中引入n型掺杂剂的一些实施方式中，引入与操作605中掺杂剂物质不同的掺杂剂物质。
图7B为根据一些实施方式的在操作610期间的金属氧化物半导体去耦电容器700的透视图。在图7B中，n阱104经受靶式离子布植制程720以形成源极/漏极区域120。
返回至方法600，在操作615中掺杂通道区域以具有与源极/漏极(S/D)区域相同类型的掺杂剂。在不包括n阱的一些实施方式中，掺杂步骤包括掺杂基板的步骤。在包括n阱的一些实施方式中，掺杂步骤包括掺杂n阱的步骤。在一些实施方式中，掺杂通道区域的步骤包括在通道区域的磊晶成长期间原位掺杂制程。在一些实施方式中，掺杂通道区域的步骤包括布植制程。在一些实施方式中，布植制程之后进行退火制程。在一些实施方式中，以顺序的方式在源极上进行布植，和在漏极上进行布植制程。在一些实施方式中，对源极和漏极同时地执行布植制程。在一些实施方式中，对通道区域执行的布植制程包括布植与源极/漏极区域相同的掺杂剂物质。在一些实施方式中，对通道区域执行的布植制程布植与在源极/漏极区域中布植的不同的掺杂剂物质。通道区域的掺杂剂浓度小于源极/漏极区域的掺杂剂浓度。在一些实施方式中，掺杂剂类型为n型掺杂剂，诸如砷、磷或另一适当n型掺杂剂。在一些实施方式中，掺杂剂类型为p型掺杂剂，诸如硼、铟或另一适当p型掺杂剂。适合第一掺杂剂类型的物质取决于掺杂的材料。p型掺杂剂为电子受体。相反，n型掺杂剂为电子供体。在一些实施方式中，在通道区域中掺杂剂的浓度小于源极/漏极区域中掺杂剂的浓度的一半。在一些实施方式中，在通道区域中掺杂剂的浓度范围为约5e16cm-3至约1e18cm-3。
图7C为根据一些实施方式的在操作615期间的金属氧化物半导体去耦电容器700的透视图。在图7C中，n阱104经受靶式离子布植制程730以定义通道区域130。
返回至方法600，在可选的操作620中掺杂基板以定义源极/漏极区域下方的轻掺杂漏极区域。在包括n阱的一些实施方式中，掺杂基板的步骤包括掺杂n阱的步骤。在一些实施方式中，掺杂以形成轻掺杂漏极区域的步骤包括在轻掺杂漏极区域的磊晶成长期间原位掺杂制程。在一些实施方式中，掺杂以形成轻掺杂漏极区域的步骤包括布植制程。在一些实施方式中，使用毯覆布植制程注入轻掺杂漏极(LDD)区域。在一些实施方式中，使用靶式布植制程注入轻掺杂漏极区域。在一些实施方式中，布植制程之后进行退火制程。轻掺杂漏极的掺杂剂浓度小于n阱或源极/漏极区域的掺杂剂浓度。在一些实施方式中，掺杂剂类型为n型掺杂剂，诸如砷、磷或另一适当n型掺杂剂。在一些实施方式中，掺杂剂类型为p型掺杂剂，诸如硼、铟或另一适当p型掺杂剂。适合掺杂剂类型的物质取决于掺杂的材料。p型掺杂剂为电子受体。相反，n型掺杂剂为电子供体。在操作620中引入n型掺杂剂的一些实施方式中，引入与操作605中相同的掺杂剂物质。在操作620中引入n型掺杂剂的一些实施方式中，引入与操作605中掺杂剂物质不同的掺杂剂物质。在一些实施方式中，省略可选的操作620。在一些实施方式中，当n型金属氧化物半导体(NMOS)去耦电容器(例如，n型金属氧化物半导体去耦电容器200)形成于集成电路的核心区域中时，省略可选的操作620。
图7D为根据一些实施方式的在操作620期间的金属氧化物半导体(MOS)去耦电容器700的透视图。在图7D中，n阱104经受毯覆离子布植制程740以形成轻掺杂漏极区域360。
返回至方法600，在操作625中在通道区域上形成栅极结构。在操作625中，沉积栅极介电层和栅极电极。在基板上沉积栅极介电层。在一些实施方式中，栅极介电层包括二氧化硅(SiO2)或氧氮化硅(SiON)。一些实施方式具有栅极介电层，其是高介电常数介电质材料，诸如HfZrO、HfSiO4、TiO2、Ta2O3、ZrO2、ZrSiO2、或上述组合，或其他高介电常数介电质材料。在一些实施方式中，栅极介电层可使用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、氧化制程或另一适当制程而沉积。
在栅极介电层上沉积栅极电极材料。根据一些实施方式中，栅极电极材料为多晶硅或硅锗。一些实施方式具有由其他半导体材料(诸如类型III-V半导体)制成的栅极电极。根据一些实施方式，栅极电极亦可包括金属化层或掺杂剂，其用以在集成电路操作期间调整晶体管的切换速度。在一些实施方式中，栅极电极通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、镀敷(plating)、或另一适当制程来沉积。在一些实施方式中，栅极电极由包括栅极电极材料的栅极电极堆叠、栅极介电层形成，并且，在一些实施方式中，功函数层通过以下步骤而形成：在栅极电极材料层上沉积光阻剂，图案化光阻剂以在栅极电极材料(由栅极电极指定)的部分上方留下遮罩线，和蚀刻栅极电极堆叠以曝露源极、漏极、和装置的非通道部分。在一些实施方式中，通过执行电浆蚀刻以选择性地从基板上方去除栅极电极堆叠的膜，来实现蚀刻栅极电极的步骤。
在一些实施方式中，在沉积栅极电极之前，在栅极介电层上方沉积功函数层。在n型去耦电容器的一些实施方式中，功函数层的有效功函数与基板(例如，通道区域)的价带能量之差等于或小于价带能量的10％。在p型去耦电容器的一些实施方式中，功函数层的有效功函数与基板的导电带(例如，通道区域)能量之差等于或小于导电区能量的10％。在基板包括硅基材料的一些实施方式中，功函数层为p型功函数金属，诸如Pt、Ir、RuO2、TiN、MoNx、Ni、Pd、Co、TaN、Ru、Mo、W、或WNx、或硅化物，诸如ZrSi2、MoSi2、TaSi2、或NiSi2，或其他功函数层，或上述组合。在一些实施方式中，功函数层为N型功函数变更金属，诸如Ti、Nb、Ag、Au、Co、W、Ni、Ta、TaAl、TaAlC、TaAlN、TaC、TaCN、TaSiN、Mn、Zr、或其他n型功函数层，或上述组合。在一些实施方式中，集成电路中去耦电容器的一个子集具有P型功函数层，并且相同集成电路中去耦电容器的第二子集具有N型功函数层。在一些实施方式中，P型功函数层用于在p型去耦电容器上连接高介电常数介电质材料。在一些实施方式中，N型功函数层用于在n型去耦电容器上连接高介电常数介电质材料。在实施方式中，功函数层直接地沉积于栅极介电层上。
图7E为根据一些实施方式的遵循操作625的金属氧化物半导体(MOS)去耦电容器700的透视图。在图7E中，栅极结构110在通道区域330上方。
返回至方法600，在操作630中在源极/漏极(S/D)区域上形成接触件。根据一些实施方式，接触件包括金属层。在一些实施方式中，接触件包括钴、铜、钨、铝、这些材料的组合或其他适当材料。在一些实施方式中，接触件通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、镀敷或另一适当制程来沉积。在一些实施方式中，在介于源极/漏极区域与接触件之间形成硅化物层。
图7F为根据一些实施方式的遵循操作630的金属氧化物半导体去耦电容器700的透视图。在图7F中，接触件140形成于源极/漏极区域120上方。
在一些实施方式中，附加的操作归入方法600中。例如，在一些实施方式中，在基板上方形成层间介电质(ILD)。在一些实施方式中，从方法600省略至少一个操作。例如，在一些实施方式中，如上所述省略操作605。在一些实施方式中，同时执行方法600的两个或更多个操作。例如，在一些实施方式中，同时执行操作610和操作615。在一些实施方式中，调整方法600的操作顺序。例如，在一些实施方式中，在操作610之前执行操作620。
本描述的一态样涉及一种半导体装置。半导体装置包括基板和基板中的多个源极/漏极(S/D)区域，其中多个源极/漏极区域的每一者包括具有第一掺杂剂类型的第一掺杂剂，并且多个源极/漏极区域的每一者电性耦合在一起。半导体装置还包括在基板上方的栅极堆叠。半导体装置还包括在基板中的通道区域，其中通道区域在栅极堆叠下方且在多个源极/漏极区域中介于相邻的源极/漏极区域之间，通道区域包括具有第一掺杂剂类型的第二掺杂剂，并且通道区域中第二掺杂剂的浓度小于多个源极/漏极区域每一者中的第一掺杂剂的浓度。在一些实施方式中，第一掺杂剂类型为p型。在一些实施方式中，第一掺杂剂类型为n型。在一些实施方式中，第一掺杂剂为与第二掺杂剂相同的材料。在一些实施方式中，第一掺杂剂为与第二掺杂剂不同的材料。在一些实施方式中，半导体装置还包括在基板中的n阱，其中n阱在通道区域和多个源极/漏极区域的相邻源极/漏极区域下方延伸。在一些实施方式中，n阱电性耦合至多个源极/漏极区域的每一者。在一些实施方式中，半导体装置还包括在介于通道区域与n阱之间的轻掺杂漏极(LDD)区域。在一些实施方式中，轻掺杂漏极区域包括n型掺杂剂。在一些实施方式中，基板为p型掺杂的并且通道区域以下的该基板的整体不含n型掺杂剂。在一些实施方式中，通道区域中第二掺杂剂的浓度小于多个源极/漏极区域的每一者中的第一掺杂剂的浓度的一半。
本描述的一态样涉及一种半导体装置。半导体装置包括p型掺杂的基板。半导体装置还包括在p型掺杂基板中的通道区域，其中通道区域包括具有第一掺杂剂类型的第一掺杂剂，并且通道区域具有第一掺杂剂浓度的第一掺杂剂。半导体装置还包括在基板中的第一源极/漏极(S/D)区域，其中第一源极/漏极区域包括具有第一掺杂剂类型的第二掺杂剂，第一源极/漏极区域具有第二掺杂剂浓度的第二掺杂剂，并且第二掺杂剂浓度为第一掺杂剂浓度的至少两倍。半导体装置还包括在基板中的第二源极/漏极区域，其中第二源极/漏极区域包括具有第一掺杂剂类型的第三掺杂剂，第二源极/漏极区域具有第三掺杂剂浓度的第三掺杂剂，第三掺杂剂浓度为第一掺杂剂浓度的至少两倍，并且第二源极/漏极区域电性耦合至第一源极/漏极区域。在一些实施方式中，第一掺杂剂的材料不同于第二掺杂剂或第三掺杂剂中至少一者的材料。在一些实施方式中，第一掺杂剂的材料与第二掺杂剂或第三掺杂剂中至少一者的材料相同。在一些实施方式中，半导体装置还包括在p型掺杂基板中的n阱，其中n阱直接地接触通道区域、第一源极/漏极区域和第二源极/漏极区域。在一些实施方式中，半导体装置还包括在p型掺杂基板中的n阱；和在基板中的轻掺杂漏极(LDD)区域，其中轻掺杂漏极区域在介于n阱与通道区域之间，并且轻掺杂漏极区域直接地接触通道区域。在一些实施方式中，p型掺杂基板直接地接触通道区域。在一些实施方式中，n阱电性耦合至第一源极/漏极区域。
本描述的一态样涉及一种方法。方法包括以下步骤：将具有第一掺杂剂类型的第一掺杂剂布植基板中以定义多个源极/漏极(S/D)区域。方法还包括以下步骤：将具有第一掺杂剂类型的第二掺杂剂布植基板中以在多个源极/漏极区域的介于相邻的源极/漏极区域之间定义通道区域，其中通道区域中第二掺杂剂的掺杂剂浓度小于多个源极/漏极区域的每一者中第一掺杂剂的掺杂剂浓度的一半。方法还包括在通道区域上方形成栅极堆叠的步骤。方法还包括将多个源极/漏极区域的每一者电性耦合在一起的步骤。在一些实施方式中，方法还包括在基板中布植n阱的步骤。在一些实施方式中，方法还包括将n阱电性耦合至多个源极/漏极区域的每一者的步骤。
本揭示内容的一些实施方式提供了一种半导体装置，包含：基板、多个源极/漏极(S/D)区域、栅极堆叠、以及通道区域。多个源极/漏极(S/D)区域在基板中，其中源极/漏极区域的每一者包括具有第一掺杂剂类型的第一掺杂剂，并且源极/漏极区域的每一者电性耦合在一起。栅极堆叠在基板上方。通道区域在基板中，其中通道区域在栅极堆叠下方且在介于源极/漏极区域的相邻的源极/漏极区域之间，通道区域包括具有第一掺杂剂类型的第二掺杂剂，并且通道区域中的第二掺杂剂的浓度小于源极/漏极区域的每一者中的第一掺杂剂的一浓度。
在一些实施方式中，在半导体装置中，第一掺杂剂类型为p型。
在一些实施方式中，在半导体装置中，第一掺杂剂类型为n型。
在一些实施方式中，在半导体装置中，第一掺杂剂为与第二掺杂剂相同的材料。
在一些实施方式中，在半导体装置中，第一掺杂剂为与第二掺杂剂不同的材料。
在一些实施方式中，半导体装置还包含n阱，n阱在基板中，其中n阱在通道区域和源极/漏极区域的相邻的源极/漏极区域下方延伸。
在一些实施方式中，在半导体装置中，n阱电性耦合至源极/漏极区域的每一者。
在一些实施方式中，半导体装置还包含轻掺杂漏极(LDD)区域，轻掺杂漏极区域在介于通道区域与n阱之间，其中轻掺杂漏极区域包含n型掺杂剂。
在一些实施方式中，在半导体装置中，基板为p型掺杂的，并且通道区域以下的基板的整体不含n型掺杂剂。
在一些实施方式中，在半导体装置中，在通道区域中第二掺杂剂的浓度小于在源极/漏极区域的每一者中的第一掺杂剂的浓度的一半。
本揭示内容的一些实施方式提供了一种半导体装置，包含：p型掺杂基板、通道区域、第一源极/漏极(S/D)区域、以及第二源极/漏极区域。通道区域在p型掺杂基板中，其中通道区域包括具有第一掺杂剂类型的第一掺杂剂，并且通道区域具有第一掺杂剂浓度的第一掺杂剂。第一源极/漏极(S/D)区域在基板中，其中第一源极/漏极区域包括具有第一掺杂剂类型的第二掺杂剂，第一源极/漏极区域具有第二掺杂剂浓度的第二掺杂剂，并且第二掺杂剂浓度为第一掺杂剂浓度的至少两倍。第二源极/漏极区域在基板中，其中第二源极/漏极区域包括具有第一掺杂剂类型的第三掺杂剂，第二源极/漏极区域具有第三掺杂剂浓度的第三掺杂剂，第三掺杂剂浓度为第一掺杂剂浓度的至少两倍，并且第二源极/漏极区域电性耦合至第一源极/漏极区域。
在一些实施方式中，在半导体装置中，第一掺杂剂的材料不同于第二掺杂剂或第三掺杂剂中至少一者的材料。
在一些实施方式中，在半导体装置中，第一掺杂剂的材料为与第二掺杂剂或第三掺杂剂中至少一者相同的材料。
在一些实施方式中，半导体装置还包含n阱，n阱在p型掺杂基板中，其中n阱直接地接触通道区域、第一源极/漏极区域、和第二源极/漏极区域。
在一些实施方式中，半导体装置还包含：n阱以及轻掺杂漏极(LDD)区。n阱在p型掺杂基板中。轻掺杂漏极(LDD)区域在基板中，其中轻掺杂漏极区域在介于n阱与通道区域之间，并且轻掺杂漏极区域直接地接触通道区域。
在一些实施方式中，在半导体装置中，p型掺杂基板直接地接触通道区域。
在一些实施方式中，在半导体装置中，n阱电性耦合至第一源极/漏极区域。
本揭示内容的一些实施方式提供了一种制造半导体装置的方法，包含：将具有一第一掺杂剂类型的一第一掺杂剂布植至一基板中，以定义多个源极/漏极(S/D)区域；将具有该第一掺杂剂类型的一第二掺杂剂布植至该基板中，以在所述多个源极/漏极区域的介于相邻的源极/漏极区域之间定义一通道区域，其中在该通道区域中该第二掺杂剂的一掺杂剂浓度小于在所述多个源极/漏极区域的每一者中的该第一掺杂剂的一掺杂剂浓度的一半；在该通道区域上方形成一栅极堆叠；以及将所述多个源极/漏极区域中的每一者电性耦合在一起。
在一些实施方式中，制造半导体装置的方法还包含在基板中布植n阱。
在一些实施方式中，制造半导体装置的方法还包含将n阱电性耦合至源极/漏极区域的每一者。
上文概述若干实施方式的特征或实施例，使得熟悉此项技术者可更好地理解本揭示案的态样。熟悉此项技术者应了解，可轻易使用本揭示案作为设计或修改其他制程和结构的基础，以便实施本文所介绍的实施方式或实施例的相同目的和/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭示案的精神和范畴，且可在不脱离本揭示案的精神和范畴的情况下产生本文的各种变化、替代和更改。

Claims (10)

1.一种半导体装置，其特征在于，包含：
一基板；
多个源极/漏极区域，在该基板中，其中所述多个源极/漏极区域的每一者包括具有一第一掺杂剂类型的一第一掺杂剂，并且所述多个源极/漏极区域的每一者电性耦合在一起；
一栅极堆叠，在该基板上方；以及
一通道区域，在该基板中，其中该通道区域在该栅极堆叠下方且在介于所述多个源极/漏极区域的相邻的源极/漏极区域之间，该通道区域包括具有该第一掺杂剂类型的一第二掺杂剂，并且该通道区域中的该第二掺杂剂的一浓度小于所述多个源极/漏极区域的每一者中的该第一掺杂剂的一浓度。
2.根据权利要求1所述的半导体装置，其特征在于，其中该第一掺杂剂类型为p型。
3.根据权利要求1所述的半导体装置，其特征在于，其中该第一掺杂剂类型为n型。
4.根据权利要求1所述的半导体装置，其特征在于，还包含一n阱，该n阱在该基板中，其中该n阱在该通道区域和所述多个源极/漏极区域的所述相邻的源极/漏极区域下方延伸。
5.根据权利要求1所述的半导体装置，其特征在于，其中在该通道区域中该第二掺杂剂的该浓度小于在所述多个源极/漏极区域的每一者中的该第一掺杂剂的该浓度的一半。
6.一种半导体装置，其特征在于，包含：
一p型掺杂基板；
一通道区域，在该p型掺杂基板中，其中该通道区域包括具有一第一掺杂剂类型的一第一掺杂剂，并且该通道区域具有一第一掺杂剂浓度的该第一掺杂剂；
一第一源极/漏极区域，在该基板中，其中该第一源极/漏极区域包括具有该第一掺杂剂类型的一第二掺杂剂，该第一源极/漏极区域具有一第二掺杂剂浓度的该第二掺杂剂，并且该第二掺杂剂浓度为该第一掺杂剂浓度的至少两倍；以及
一第二源极/漏极区域，在该基板中，其中该第二源极/漏极区域包括具有该第一掺杂剂类型的一第三掺杂剂，该第二源极/漏极区域具有一第三掺杂剂浓度的该第三掺杂剂，该第三掺杂剂浓度为该第一掺杂剂浓度的至少两倍，并且该第二源极/漏极区域电性耦合至该第一源极/漏极区域。
7.根据权利要求6所述的半导体装置，其特征在于，其中该第一掺杂剂的一材料不同于该第二掺杂剂或该第三掺杂剂中至少一者的一材料。
8.根据权利要求6所述的半导体装置，其特征在于，还包含：
一n阱，在该p型掺杂基板中；以及
一轻掺杂漏极区域，在该基板中，其中该轻掺杂漏极区域在介于该n阱与该通道区域之间，并且该轻掺杂漏极区域直接地接触该通道区域。
9.一种制造半导体装置的方法，其特征在于，该方法包含：
将具有一第一掺杂剂类型的一第一掺杂剂布植至一基板中，以定义多个源极/漏极区域；
将具有该第一掺杂剂类型的一第二掺杂剂布植至该基板中，以在所述多个源极/漏极区域的介于相邻的源极/漏极区域之间定义一通道区域，其中在该通道区域中该第二掺杂剂的一掺杂剂浓度小于在所述多个源极/漏极区域的每一者中的该第一掺杂剂的一掺杂剂浓度的一半；
在该通道区域上方形成一栅极堆叠；以及
将所述多个源极/漏极区域中的每一者电性耦合在一起。
10.根据权利要求9所述的制造半导体装置的方法，其特征在于，还包含在该基板中布植一n阱。
CN202010104334.9A 2019-09-17 2020-02-20 半导体装置和制造半导体装置的方法 Pending CN112531012A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/573,725 US11515434B2 (en) 2019-09-17 2019-09-17 Decoupling capacitor and method of making the same
US16/573,725 2019-09-17

Publications (1)

Publication Number Publication Date
CN112531012A true CN112531012A (zh) 2021-03-19

Family

ID=74868084

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010104334.9A Pending CN112531012A (zh) 2019-09-17 2020-02-20 半导体装置和制造半导体装置的方法

Country Status (2)

Country Link
US (3) US11515434B2 (zh)
CN (1) CN112531012A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113224158A (zh) 2020-02-04 2021-08-06 联芯集成电路制造(厦门)有限公司 半导体晶体管及其制作方法
US11942413B2 (en) * 2021-07-08 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Decoupling capacitors with back side power rails

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE515783C2 (sv) * 1997-09-11 2001-10-08 Ericsson Telefon Ab L M Elektriska anordningar jämte förfarande för deras tillverkning
US6285052B1 (en) * 1997-09-26 2001-09-04 Advanced Micro Devices, Inc. Integrated capacitor
US7053465B2 (en) * 2000-11-28 2006-05-30 Texas Instruments Incorporated Semiconductor varactor with reduced parasitic resistance
US6911694B2 (en) * 2001-06-27 2005-06-28 Ricoh Company, Ltd. Semiconductor device and method for fabricating such device
JP2004096065A (ja) 2002-07-08 2004-03-25 Renesas Technology Corp 半導体記憶装置およびその製造方法
JP2004235577A (ja) * 2003-01-31 2004-08-19 Nec Electronics Corp 電圧制御可変容量素子
US20050145924A1 (en) 2004-01-07 2005-07-07 I-Sheng Liu Source/drain adjust implant
TWI296159B (en) * 2004-07-06 2008-04-21 Realtek Semiconductor Corp Mos varactor and method for making the same
US7728362B2 (en) 2006-01-20 2010-06-01 International Business Machines Corporation Creating integrated circuit capacitance from gate array structures
US20080079116A1 (en) * 2006-10-03 2008-04-03 Luo Yuan MOS varactor
US8174071B2 (en) * 2008-05-02 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage LDMOS transistor
US8450827B2 (en) * 2011-01-25 2013-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. MOS varactor structure and methods
US9590119B2 (en) 2012-01-13 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Decoupling capacitor and method of making same
TWI534986B (zh) 2012-12-28 2016-05-21 旺宏電子股份有限公司 高壓 ed nmos 元件嵌入高壓橫向 njfet
US9660110B2 (en) * 2014-09-26 2017-05-23 Qualcomm Incorporated Varactor device with backside contact
KR102451528B1 (ko) * 2014-12-24 2022-10-06 인텔 코포레이션 증가된 튜닝 범위를 갖는 ｃｍｏｓ 버랙터
US9859415B2 (en) * 2015-09-17 2018-01-02 Globalfoundries Singapore Pte. Ltd. High voltage transistor
TWI595653B (zh) * 2016-09-13 2017-08-11 立積電子股份有限公司 用於增加信號振幅範圍的電晶體
TWI634661B (zh) 2017-07-31 2018-09-01 旺宏電子股份有限公司 半導體結構
US10971624B2 (en) * 2018-03-19 2021-04-06 Macronix International Co., Ltd. High-voltage transistor devices with two-step field plate structures

Also Published As

Publication number Publication date
US20230387329A1 (en) 2023-11-30
US20220336683A1 (en) 2022-10-20
US20210083129A1 (en) 2021-03-18
US11901463B2 (en) 2024-02-13
TW202114236A (zh) 2021-04-01
US11515434B2 (en) 2022-11-29

Similar Documents

Publication Publication Date Title
US10699959B2 (en) Integrating metal-insulator-metal capacitors with fabrication of vertical field effect transistors
US8906767B2 (en) Semiconductor device with self-aligned interconnects
US8395217B1 (en) Isolation in CMOSFET devices utilizing buried air bags
US20230387329A1 (en) Method of making decoupling capacitor
US8901624B2 (en) Schottky diodes having metal gate electrodes and methods of formation thereof
US7785974B2 (en) Methods of employing a thin oxide mask for high dose implants
US20170221772A1 (en) System and Method for a Field-Effect Transistor with Dual Vertical Gates
JP6359401B2 (ja) 半導体装置およびその製造方法
US20200279933A1 (en) Interlayer dielectric replacement techniques with protection for source/drain contacts
US9496264B2 (en) Structure and formation method of FinFET device
US10741544B2 (en) Integration of electrostatic discharge protection into vertical fin technology
TWI837322B (zh) 半導體裝置和製造半導體裝置的方法
US11552192B2 (en) High-voltage devices integrated on semiconductor-on-insulator substrate
US11177384B2 (en) Method of forming a semiconductor device
CN110828566B (zh) 半导体结构及其形成方法
CN109461657B (zh) 用于晶体管的基板接点
CN109103202B (zh) 半导体器件及其制造方法
CN110970365A (zh) 半导体器件结构以及形成方法
US20230290638A1 (en) Semiconductor device structure with glue layer and method for forming the same
US11695013B2 (en) Capacitor with an electrode well
US20230411492A1 (en) Structure and formation method of semiconductor device with gate stack
US10658228B2 (en) Semiconductor substrate structure and semiconductor device and methods for forming the same
US20210391435A1 (en) Source /drains in semiconductor devices and methods of forming thereof
CN115527934A (zh) 半导体结构和其形成方法
CN112289844A (zh) 半导体装置结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination