TWI634661B - 半導體結構 - Google Patents

Abstract

一種半導體結構，包括一基板、一第一源極/汲極區、一第二源極/汲極區、一通道摻雜區、和一閘極結構。第一源極/汲極區設置於基板中。第一源極/汲極區包括一第一區和一第二區，第二區位於第一區下。第二源極/汲極區設置於基板中。第二源極/汲極區係與第一源極/汲極區相對設置。通道摻雜區設置於基板中，位於第一源極/汲極區與第二源極/汲極區之間。閘極結構設置於通道摻雜之上。在平行於基板之上表面的一投影面中，第一源極/汲極區的第二區係與閘極結構分離。第一源極/汲極區、第二源極/汲極區、和通道摻雜區具有相同導電類型。

Description

半導體結構

本揭露是關於一種半導體結構，特別是關於一種包括空乏型MOSFET(depletion-type MOSFET)的半導體結構。

電晶體是現代電子裝置之中其中一種最重要的電子元件類別。電晶體可以作為放大器和/或開關等等。其中，金氧半場效電晶體(metal-oxide-semiconductor field-effect transistor,MOSFET)是在數位電路和類比電路二者中皆最為廣泛使用的電晶體。大部分的MOSFET為增強型MOSFET(enhancement-type MOSFET)。其他的為空乏型MOSFET。在增強型MOSFET中，源極和汲極之間的導電通道在通常情況下實質上不存在，並例如藉由施加電壓至閘極而形成。相反的，在空乏型MOSFET中，通道藉由離子植入製程預先形成，而電晶體例如藉由施加電壓而關閉。

本揭露是關於半導體結構，特別是關於其中提供有空乏型MOSFET的半導體結構。

根據一些實施例，一種半導體結構包括一基板、一第一源極/汲極區、一第二源極/汲極區、一通道摻雜區、和一閘極結構。基板具有一上表面。第一源極/汲極區設置於基板之中。第一源極/汲極區包括一第一區和一第二區，第二區位於第一區之下。第二源極/汲極區設置於基板之中。第二源極/汲極區係與第一源極/汲極區相對設置。通道摻雜區設置於基板之中，位於第一源極/汲極區與第二源極/汲極區之間。閘極結構設置於基板之上。閘極結構係設置於通道摻雜區之上。在平行於基板之上表面的一投影面中，第一源極/汲極區的第二區係與閘極結構分離。第一源極/汲極區、第二源極/汲極區、和通道摻雜區具有相同之導電類型。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

100‧‧‧半導體結構

110‧‧‧基板

111‧‧‧上表面

112‧‧‧本徵區

120‧‧‧第一源極/汲極區

121‧‧‧第一區

122‧‧‧第二區

130‧‧‧第二源極/汲極區

131‧‧‧第一區

132‧‧‧第二區

140‧‧‧通道摻雜區

150‧‧‧閘極結構

151‧‧‧閘極電極

152‧‧‧閘極介電質

160‧‧‧第一隔離結構

170‧‧‧第二隔離結構

200‧‧‧半導體結構

220‧‧‧第一源極/汲極區

221‧‧‧第一區

222‧‧‧第二區

223‧‧‧第三區

280‧‧‧第一源極/汲極觸點

290‧‧‧第二源極/汲極觸點

300‧‧‧半導體結構

400‧‧‧半導體結構

1211‧‧‧部分

2211‧‧‧部分

2212‧‧‧部分

A1‧‧‧第一植入範圍

A2‧‧‧第二植入範圍

A1’‧‧‧第一植入範圍

A2’‧‧‧第二植入範圍

D‧‧‧汲極側

D1‧‧‧距離

D2‧‧‧距離

L0‧‧‧線條

L1‧‧‧線條

L2‧‧‧線條

L3‧‧‧線條

L4‧‧‧線條

M1‧‧‧遮罩定義區

M1’‧‧‧遮罩定義區

M2‧‧‧遮罩定義區

M2’‧‧‧遮罩定義區

R1‧‧‧區域

R2‧‧‧區域

S‧‧‧源極側

S1‧‧‧側面

S2‧‧‧側面

T1‧‧‧電晶體

T2‧‧‧電晶體

V1‧‧‧電壓

V2‧‧‧電壓

V3‧‧‧電壓

V4‧‧‧電壓

V5‧‧‧電壓

W‧‧‧寬度

第1A~1C圖繪示根據實施例的一例示性半導體結構以及其形成。

第2A~2C圖繪示根據實施例的一例示性半導體結構以及其形成。

第3圖繪示根據實施例的一例示性半導體結構。

第4圖繪示根據實施例的一例示性半導體結構。

第5圖繪示根據實施例之半導體結構的一電路配置。

第6A~6D圖繪示根據實施例之一例示性半導體結構及其之對照性半導體結構的結構和特性。

以下將配合所附圖式對於各種實施例進行更詳細的說明。一般的情況下，只會敘述個別實施例的差異之處。為了便於理解，在可能的情況下，係使用相同的符號來指示圖式中共通的相同元件。此外，為了圖面的清楚，在一些圖式中可能省略一些元件符號和/或元件。用於描述空間關係的用詞，例如「之上」、「之下」、或「相鄰」等等，除非在敘述中使用「直接」加以描述，否則可囊括直接接觸和非直接接觸二種情況。可以預期的是，一實施例中的元件和特徵，可以被有利地納入於另一實施例中，而未作進一步的記載。

第1A-1C圖繪示根據實施例的一例示性半導體結構以及其形成。如第1A圖所示，半導體結構100包括一基板110、一第一源極/汲極區120、一第二源極/汲極區130、一通道摻雜區140、和一閘極結構150。基板110具有一上表面111。第一源極/汲極區120設置於基板110之中。第一源極/汲極區120包括一第一區121和一第二區122，第二區122位於第一區121之下。第二源極/汲極區130設置於基板110之中。第二源極/汲極區130係與第一源極/汲極區120相對設置。通道摻雜區140設置於基板110之中，位於第一源極/汲極區120與第二源極/汲極區130之間。閘極結構150設置於基板110之上。更具體地說，閘極結構150係設置 於通道摻雜區140之上。在平行於基板110之上表面111的一投影面(例如上表面111本身)中，第一源極/汲極區120的第二區122係與閘極結構150分離。第一源極/汲極區120、第二源極/汲極區130、和通道摻雜區140具有相同之導電類型。

請參照第1B和1C圖，第一源極/汲極區120、第二源極/汲極區130、和通道摻雜區140可藉由離子植入製程形成。基板110可包括一本徵區112，其既非n型也非p型，且能夠由本徵矽(intrinsic silicon)形成。在一些實施例中，基板110具有高低起伏的上表面，而所述上表面111為基板110之中一區域的平坦上表面，特別是基板110的本徵區112之中一區域的平坦上表面。第一源極/汲極區120、第二源極/汲極區130、通道摻雜區140、和閘極結構150可形成在這樣的一本徵區112中。可先形成閘極結構150。接著，能夠植入一或多種適合的摻雜物至本徵區112中，以形成第一源極/汲極區120、第二源極/汲極區130、和通道摻雜區140。

在一些實施例中，第一源極/汲極區120、第二源極/汲極區130、和通道摻雜區140的該相同之導電類型為n型。在這樣的案例中，能夠藉由二個離子植入製程，植入適合的摻雜物如砷(As)等等至本徵區112中，以形成根據實施例的第一源極/汲極區120、第二源極/汲極區130、和通道摻雜區140。在一個離子植入製程中，摻雜物係植入至以左上-右下斜線所指示的第一植入範圍A1。在另一個離子植入製程中，摻雜物係植入至以右上-左下斜 線所指示的第二植入範圍A2。二個離子植入製程可使用相同之摻雜物。或者，可使用不同之摻雜物。二個離子植入製程的摻雜濃度可以相同。或者，摻雜濃度可以不同，但落在相同的數量級中。第1C圖示出用於形成第二植入範圍A2的遮罩定義區M1和M2。根據一些實施例，遮罩定義區，例如遮罩定義區M1和M2，可稍微大於預定的摻雜區，以提供製程容限(process window)，如第1C圖所示。遮罩定義區M1對應於第一源極/汲極區120。遮罩定義區M2對應於第二源極/汲極區130。在如上所述的一投影面中，如第1C圖所示，遮罩定義區M1係以一距離D1與閘極結構150分離。在另一些實施例中，第一源極/汲極區120、第二源極/汲極區130、和通道摻雜區140的該相同之導電類型為p型。在一些實施例中，第一源極/汲極區120為汲極區，第二源極/汲極區130為源極區。在另一些實施例中，第一源極/汲極區120為源極區，第二源極/汲極區130為汲極區。

在藉由如上所述之二個離子植入製程所形成的第一源極/汲極區120中，由於閘極結構150的阻擋效果，第一區121具有對齊閘極結構150的一側面S1。整個第一區121經歷了對應於第一植入範圍A1的離子植入製程。第一區121的一部分1211更經歷了對應於第二植入範圍A2的離子植入製程。因此，第一區121之中至少該部分1211具有一總摻雜濃度，該總摻雜濃度大於第二區122的一摻雜濃度。第一源極/汲極區120和第二源極/汲極區130可具有相同之寬度W。在所述投影面中，只經歷了對應於第二 植入範圍A2的離子植入製程之第一源極/汲極區120的第二區122，能夠因遮罩定義區M1的定義而以距離D1與閘極結構150分離。距離D1小於第一源極/汲極區120或第二源極/汲極區130的寬度W。藉由如上所述之二個離子植入製程所形成的第二源極/汲極區130，包括一第一區131和一第二區132，第二區132位於第一區131之下。第一區131經歷了二個離子植入製程，而第二區132只經歷了對應於第二植入範圍A2的離子植入製程。因此，第一區131具有一總摻雜濃度，該總摻雜濃度大於第二區132的一摻雜濃度。通道摻雜區140只經歷了對應於第一植入範圍A1的離子植入製程。

閘極結構150可包括一閘極電極151和一閘極介電質152。閘極介電質152設置於閘極電極151之下，以隔離閘極電極151與通道摻雜區140。

半導體結構100可更包括一第一隔離結構160和一第二隔離結構170。第一隔離結構160設置於基板110之中。第二隔離結構170設置於基板110之中。第二隔離結構170係與第一隔離結構160相對設置。第一源極/汲極區120、第二源極/汲極區130、和通道摻雜區140係設置於第一隔離結構160與第二隔離結構170之間。舉例來說，第一隔離結構160和第二隔離結構170可為但不限於是淺溝槽隔離結構。

如上所述的元件可用於構成電晶體。更具體地說，半導體結構100可包括一空乏型MOSFET，該空乏型MOSFET包 括第一源極/汲極區120、第二源極/汲極區130、通道摻雜區140、和閘極結構150。該空乏型MOSFET可具有負的臨界電壓(V_T<0)，其由通道摻雜區140所提供。由於不需要額外的離子植入製程來形成這樣的一經改良之空乏型MOSFET，該空乏型MOSFET能夠與其他典型的MOSFET以相同之製程形成，包括典型的空乏型MOSFET和增強型MOSFET。

在一些案例中，由於離子植入製程中的對準偏差或其他原因，被設計成用於第二源極/汲極區130的遮罩定義區M2可能跨越閘極結構150。然而，在此敘述的實施例允許這樣的案例。

一個這樣的案例，亦即半導體結構200，係繪示於第2A~2C圖。如第2C圖所示，對應於第二源極/汲極區130的遮罩定義區M2’跨越閘極結構150。從而，如第2A和2B圖所示，額外的一第三區223係以遮罩定義區M2’藉由對應於第二植入範圍A2’的離子植入製程形成於第一源極/汲極區220之中。因此，第一源極/汲極區220包括一第一區221和一第二區222，且更包括一第三區223，第三區223位於第一區221之下。第三區223係與以遮罩定義區M1’形成之第二區222分離。第三區223具有對齊閘極結構150的一側面S2。在平行於基板110之上表面111的投影面中，遮罩定義區M1’係以一距離D2與遮罩定義區M1’分離。從而，第二區222能夠以距離D2與第三區223分離。距離D2小於第一源極/汲極區220或第二源極/汲極區130的寬度W。在第一源極/汲極區220的第一區221中，一部分2211經歷了對應於第一植入範圍 A1’的離子植入製程和由遮罩定義區M1’定義之對應於第二植入範圍A2’的離子植入製程，而一部分2212經歷了對應於第一植入範圍A1’的離子植入製程和由遮罩定義區M2’定義之對應於第二植入範圍A2’的離子植入製程。因此，第一區221之中至少該部分2211和該部分2212具有一總摻雜濃度，該總摻雜濃度大於第二區222的一摻雜濃度和第三區223的一摻雜濃度。第二區222的該摻雜濃度能夠等於第三區223的該摻雜濃度。

第3和4圖繪示根據實施例的例示性半導體結構300和400，其分別類似於半導體結構100和200，但更包括一第一源極/汲極觸點280和一第二源極/汲極觸點290。第一源極/汲極觸點280設置於第一源極/汲極區120/220之中。第一源極/汲極觸點280的一摻雜濃度大於第一源極/汲極區120/220的一摻雜濃度，例如是在不同的數量級。第二源極/汲極觸點290設置於第二源極/汲極區130之中。第二源極/汲極觸點290的一摻雜濃度大於第二源極/汲極區130的一摻雜濃度，例如是在不同的數量級。第一源極/汲極觸點280和第二源極/汲極觸點290具有與第一源極/汲極區120/220、第二源極/汲極區130、和通道摻雜區140相同之導電類型。

根據一些實施例，半導體結構可為記憶結構，其具有一記憶胞區和一周邊區。半導體結構可包括一字元線，該字元線耦接至設置在記憶胞區中的記憶胞，例如反及(NAND)記憶胞。半導體結構可更包括一開關，該開關耦接至字元線，以控制 傳送至字元線的訊號。在一些實施例中，該開關設置於記憶胞區之中。具有如上所述之結構的空乏型MOSFET，可用於形成該開關。

第5圖示出半導體結構的一電路配置。開關包括二個電晶體T1和T2。電晶體T1可具有參照第1~4圖中任何一者所描述的結構、或在本揭露之範圍內的其他適合之結構，其中第一源極/汲極區120/220、第二源極/汲極區130、和通道摻雜區140之導電類型為n型，第一源極/汲極區為汲極區，第二源極/汲極區為源極區。也就是說，電晶體T1為根據實施例的空乏型NMOSFET。電晶體T2可為增強型PMOSFET。

舉例來說，可提供一寫入訊號，例如28V的電壓V1，並將其傳送至電晶體T1的汲極。其通過通常開啟的電晶體T1。如此一來，28V的電壓V3從電晶體T1的源極傳送至電晶體T2。當想要將寫入訊號提供至字元線(WL)時，開啟電晶體T2，例如是藉由施加0V的電壓V2至其閘極。因此，28V的電壓V4(亦即寫入訊號)能夠被提供至字元線。由於電路設計，該電壓訊號也會傳送至電晶體T1的閘極。因此，28V的電壓V5施加至電晶體T1的閘極，並維持電晶體T1的開啟狀態。當不想要將寫入訊號提供至字元線時，關閉電晶體T2，例如是藉由施加3.3V的電壓V2至閘極。如此一來，0V的電壓V4被提供至字元線，且0V的電壓V5被提供電晶體T1的閘極。0V的電壓V5將使得可具有-2.5V之臨界電壓的電晶體T1關閉。當到達平衡狀態時，電壓V3可能約為3V。

對於此一電路設計中的電晶體T1來說，當不想要將寫入訊號提供至字元線時，大的壓差存在於閘極和汲極之間。因此，希望閘極和汲極之間有較大的崩潰電壓。在以上的範例中，崩潰電壓應大於28V，例如等於或大於約30V。相反地，在二種情況中，這樣的大的壓差都不會存在於閘極和源極之間。因此，大的崩潰電壓對於閘極和源極之間並非必須。

在根據實施例的半導體結構中，由於第二區122/222與閘極結構150分離，接近閘極結構150處的總摻雜濃度係降低。在汲極側(120/220)靠近閘極結構150處之，較低的摻雜濃度係有利於抑制閘極輔助崩潰(亦即提高閘極輔助崩潰電壓)。因此，能夠獲得較高的崩潰電壓。此外，由於第二區132並未與閘極結構150分離，因而能夠保持會受到源極側之基板效應(body effect)影響的臨界電壓。這有利於使用在上述電路設計中，通常應該開啟的電晶體T1。

第6A~6D圖繪示根據實施例之一例示性半導體結構及其之對照性半導體結構的結構和特性。第6A圖示出與半導體結構100相同之不對稱結構，其中，汲極側D的型態與源極側S的型態不同。在此一例示性半導體結構中，距離D1為0.4μm。第6B圖示出對照性半導體結構，其中，汲極側D的型態與源極側S的型態相同。第6C圖示出對應於第6A和6B圖之中區域R1和R2的接面輪廓(junction profile)的模擬結果，其中，線條L0對應於閘極結構，線條L1對應於例示性半導體結構，線條L2對應於對照性半導 體結構。能夠從第6C圖看出，在例示性半導體結構之汲極側D的接面輪廓的深度，相較於對照性半導體結構來得減小，特別是在接近閘極結構處。第6D示出對應於第6A和6B圖的汲極電流(I_d)-汲極電壓(V_d)曲線的模擬結果，其中，線條L3對應於例示性半導體結構，線條L4對應於對照性半導體結構。能夠從第6D圖看出，例示性半導體結構具有高於對照性半導體結構的崩潰電壓。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (9)

1. 一種半導體結構，包括：一基板，具有一上表面；一第一源極/汲極區，設置於該基板之中，該第一源極/汲極區包括一第一區和一第二區，該第二區位於該第一區之下；一第二源極/汲極區，設置於該基板之中，其中，該第二源極/汲極區係與該第一源極/汲極區相對設置；一通道摻雜區，設置於該基板之中，位於該第一源極/汲極區與該第二源極/汲極區之間；以及一閘極結構，設置於該基板之上，其中，該閘極結構係設置於該通道摻雜區之上；其中，在平行於該基板之該上表面的一投影面中，該第一源極/汲極區的該第二區係與該閘極結構分離；且其中，該第一源極/汲極區、該第二源極/汲極區、和該通道摻雜區具有相同之導電類型；其中，該第一源極/汲極區的該第一區之中至少一部分具有一總摻雜濃度，該總摻雜濃度大於該第一源極/汲極區的該第二區的一摻雜濃度。
2. 如申請專利範圍第1項所述之半導體結構，其中，在平行於該基板之該上表面的該投影面中，該第一源極/汲極區的該第二區係以一距離與該閘極結構分離，該距離小於該第一源極/汲極區或該第二源極/汲極區的一寬度。
3. 如申請專利範圍第1項所述之半導體結構，其中，該第一源極/汲極區更包括一第三區，該第三區位於該第一區之下，該第三區係與該第二區分離。
4. 如申請專利範圍第3項所述之半導體結構，其中，該總摻雜濃度大於該第三區的一摻雜濃度。
5. 如申請專利範圍第3項所述之半導體結構，其中，在平行於該基板之該上表面的該投影面中，該第二區係以一距離與該第三區分離，該距離小於該第一源極/汲極區或該第二源極/汲極區的一寬度。
6. 如申請專利範圍第1項所述之半導體結構，更包括：一第一源極/汲極觸點，設置於該第一源極/汲極區之中，其中，該第一源極/汲極觸點的一摻雜濃度大於該第一源極/汲極區的一摻雜濃度；以及一第二源極/汲極觸點，設置於該第二源極/汲極區之中，其中，該第二源極/汲極觸點的一摻雜濃度大於該第二源極/汲極區的一摻雜濃度；其中，該第一源極/汲極觸點和該第二源極/汲極觸點具有與該第一源極/汲極區、該第二源極/汲極區、和該通道摻雜區相同之導電類型。
7. 如申請專利範圍第1項所述之半導體結構，包括一空乏型MOSFET，該空乏型MOSFET包括該第一源極/汲極區、該第二源極/汲極區、該通道摻雜區、和該閘極結構。
8. 如申請專利範圍第7項所述之半導體結構，其中，該空乏型MOSFET具有負的臨界電壓。
9. 如申請專利範圍第7項所述之半導體結構，具有一記憶胞區和一周邊區，其中，該半導體結構包括：一字元線，耦接至設置於該記憶胞區之中的記憶胞；以及一開關，耦接至該字元線，該開關包括該空乏型MOSFET。