TWI595542B

TWI595542B - 半導體結構

Info

Publication number: TWI595542B
Application number: TW105140689A
Authority: TW
Inventors: 陳永翔; 張耀文; 劉注雍; 楊怡箴; 張馨文
Original assignee: 旺宏電子股份有限公司
Priority date: 2016-12-08
Filing date: 2016-12-08
Publication date: 2017-08-11
Also published as: TW201822261A

Description

半導體結構

本揭露是關於一種半導體結構，特別是關於一種包括空乏型MOSFET(depletion-type MOSFET)的半導體結構。

電晶體是現代電子裝置中最重要的電子元件的其中一種類別。電晶體可以作為放大器和/或開關等等。其中，金氧半場效電晶體(metal-oxide-semiconductor field-effect transistor, MOSFET)是在數位電路和類比電路二者中皆最為廣泛使用的電晶體。大部分的MOSFET為增強型MOSFET(enhancement-type MOSFET)。其他的為空乏型MOSFET。在增強型MOSFET中，源極和汲極之間的導電通道在通常情況下實質上不存在，並例如藉由施加電壓至閘極而形成。相反的，在空乏型MOSFET中，通道藉由離子植入預先形成，而電晶體例如藉由施加電壓而關閉。

本揭露是關於半導體結構，特別是關於其中提供有空乏型MOSFET的半導體結構。

根據一些實施例，一種半導體結構包括一第一源極/汲極區、一第二源極/汲極區、一通道摻雜區、一閘極結構、一第一井、和一第二井。第一源極/汲極區具有一第一導電類型。第二源極/汲極區與第一源極/汲極區相對設置。第二源極/汲極區具有第一導電類型。通道摻雜區設置在第一源極/汲極區和第二源極/汲極區之間。通道摻雜區具有第一導電類型。閘極結構設置在通道摻雜區上。第一井具有設置在第一源極/汲極區下的一第一部分。第一井具有不同於第一導電類型的一第二導電類型。第二井與第一井相對設置，並與第二源極/汲極區分離。第二井具有第二導電類型。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

以下將配合所附圖式對於各種實施例進行更詳細的說明。通常，只會敘述個別實施例的差異之處。為了便於理解，在可能的情況下，係使用相同的符號來指示同樣的元件。用於描述空間關係的用詞，例如「上」、「下」、或「相鄰」等等，除非在敘述中使用「直接」加以描述，否則可囊括直接接觸和非直接接觸二種情況。可以預期的是，一實施例中的元件和特徵，可以被有利地納入於另一實施例中，而未再加以闡述。

請參照第1圖，其繪示根據一實施例的半導體結構100。第1圖中特別是繪示出了電晶體的結構。半導體結構100包括一第一源極/汲極區110、一第二源極/汲極區120、一通道摻雜區130、一閘極結構140、一第一井150、和一第二井160。第二源極/汲極區120與第一源極/汲極區110相對設置。舉例來說，第一源極/汲極區110可為汲極區，第二源極/汲極區120可為源極區。或者，第一源極/汲極區110可為源極區，第二源極/汲極區120可為汲極區。通道摻雜區130設置在第一源極/汲極區110和第二源極/汲極區120之間。閘極結構140設置在通道摻雜區130上。第一井150具有設置在第一源極/汲極區110下的一第一部分151。第二井160與第一井150相對設置，並與第二源極/汲極區120分離。第一源極/汲極區110、第二源極/汲極區120、和通道摻雜區130具有一第一導電類型。第一井150和第二井160具有不同於第一導電類型的一第二導電類型。舉例來說，第一導電類型可為n型，第二導電類型可為p型。或者，第一導電類型可為p型，第二導電類型可為n型。

更具體地說，半導體結構100可更包括一第一隔離結構170和一第二隔離結構180。舉例來說，第一隔離結構170和第二隔離結構180可為設置在半導體結構100的一基板中的淺溝槽隔離結構。第二隔離結構180與第一隔離結構170相對設置。第一源極/汲極區110、第二源極/汲極區120、和通道摻雜區130係設置在第一隔離結構170和第二隔離結構180之間，其中第一源極/汲極區110位在接近第一隔離結構170處，第二源極/汲極區120位在接近第二隔離結構180處。第一井150可具有設置在第一隔離結構170下的一第二部分152。第二井160設置在第二隔離結構180下。

半導體結構100可更包括一本質區190，其既非n型也非p型。本質區190可為半導體結構100的一矽基板的一部分，其在離子植入製程(例如將於之後的段落敘述者)之後仍維持本質(intrinsic)狀態。第一源極/汲極區110、第二源極/汲極區120、通道摻雜區130、第一井150、第二井160、第一隔離結構170、和第二隔離結構180係設置在本質區190中。第一源極/汲極區110、第二源極/汲極區120、通道摻雜區130、第一井150、第二井160、和第二隔離結構180直接接觸本質區190。

第一源極/汲極區110、第二源極/汲極區120、和通道摻雜區130可藉由使用例如n型摻雜物(像是As等等)的二個離子植入步驟來形成。在其中一個離子植入步驟中，摻雜物係植入至第一植入範圍A1(由左上-右下的斜線所指示)。在另一個離子植入步驟中，摻雜物係植入至第二植入範圍A2(由右上-左下的斜線所指示)。用於二個離子植入步驟的摻雜物可以相同或不同，其摻雜濃度也可以相同或不同。在本實施例中，第一源極/汲極區110只由對應第一植入範圍A1的離子植入步驟形成。通道摻雜區130只由對應第二植入範圍A2的離子植入步驟形成。然而，第一植入範圍A1和第二植入範圍A2在第二源極/汲極區120處重疊。由此形成的第二源極/汲極區120可包括一第一區121和一第二區122，其中第一區121位在第二區122上，第一區121的一摻雜濃度大於第二區122的一摻雜濃度。此外，第二植入範圍A2可與第二隔離結構180重疊。因此，第二源極/汲極區120可凸出進入第二隔離結構180。更具體地說，第二源極/汲極區120的一第三區123凸出進入第二隔離結構180，如第1圖所示，其中第三區123相鄰於第一區121，第一區121的摻雜濃度大於第三區123的一摻雜濃度。第一區121、第二區122、和第三區123的摻雜濃度可落在相同的數量級。

第一井150和第二井160可藉由使用例如p型摻雜物的離子植入步驟來形成。在此一植入步驟中，摻雜物係植入至第三植入範圍A3。由此形成的第一井150可具有直接接觸第一源極/汲極區110的第一部分151。在本實施例中，第一源極/汲極區110的一厚度t ₁₁等於第一井150的第一部分151的一厚度t ₁₂。如此一來，從第一源極/汲極區110至第一井150的第一部分151形成連續的側邊。第二井160可完全暴露出第二源極/汲極區120。此外，在平行於基板上表面的一投影面中，第二源極/汲極區120和第二井160彼此並未重疊。

如上所述的元件可用於構成電晶體。更具體地說，半導體結構100可包括一空乏型MOSFET，其包括第一源極/汲極區110、第二源極/汲極區120、通道摻雜區130、閘極結構140、和第一井150。該空乏型MOSFET可具有負的臨界電壓(VT＜0)，其由通道摻雜區130所提供。

現在請參照第2圖，其繪示根據另一實施例的半導體結構200。半導體結構200不同於半導體結構100的地方在於，半導體結構200具有一較大的第三植入範圍A3’。由此形成的第一井250具有一較厚的第一部分251。因此，第一井250的第一部分251的一厚度t ₂₂大於第一源極/汲極區110的一厚度t ₁₁。第一源極/汲極區110可被第一井250的第一部分251圍繞，並與本質區190分離。

請參照第3圖，其繪示根據另一實施例的半導體結構300。半導體結構300不同於半導體結構100的地方在於，半導體結構300具有一較小的第三植入範圍A3”。由此形成的第一井350具有一較薄的第一部分351。因此，第一源極/汲極區110的一厚度t ₁₁大於第一井350的第一部分351的一厚度t ₃₂。第一井350的第一部分351可暴露出第一源極/汲極區110的下表面的一部分。

請參照第4圖，其繪示根據又一實施例的半導體結構400。半導體結構400不同於半導體結構100的地方在於，半導體結構400具有一較大的第一植入範圍A1’，其在第一源極/汲極區210處與第二植入範圍A2重疊，因此，第一源極/汲極區210包括一第一區211和一第二區212，其中第一區211位在第二區212的一上部並直接接觸通道摻雜區130，第一區211的一摻雜濃度大於第二區212的一摻雜濃度。

請參照第5圖，其繪示根據另一實施例的半導體結構500。半導體結構500不同於半導體結構100的地方在於，半導體結構500具有一較小的第一植入範圍A1”。由此形成的通道摻雜區230與第一源極/汲極區110分離。

第6圖~第10圖繪示分別類似於半導體結構100、200、300、400、和500的半導體結構600、700、800、900、和1000，但更包括一第一源極/汲極觸點215和一第二源極/汲極觸點225。第一源極/汲極觸點215設置在第一源極/汲極區110/210中。第一源極/汲極觸點215具有第一導電類型。第一源極/汲極觸點215的一摻雜濃度大於第一源極/汲極區110/210的一摻雜濃度。第二源極/汲極觸點225設置在第二源極/汲極區120中。第二源極/汲極觸點225具有第一導電類型。第二源極/汲極觸點225的一摻雜濃度大於第二源極/汲極區120的一摻雜濃度。第一源極/汲極觸點215和第二源極/汲極觸點225的摻雜濃度、與第一源極/汲極區110/210和第二源極/汲極區120的摻雜濃度可落在不同的數量級。

根據一些實施例，半導體結構可具有一記憶胞區和一周邊區。半導體結構可包括一字元線，其耦接至設置在記憶胞區中的記憶胞。半導體結構可更包括一開關，其設置在記憶胞區中，並耦接至字元線，以控制傳送至字元線的訊號。具有如上所述的結構的一空乏型MOSFET，可用於形成該開關。第11圖繪示根據一實施例的半導體結構的電路配置。開關包括二個電晶體T1和T2。電晶體T1可具有參照第1圖~第10圖中任何一者所描述的結構，其中第一導電類型為n型，第二導電類型為p型，第一源極/汲極區為汲極區，第二源極/汲極區為源極區。也就是說，電晶體T1為根據實施例的空乏型NMOSFET。電晶體T2可為增強型PMOSFET。

舉例來說，可提供一寫入訊號，例如28V的電壓V1，並將其傳送至電晶體T1的汲極。其通過通常開啟的電晶體T1。如此一來，28V的電壓V3從電晶體T1的源極傳送至電晶體T2。當想要將寫入訊號提供至字元線(WL)時，開啟電晶體T2，例如是藉由施加0V的電壓V2至其閘極。因此，28V的電壓V4(亦即寫入訊號)能夠被提供至字元線。由於電路設計，該電壓訊號也會傳送至電晶體T1的閘極。因此，28V的電壓V5施加至電晶體T1的閘極，並維持電晶體T1的開啟狀態。當不想要將寫入訊號提供至字元線時，關閉電晶體T2，例如是藉由施加3.3V的電壓V2至閘極。如此一來，0V的電壓V4被提供至字元線，且0V的電壓V5被提供電晶體T1的閘極。0V的電壓V5將使得可具有-2.5V的臨界電壓的電晶體T1關閉。當到達平衡狀態時，電壓V3可能約為3V。

對於此一電路設計中的電晶體T1來說，當不想要將寫入訊號提供至字元線時，大的壓差存在於閘極和汲極之間。因此，期望閘極和汲極之間有較大的崩潰電壓。在以上的範例中，崩潰電壓應大於28V，例如等於或大於約30V。相反地，在二種情況中，大的壓差皆不會存在於閘極和源極之間。因此，大的崩潰電壓對於閘極和源極之間並非必須。

在根據實施例的半導體結構中，由於導電類型不同於第一源極/汲極區110/210的第一井150/250/350設置在第一源極/汲極區110/210下，接近閘極處的相對摻雜濃度因為補償效果而下降。此外，在其中一些實施例中，第一植入範圍A1/A1”並不延伸進入第一源極/汲極區110。這有利於進一步地降低汲極側在接近閘極處的摻雜濃度。因此，能夠抑制閘極輔助崩潰，因而能夠得到較高的崩潰電壓。

而在源極側，導電類型不同於第二源極/汲極區120的第二井160並不朝向第二源極/汲極區120延伸。因此，臨界電壓將不會嚴重地被基板效應(body effect)影響。這有利於使用於上述電路設計中，通常應該開啟的電晶體T1。

第12A~12F圖示出根據實施例的半導體結構和比較用的半導體結構的特徵。第12A圖繪示與半導體結構100相同的結構，其為不對稱的結構。亦即，汲極側D的型態與源極側S的型態不同。第12B圖繪示比較用的半導體結構，其中汲極側D的型態與源極側S的型態相同。第12C和12D圖示出分別對應第12A和12B圖結構的相對摻雜濃度輪廓的模擬結果。可以看出，根據實施例的半導體結構具有不對稱的相對摻雜濃度輪廓(以虛線表示)。根據實施例的半導體結構在汲極側D具有相較於源極側S較低的相對摻雜濃度。由於在汲極側D較低的相對摻雜濃度，能夠得到較高的崩潰電壓。第12E和12F圖示出分別對應第12A和12B圖結構的汲極電流(Id)-汲極電壓(Vd)曲線。如第12F圖所示，在比較用的半導體結構中，於在約30V處的接面崩潰發生前，在約26V處發生閘極輔助崩潰。而在根據實施例的半導體結構中，如第12E圖所示，並未觀察到閘極輔助崩潰，得到較高的崩潰電壓。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200、300、400、500、600、700、800、900、1000‧‧‧半導體結構
110、210‧‧‧第一源極/汲極區
211‧‧‧第一區
212‧‧‧第二區
120‧‧‧第二源極/汲極區
121‧‧‧第一區
122‧‧‧第二區
123‧‧‧第三區
130、230‧‧‧通道摻雜區
140‧‧‧閘極結構
150、250、350‧‧‧第一井
151、251、351‧‧‧第一部分
152‧‧‧第二部分
160‧‧‧第二井
170‧‧‧第一隔離結構
180‧‧‧第二隔離結構
190‧‧‧本質區
215‧‧‧第一源極/汲極觸點
225‧‧‧第二源極/汲極觸點
A1、A1’、A1”‧‧‧第一植入範圍
A2‧‧‧第二植入範圍
A3、A3’、A3”‧‧‧第三植入範圍
D‧‧‧汲極側
S‧‧‧源極側
t₁₁‧‧‧厚度
t₁₂、t₂₂、t₃₂‧‧‧厚度
T1‧‧‧電晶體
T2‧‧‧電晶體
V1、V2、V3、V4、V5‧‧‧電壓

第1圖為根據一實施例的半導體結構的示意圖。第2圖為根據一實施例的半導體結構的示意圖。第3圖為根據一實施例的半導體結構的示意圖。第4圖為根據一實施例的半導體結構的示意圖。第5圖為根據一實施例的半導體結構的示意圖。第6圖為根據一實施例的半導體結構的示意圖。第7圖為根據一實施例的半導體結構的示意圖。第8圖為根據一實施例的半導體結構的示意圖。第9圖為根據一實施例的半導體結構的示意圖。第10圖為根據一實施例的半導體結構的示意圖。第11圖為根據一實施例的半導體結構的電路配置的示意圖。第12A~12F圖為根據一實施例的半導體結構和比較用的半導體結構的結構和特徵的示意圖。

100‧‧‧半導體結構

110‧‧‧第一源極/汲極區

120‧‧‧第二源極/汲極區

121‧‧‧第一區

122‧‧‧第二區

123‧‧‧第三區

130‧‧‧通道摻雜區

140‧‧‧閘極結構

150‧‧‧第一井

151‧‧‧第一部分

152‧‧‧第二部分

160‧‧‧第二井

170‧‧‧第一隔離結構

180‧‧‧第二隔離結構

190‧‧‧本質區

A1、‧‧‧第一植入範圍

A2‧‧‧第二植入範圍

A3‧‧‧第三植入範圍

t₁₁‧‧‧厚度

t₁₂‧‧‧厚度

Claims

一種半導體結構，包括：一第一源極/汲極區，具有一第一導電類型；一第二源極/汲極區，與該第一源極/汲極區相對設置，該第二源極/汲極區具有該第一導電類型；一通道摻雜區，設置在該第一源極/汲極區和該第二源極/汲極區之間，該通道摻雜區具有該第一導電類型；一閘極結構，設置在該通道摻雜區上；一第一井，具有設置在該第一源極/汲極區下的一第一部分，該第一井具有不同於該第一導電類型的一第二導電類型；以及一第二井，與該第一井相對設置，並與該第二源極/汲極區分離，該第二井具有該第二導電類型。
如申請專利範圍第1項所述之半導體結構，更包括：一第一隔離結構；以及一第二隔離結構，與該第一隔離結構相對設置；其中該第一源極/汲極區、該第二源極/汲極區、和該通道摻雜區係設置在該第一隔離結構和該第二隔離結構之間，該第一井具有設置在該第一隔離結構下的一第二部分，該第二井設置在該第二隔離結構下。
如申請專利範圍第1項所述之半導體結構，其中該第一井的該第一部分直接接觸該第一源極/汲極區。
如申請專利範圍第1項所述之半導體結構，其中該第二井完全暴露出該第二源極/汲極區。
如申請專利範圍第1項所述之半導體結構，其中該第二源極/汲極區包括一第一區和一第二區，該第一區位在該第二區上，該第一區的一摻雜濃度大於該第二區的一摻雜濃度。
如申請專利範圍第1項所述之半導體結構，更包括：一第一源極/汲極觸點，設置在該第一源極/汲極區中，該第一源極/汲極觸點具有該第一導電類型，其中該第一源極/汲極觸點的一摻雜濃度大於該第一源極/汲極區的一摻雜濃度；以及一第二源極/汲極觸點，設置在該第二源極/汲極區中，該第二源極/汲極觸點具有該第一導電類型，其中該第二源極/汲極觸點的一摻雜濃度大於該第二源極/汲極區的一摻雜濃度。
如申請專利範圍第1項所述之半導體結構，更包括：一本質區，其中該第一源極/汲極區、該第二源極/汲極區、該通道摻雜區、該第一井、和該第二井係設置在該本質區中並直接接觸該本質區。
如申請專利範圍第1項所述之半導體結構，包括一空乏型MOSFET，該空乏型MOSFET包括該第一源極/汲極區、該第二源極/汲極區、該通道摻雜區、該閘極結構、和該第一井。
如申請專利範圍第8項所述之半導體結構，其中該空乏型MOSFET具有負的臨界電壓。
如申請專利範圍第8項所述之半導體結構，具有一記憶胞區和一周邊區，其中該半導體結構包括：一字元線，耦接至設置在該記憶胞區中的記憶胞；以及一開關，設置在該記憶胞區中，該開關耦接至該字元線，該開關包括該空乏型MOSFET。