JP6255602B2 - 薄膜トランジスタ及びその製造方法並びそれを用いた表示装置 - Google Patents
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Description
少なくとも前記第1の半導体層の幅方向の辺端部はテーパー状に形成されており、
前記第1の半導体層は、当該第1の半導体層の幅方向の辺縁部に沿って形成されると共に、前記第1の半導体層の幅方向に前記第1のチャネル領域を介して対向配置される第1領域を有し、前記第1領域は前記第1のチャネル領域の単位面積当たりのイオン個数よりも多いイオン個数の前記第1の不純物イオンが注入されてなり、
前記第2のチャネル領域は、前記第1の不純物イオンと前記第2の不純物イオンとが共に注入されてなると共に、前記第2の不純物イオンが前記第1の不純物イオンよりも単位面積当たりのイオン個数が多く注入されてなり、
前記第2の半導体層における前記第1の不純物イオンの単位面積当たりのイオン個数は、前記第1領域における前記第1の不純物イオンの単位面積当たりのイオン個数と略同数であることを特徴とする薄膜トランジスタである。
少なくとも前記駆動回路は、前述する(1)に記載の第1の薄膜トランジスタと第2の薄膜トランジスタとが直列接続されてなるCMOS構成の回路で形成される表示装置である。
前記絶縁基板の表面に、島状の第1の半導体層と島状の第2の半導体層とを形成する工程と、
表面が露出される前記第1の半導体層と前記第2の半導体層とに第1の不純物イオンを注入する工程と、
前記第1の半導体層の形状に沿い、その表面を覆う第3のレジスト膜を形成し、前記第3のレジスト膜をマスクとして前記第2の半導体層に第2の不純物イオンを注入する工程と、
前記第3のレジスト膜の幅方向の辺縁部をアッシングし当該第3のレジスト膜の幅を後退させ、前記第1の半導体層の幅方向の辺縁部が露出される第4のレジスト膜を形成し、前記第4のレジスト膜をマスクとして、前記第1の半導体層の辺縁部及び前記第2の半導体層に前記第1の不純物イオンを注入する工程と、を有し、
前記第2の半導体層に注入された前記第1の不純物イオンよりも前記第2の不純物イオンの単位面積当たりのイオン個数が多い薄膜トランジスタの製造方法である。
図1は本発明の実施形態1の薄膜トランジスタの概略構成を説明するための図であり、特に、図1(a)は実施形態1の薄膜トランジスタの上面図、図1(b)は図1(a)に示すA−A’線での断面図であり、以下、図1(a)(b)に基づいて、実施形態1の薄膜トランジスタの概略構成を説明する。なお、n型薄膜トランジスタ(nMOS)とp型薄膜トランジスタ(pMOS)の構造は、チャネル長及びチャネル幅並びに半導体層に注入(イオン注入,イオン打ち込み)される不純物を除く他の構成は同じ構成となる。従って、図1において、n型薄膜トランジスタについて説明する。また、図1(a)(b)に示す薄膜トランジスタにおいては、半導体層の下層側に配置・形成される周知の絶縁基板や絶縁膜(下地層)及びゲート電極層の上層に形成される絶縁膜(保護層)については、省略する。また、実施形態1の薄膜トランジスタにおいては、半導体層PSがポリシリコンで形成される場合について説明するが、例えば、周知の微結晶シリコン等で形成される場合にも適用可能である。
まず、図示しない絶縁基板上に周知のアモルファスシリコン薄膜層を形成した後に、レーザー照射等の周知の加熱処理を行うことにより、所定領域(島状の半導体層領域)のアモルファスシリコンをポリシリコン化してポリシリコン薄膜層を形成する。次に、周知のエッチングマスクを絶縁基板の表面に形成した後に、エッチング処理によりアモルファスシリコン薄膜層をエッチングし、エッチングマスクを除去する。これにより、図3(a)に示すように、n型薄膜トランジスタ(nMOS)の半導体層となる島状のポリシリコンの半導体層PSNと、p型薄膜トランジスタ(pMOS)の半導体層となる島状のポリシリコンの半導体層PSPが形成される。
次に、図中に矢印で示すように、絶縁基板の上方すなわち半導体層PSN,PSPの上方から周知のB(ボロン)等のp型不純物(p型イオン)を打ち込むことにより、n型薄膜トランジスタの半導体層PSN及びp型薄膜トランジスタの半導体層PSPにそれぞれp型イオンを注入する。
絶縁基板の表面にn型薄膜トランジスタの半導体層PSNの幅方向の辺縁部を除く領域を覆うホトレジスト膜PM1、すなわちp型薄膜トランジスタの半導体層PSPの形成領域及びn型薄膜トランジスタの半導体層PSNのチャネル領域を覆うホトレジスト膜(図2(a)に示すホトレジスト膜)PM1を形成する。
次に、絶縁基板の表面にn型薄膜トランジスタの半導体層PSNを覆う、又はp型薄膜トランジスタの半導体層PSPの形成領域のみに開口部が形成されるホトレジスト膜(第2のレジスト膜)PM2を形成する。この後に、図中に矢印で示すように、絶縁基板の上方すなわちホトレジスト膜PM2の上方から、P(リン)等のn型不純物(n型イオン)を打ち込むことにより、p型薄膜トランジスタの半導体層PSPのみにn型不純物を注入する。
次に、半導体層PSN,PSPをも覆うように、絶縁基板の表面に例えば酸化シリコン薄膜材料や窒化シリコン薄膜材料からなるゲート絶縁膜GIを形成した後に、ゲート絶縁膜GIの表面に導電膜材料からなる導電膜層を形成し、該導電膜層をエッチングして、半導体層PSNに交差するn型薄膜トランジスタのゲート電極層GTと、半導体層PSPに交差するp型薄膜トランジスタのゲート電極層GTをそれぞれ形成する。なお、このときの導電膜層は、金属薄膜であってもよい。
図4及び図5は本発明の実施形態2の薄膜トランジスタの半導体層を形成する際のホトレジスト膜の上面図、図6に本発明の実施形態2の薄膜トランジスタの半導体層の形成工程を説明するための図である。以下、図4〜図6に基づいて、実施形態2の薄膜トランジスタの構成及びその形成方法について詳細に説明する。ただし、図6は図4及び図5に示すD−D’線及びE−E’線での断面図である。また、実施形態2のn型薄膜トランジスタとp型薄膜トランジスタとは、半導体層PSN,PSPの形成時におけるp型不純物及びn型不純物の注入濃度及びその順番並びにその注入に用いるホトレジスト膜PM3,4が異なるのみで、他の工程は実施形態1と同様となる。従って、以下の説明では、n型薄膜トランジスタとp型薄膜トランジスタの半導体層PSN,PSPについて、詳細に説明する。
まず、実施形態1と同様にして図示しない絶縁基板上に、図6(a)に示すように、n型薄膜トランジスタ(nMOS)の半導体層となる島状のポリシリコンの半導体層PSNと、p型薄膜トランジスタ(pMOS)の半導体層となる島状のポリシリコンの半導体層PSPを形成する。
次に、実施形態1と同様に、絶縁基板の上方すなわち半導体層PSN,PSPの上方から図中に矢印で示すように、周知のB(ボロン)等のp型不純物(p型イオン)を打ち込む。このp型不純物の打ち込みにより、n型薄膜トランジスタの半導体層PSN及びp型薄膜トランジスタの半導体層PSPにそれぞれp型イオンを注入する。
まず、図4に示すホトレジスト膜(第3のレジスト膜)PM3を形成し、半導体層PSNの表面を覆う。次に、ホトレジスト膜PM3をマスクとして、図中に矢印で示すように、絶縁基板の上方から、P(リン)等のn型不純物(n型イオン)を打ち込むことにより、半導体層PSPのみにn型不純物が注入される。このとき、実施形態2の半導体層PSPには、前述する第1のp型イオンの注入工程及び後述する第2のp型イオンの注入工程において、p型不純物も注入される構成となっている。従って、第1及び第2のp型イオンの注入工程で注入されるp型イオンの単位面積当たりのイオン個数の合計よりも、当該工程において注入されるn型不純物(n型イオン)の単位面積当たりのイオン個数が多くなるように注入量を調整する。
まず、周知のドライアッシャー等のアッシング手段により、n型不純物の注入に際して使用したホトレジスト膜PM3の内で、半導体層PSNのチャネル領域やソース・ドレイン領域が形成される部分を覆うホトレジスト膜PM3の辺端部(ホトレジスト膜PM3の中央領域)を幅方向(X方向)に後退させる。すなわち、図5に示すように、ホトレジスト膜の辺端部からテーパー状部分を含む半導体層PSNの辺縁部が露出されるホトレジスト膜(第4のレジスト膜)PM4を形成する。このとき、図5及び図6(d)から明らかなように、半導体層PSPはホトレジスト膜PM4に覆われない構成となっている。また、ホトレジスト膜PM3をドライアッシャーで後退させてホトレジスト膜PM4を形成する際に、半導体層PSNの表面部分に段差が形成されることとなる。すなわち、追加でイオン注入されるサイドMOS部分の表面と、ホトレジスト膜PM4から露出されない部分であるチャネル領域CHの表面との境界部分に、段差が形成されることとなる。ただし、この段差はホトレジスト膜PM3のドライアッシングに伴うものとなるので、その段差は半導体層PSNの膜厚に対しては僅かな段差となり、n型薄膜トランジスタの特性には影響を与えるものではない。
図7は本発明の実施形態3の表示装置の概略構成を説明するための図であり、特に、実施形態1の薄膜トランジスタを用いた表示装置である。ただし、実施形態2の薄膜トランジスタを用いることも可能である。また、表示装置としては、液晶表示装置等の非発光型の表示装置や有機EL表示装置等の自発光型の表示装置の何れにも適用可能である。なお、以下の説明では、IPS方式の液晶表示装置に本願発明の薄膜トランジスタを適用した場合について説明するが、TN方式やVA方式等の他の方式の液晶表示装置にも同様に適用可能である。また、薄膜トランジスタの製造方法を除く他の部分の製造法は、従来の表示装置の製造方法と同様となるので、以下の説明では、表示装置の構成については詳細に説明する。
GL……ゲート線、PSN……n型薄膜トランジスタの半導体層、OP……開口部
PSP……p型薄膜トランジスタの半導体層、PM1〜4……ホトレジスト膜
CH……チャネル領域、P+……高濃度領域、SUB1……第1基板
SUB2……第2基板、GDR……走査信号線駆動回路(ゲート線駆動回路)
DDR……映像信号線駆動回路(ドレイン線駆動回路)
Claims (10)
- 第1の不純物イオンが注入され第1のチャネル領域が形成される島状の第1の半導体層を有する第1の薄膜トランジスタと、少なくとも第2の不純物イオンが注入され第2のチャネル領域が形成される島状の第2の半導体層を有する第2の薄膜トランジスタとが同一の絶縁基板上に形成され、前記第1の薄膜トランジスタと前記第2の薄膜トランジスタとが直列接続され、CMOS構成の回路を形成する薄膜トランジスタであって、
少なくとも前記第1の半導体層の幅方向の辺端部はテーパー状に形成されており、
前記第1の半導体層は、当該第1の半導体層の幅方向の辺縁部に沿って形成されると共に、前記第1の半導体層の幅方向に前記第1のチャネル領域を介して対向配置される第1領域を有し、前記第1領域は前記第1のチャネル領域の単位面積当たりのイオン個数よりも多いイオン個数の前記第1の不純物イオンが注入されてなり、
前記第2のチャネル領域は、前記第1の不純物イオンと前記第2の不純物イオンとが共に注入されてなると共に、前記第2の不純物イオンが前記第1の不純物イオンよりも単位面積当たりのイオン個数が多く注入されてなり、
前記第2の半導体層における前記第1の不純物イオンの単位面積当たりのイオン個数は、前記第1領域における前記第1の不純物イオンの単位面積当たりのイオン個数と略同数であることを特徴とする薄膜トランジスタ。 - 前記第1の半導体層の前記第1のチャネル領域と前記第1領域との間に段差が形成されていることを特徴とする請求項1に記載の薄膜トランジスタ。
- 前記第1の半導体層幅は、前記第2の半導体層幅と略同幅、又は前記第2の半導体層幅よりも大きいことを特徴とする請求項1又は2に記載の薄膜トランジスタ。
- 前記第1領域は、前記第1の半導体層の辺端部に形成されるテーパー状の領域と共に、前記第1のチャネル領域に隣接される平坦部分を含むことを特徴とする請求項1、2又は3に記載の薄膜トランジスタ。
- 前記第1の半導体層及び前記第2の半導体層は、低温ポリシリコン薄膜又は微結晶シリコン薄膜からなることを特徴とする請求項1、2、3又は4に記載の薄膜トランジスタ。
- X方向に延在しY方向に並設され走査信号が入力される走査信号線と、Y方向に延在しX方向に並設され映像信号が入力される映像信号線と、前記走査信号線と前記映像信号線との交点の近傍に配置され、前記走査信号に同期して前記映像信号の読み込みを制御するスイッチング用の薄膜トランジスタと、前記走査信号又は/及び前記映像信号を生成する駆動回路とが形成される第1基板を備える表示装置であって、
少なくとも前記駆動回路は、請求項1乃至5に記載の第1の薄膜トランジスタと第2の薄膜トランジスタとが直列接続されてなるCMOS構成の回路で形成されることを特徴とする表示装置。 - 前記スイッチング用の薄膜トランジスタは、前記第1の薄膜トランジスタからなることを特徴とする請求項6に記載の表示装置。
- 第1のチャネル領域が形成される第1の薄膜トランジスタと、第2のチャネル領域が形成される第2の薄膜トランジスタとが同一の絶縁基板上に形成され、前記第1の薄膜トランジスタと前記第2の薄膜トランジスタとが直列接続され、CMOS構造の回路を形成する薄膜トランジスタの製造方法であって、
前記絶縁基板の表面に、島状の第1の半導体層と島状の第2の半導体層とを形成する工程と、
表面が露出される前記第1の半導体層と前記第2の半導体層とに第1の不純物イオンを注入する工程と、
前記第1の半導体層の形状に沿い、その表面を覆う第3のレジスト膜を形成し、前記第3のレジスト膜をマスクとして前記第2の半導体層に第2の不純物イオンを注入する工程と、
前記第3のレジスト膜の幅方向の辺縁部をアッシングし当該第3のレジスト膜の幅を後退させ、前記第1の半導体層の幅方向の辺縁部が露出される第4のレジスト膜を形成し、前記第4のレジスト膜をマスクとして、前記第1の半導体層の辺縁部及び前記第2の半導体層に前記第1の不純物イオンを注入する工程と、を有し、
前記第2の半導体層に注入された前記第1の不純物イオンよりも前記第2の不純物イオンの単位面積当たりのイオン個数が多いことを特徴とする薄膜トランジスタの製造方法。 - 前記第2の半導体層における前記第1の不純物イオンの単位面積当たりのイオン個数は、前記第1の半導体層の幅方向の辺縁部における前記第1の不純物イオンの単位面積当たりのイオン個数と略同数であることを特徴とする請求項8に記載の薄膜トランジスタの製造方法。
- 前記第1の半導体層及び前記第2の半導体層を加熱し、低温ポリシリコン薄膜又は微結晶シリコン薄膜を形成する工程を有することを特徴とする請求項8又は9に記載の薄膜トランジスタの製造方法。
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