CN108615764B - 半导体结构 - Google Patents

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Abstract

本发明公开了一种半导体结构，包括一第一源极/漏极区、一第二源极/漏极区、一通道掺杂区、一栅极结构、一第一阱、和一第二阱。第二源极/漏极区与第一源极/漏极区相对设置。通道掺杂区设置在第一源极/漏极区和第二源极/漏极区之间。栅极结构设置在通道掺杂区上。第一阱具有设置在第一源极/漏极区下的一第一部分。第二阱与第一阱相对设置，并与第二源极/漏极区分离。第一源极/漏极区、第二源极/漏极区、和通道掺杂区具有一第一导电类型。第一阱和第二阱具有不同于第一导电类型的一第二导电类型。

Description

半导体结构
技术领域
本发明是关于一种半导体结构，特别是关于一种包括空乏型MOSFET(depletion-type MOSFET)的半导体结构。
背景技术
晶体管是现代电子装置中最重要的电子元件的其中一种类别。晶体管可以作为放大器和/或开关等等。其中，金属氧化物半导体场效晶体管(metal-oxide-semiconductorfield-effect transistor,MOSFET)是在数字电路和模拟电路二者中皆最为广泛使用的晶体管。大部分的MOSFET为增强型MOSFET(enhancement-type MOSFET)。其他的为空乏型MOSFET。在增强型MOSFET中，源极和漏极之间的导电通道在通常情况下实质上不存在，并例如通过施加电压至栅极而形成。相反的，在空乏型MOSFET中，通道通过离子注入预先形成，而晶体管例如通过施加电压而关闭。
发明内容
本发明是关于半导体结构，特别是关于其中提供有空乏型MOSFET的半导体结构。
根据一些实施例，一种半导体结构包括一第一源极/漏极区、一第二源极/漏极区、一通道掺杂区、一栅极结构、一第一阱、和一第二阱。第一源极/漏极区具有一第一导电类型。第二源极/漏极区与第一源极/漏极区相对设置。第二源极/漏极区具有第一导电类型。通道掺杂区设置在第一源极/漏极区和第二源极/漏极区之间。通道掺杂区具有第一导电类型。栅极结构设置在通道掺杂区上。第一阱具有设置在第一源极/漏极区下的一第一部分。第一阱具有不同于第一导电类型的一第二导电类型。第二阱与第一阱相对设置，并与第二源极/漏极区分离。第二阱具有第二导电类型。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1为根据一实施例的半导体结构的示意图。
图2为根据一实施例的半导体结构的示意图。
图3为根据一实施例的半导体结构的示意图。
图4为根据一实施例的半导体结构的示意图。
图5为根据一实施例的半导体结构的示意图。
图6为根据一实施例的半导体结构的示意图。
图7为根据一实施例的半导体结构的示意图。
图8为根据一实施例的半导体结构的示意图。
图9为根据一实施例的半导体结构的示意图。
图10为根据一实施例的半导体结构的示意图。
图11为根据一实施例的半导体结构的电路配置的示意图。
图12A-图12F为根据一实施例的半导体结构和比较用的半导体结构的结构和特征的示意图。
【符号说明】
100、200、300、400、500、600、700、800、900、1000：半导体结构
110、210：第一源极/漏极区
211：第一区
212：第二区
120：第二源极/漏极区
121：第一区
122：第二区
123：第三区
130、230：通道掺杂区
140：栅极结构
150、250、350：第一阱
151、251、351：第一部分
152：第二部分
160：第二阱
170：第一隔离结构
180：第二隔离结构
190：本质区
215：第一源极/漏极触点
225：第二源极/漏极触点
A1、A1’、A1”：第一注入范围
A2：第二注入范围
A3、A3’、A3”：第三注入范围
D：漏极侧
S：源极侧
t11：厚度
t12、t22、t32：厚度
T1：晶体管
T2：晶体管
V1、V2、V3、V4、V5：电压
具体实施方式
以下将配合所附图式对于各种实施例进行更详细的说明。通常，只会叙述个别实施例的差异之处。为了便于理解，在可能的情况下，系使用相同的符号来指示同样的元件。用于描述空间关系的用词，例如「上」、「下」、或「相邻」等等，除非在叙述中使用「直接」加以描述，否则可囊括直接接触和非直接接触二种情况。可以预期的是，一实施例中的元件和特征，可以被有利地纳入于另一实施例中，而未再加以阐述。
请参照图1，其绘示根据一实施例的半导体结构100。图1中特别是绘示出了晶体管的结构。半导体结构100包括一第一源极/漏极区110、一第二源极/漏极区120、一通道掺杂区130、一栅极结构140、一第一阱150、和一第二阱160。第二源极/漏极区120与第一源极/漏极区110相对设置。举例来说，第一源极/漏极区110可为漏极区，第二源极/漏极区120可为源极区。或者，第一源极/漏极区110可为源极区，第二源极/漏极区120可为漏极区。通道掺杂区130设置在第一源极/漏极区110和第二源极/漏极区120之间。栅极结构140设置在通道掺杂区130上。第一阱150具有设置在第一源极/漏极区110下的一第一部分151。第二阱160与第一阱150相对设置，并与第二源极/漏极区120分离。第一源极/漏极区110、第二源极/漏极区120、和通道掺杂区130具有一第一导电类型。第一阱150和第二阱160具有不同于第一导电类型的一第二导电类型。举例来说，第一导电类型可为n型，第二导电类型可为p型。或者，第一导电类型可为p型，第二导电类型可为n型。
更具体地说，半导体结构100可更包括一第一隔离结构170和一第二隔离结构180。举例来说，第一隔离结构170和第二隔离结构180可为设置在半导体结构100的一基板中的浅沟槽隔离结构。第二隔离结构180与第一隔离结构170相对设置。第一源极/漏极区110、第二源极/漏极区120、和通道掺杂区130系设置在第一隔离结构170和第二隔离结构180之间，其中第一源极/漏极区110位在接近第一隔离结构170处，第二源极/漏极区120位在接近第二隔离结构180处。第一阱150可具有设置在第一隔离结构170下的一第二部分152。第二阱160设置在第二隔离结构180下。
半导体结构100可更包括一本质区190，其既非n型也非p型。本质区190可为半导体结构100的一硅基板的一部分，其在离子注入工艺(例如将于之后的段落叙述者)之后仍维持本质(intrinsic)状态。第一源极/漏极区110、第二源极/漏极区120、通道掺杂区130、第一阱150、第二阱160、第一隔离结构170、和第二隔离结构180系设置在本质区190中。第一源极/漏极区110、第二源极/漏极区120、通道掺杂区130、第一阱150、第二阱160、和第二隔离结构180直接接触本质区190。
第一源极/漏极区110、第二源极/漏极区120、和通道掺杂区130可通过使用例如n型掺杂物(像是As等等)的二个离子注入步骤来形成。在其中一个离子注入步骤中，掺杂物系注入至第一注入范围A1(由左上-右下的斜线所指示)。在另一个离子注入步骤中，掺杂物系注入至第二注入范围A2(由右上-左下的斜线所指示)。用于二个离子注入步骤的掺杂物可以相同或不同，其掺杂浓度也可以相同或不同。在本实施例中，第一源极/漏极区110只由对应第一注入范围A1的离子注入步骤形成。通道掺杂区130只由对应第二注入范围A2的离子注入步骤形成。然而，第一注入范围A1和第二注入范围A2在第二源极/漏极区120处重叠。由此形成的第二源极/漏极区120可包括一第一区121和一第二区122，其中第一区121位在第二区122上，第一区121的一掺杂浓度大于第二区122的一掺杂浓度。此外，第二注入范围A2可与第二隔离结构180重叠。因此，第二源极/漏极区120可凸出进入第二隔离结构180。更具体地说，第二源极/漏极区120的一第三区123凸出进入第二隔离结构180，如图1所示，其中第三区123相邻于第一区121，第一区121的掺杂浓度大于第三区123的一掺杂浓度。第一区121、第二区122、和第三区123的掺杂浓度可落在相同的数量级。
第一阱150和第二阱160可通过使用例如p型掺杂物的离子注入步骤来形成。在此一注入步骤中，掺杂物系注入至第三注入范围A3。由此形成的第一阱150可具有直接接触第一源极/漏极区110的第一部分151。在本实施例中，第一源极/漏极区110的一厚度t11等于第一阱150的第一部分151的一厚度t12。如此一来，从第一源极/漏极区110至第一阱150的第一部分151形成连续的侧边。第二阱160可完全暴露出第二源极/漏极区120。此外，在平行于基板上表面的一投影面中，第二源极/漏极区120和第二阱160彼此并未重叠。
如上所述的元件可用于构成晶体管。更具体地说，半导体结构100可包括一空乏型MOSFET，其包括第一源极/漏极区110、第二源极/漏极区120、通道掺杂区130、栅极结构140、和第一阱150。该空乏型MOSFET可具有负的阈值电压(VT<0)，其由通道掺杂区130所提供。
现在请参照图2，其绘示根据另一实施例的半导体结构200。半导体结构200不同于半导体结构100的地方在于，半导体结构200具有一较大的第三注入范围A3’。由此形成的第一阱250具有一较厚的第一部分251。因此，第一阱250的第一部分251的一厚度t22大于第一源极/漏极区110的一厚度t11。第一源极/漏极区110可被第一阱250的第一部分251围绕，并与本质区190分离。
请参照图3，其绘示根据另一实施例的半导体结构300。半导体结构300不同于半导体结构100的地方在于，半导体结构300具有一较小的第三注入范围A3”。由此形成的第一阱350具有一较薄的第一部分351。因此，第一源极/漏极区110的一厚度t11大于第一阱350的第一部分351的一厚度t32。第一阱350的第一部分351可暴露出第一源极/漏极区110的下表面的一部分。
请参照图4，其绘示根据又一实施例的半导体结构400。半导体结构400不同于半导体结构100的地方在于，半导体结构400具有一较大的第一注入范围A1’，其在第一源极/漏极区210处与第二注入范围A2重叠，因此，第一源极/漏极区210包括一第一区211和一第二区212，其中第一区211位在第二区212的一上部并直接接触通道掺杂区130，第一区211的一掺杂浓度大于第二区212的一掺杂浓度。
请参照图5，其绘示根据另一实施例的半导体结构500。半导体结构500不同于半导体结构100的地方在于，半导体结构500具有一较小的第一注入范围A1”。由此形成的通道掺杂区230与第一源极/漏极区110分离。
图6～图10绘示分别类似于半导体结构100、200、300、400、和500的半导体结构600、700、800、900、和1000，但更包括一第一源极/漏极触点215和一第二源极/漏极触点225。第一源极/漏极触点215设置在第一源极/漏极区110/210中。第一源极/漏极触点215具有第一导电类型。第一源极/漏极触点215的一掺杂浓度大于第一源极/漏极区110/210的一掺杂浓度。第二源极/漏极触点225设置在第二源极/漏极区120中。第二源极/漏极触点225具有第一导电类型。第二源极/漏极触点225的一掺杂浓度大于第二源极/漏极区120的一掺杂浓度。第一源极/漏极触点215和第二源极/漏极触点225的掺杂浓度、与第一源极/漏极区110/210和第二源极/漏极区120的掺杂浓度可落在不同的数量级。
根据一些实施例，半导体结构可具有一存储单元区和一周边区。半导体结构可包括一字线，其耦接至设置在存储单元区中的存储单元。半导体结构可更包括一开关，其设置在存储单元区中，并耦接至字线，以控制传送至字线的讯号。具有如上所述的结构的一空乏型MOSFET，可用于形成该开关。图11绘示根据一实施例的半导体结构的电路配置。开关包括二个晶体管T1和T2。晶体管T1可具有参照图1～图10中任何一者所描述的结构，其中第一导电类型为n型，第二导电类型为p型，第一源极/漏极区为漏极区，第二源极/漏极区为源极区。也就是说，晶体管T1为根据实施例的空乏型NMOSFET。晶体管T2可为增强型PMOSFET。
举例来说，可提供一写入讯号，例如28V的电压V1，并将其传送至晶体管T1的漏极。其通过通常开启的晶体管T1。如此一来，28V的电压V3从晶体管T1的源极传送至晶体管T2。当想要将写入讯号提供至字线(WL)时，开启晶体管T2，例如是通过施加0V的电压V2至其栅极。因此，28V的电压V4(亦即写入讯号)能够被提供至字线。由于电路设计，该电压讯号也会传送至晶体管T1的栅极。因此，28V的电压V5施加至晶体管T1的栅极，并维持晶体管T1的开启状态。当不想要将写入讯号提供至字线时，关闭晶体管T2，例如是通过施加3.3V的电压V2至栅极。如此一来，0V的电压V4被提供至字线，且0V的电压V5被提供晶体管T1的栅极。0V的电压V5将使得可具有-2.5V的阈值电压的晶体管T1关闭。当到达平衡状态时，电压V3可能约为3V。
对于此一电路设计中的晶体管T1来说，当不想要将写入讯号提供至字线时，大的压差存在于栅极和漏极之间。因此，期望栅极和漏极之间有较大的崩溃电压。在以上的范例中，崩溃电压应大于28V，例如等于或大于约30V。相反地，在二种情况中，大的压差皆不会存在于栅极和源极之间。因此，大的崩溃电压对于栅极和源极之间并非必须。
在根据实施例的半导体结构中，由于导电类型不同于第一源极/漏极区110/210的第一阱150/250/350设置在第一源极/漏极区110/210下，接近栅极处的相对掺杂浓度因为补偿效果而下降。此外，在其中一些实施例中，第一注入范围A1/A1”并不延伸进入第一源极/漏极区110。这有利于进一步地降低漏极侧在接近栅极处的掺杂浓度。因此，能够抑制栅极辅助崩溃，因而能够得到较高的崩溃电压。
而在源极侧，导电类型不同于第二源极/漏极区120的第二阱160并不朝向第二源极/漏极区120延伸。因此，阈值电压将不会严重地被基板效应(body effect)影响。这有利于使用于上述电路设计中，通常应该开启的晶体管T1。
图12A-图12F示出根据实施例的半导体结构和比较用的半导体结构的特征。图12A绘示与半导体结构100相同的结构，其为不对称的结构。亦即，漏极侧D的型态与源极侧S的型态不同。图12B绘示比较用的半导体结构，其中漏极侧D的型态与源极侧S的型态相同。图12C和图12D示出分别对应图12A和图12B结构的相对掺杂浓度轮廓的模拟结果。可以看出，根据实施例的半导体结构具有不对称的相对掺杂浓度轮廓(以虚线表示)。根据实施例的半导体结构在漏极侧D具有相较于源极侧S较低的相对掺杂浓度。由于在漏极侧D较低的相对掺杂浓度，能够得到较高的崩溃电压。图12E和图12F示出分别对应图12A和图12B结构的漏极电流(Id)-漏极电压(Vd)曲线。如图12F所示，在比较用的半导体结构中，于在约30V处的结崩溃发生前，在约26V处发生栅极辅助崩溃。而在根据实施例的半导体结构中，如图12E所示，并未观察到栅极辅助崩溃，得到较高的崩溃电压。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种半导体结构，包括：
一第一源极/漏极区，具有一第一导电类型；
一第二源极/漏极区，与该第一源极/漏极区相对设置，该第二源极/漏极区具有该第一导电类型；
一通道掺杂区，设置在该第一源极/漏极区和该第二源极/漏极区之间，该通道掺杂区具有该第一导电类型；
一栅极结构，设置在该通道掺杂区上；
一第一阱，具有设置在该第一源极/漏极区下的一第一部分，该第一阱具有不同于该第一导电类型的一第二导电类型，其中该第一阱的该第一部分的侧壁对齐于该通道掺杂区的侧壁；以及
一第二阱，与该第一阱相对设置，并与该第二源极/漏极区分离，该第二阱具有该第二导电类型。
2.根据权利要求1所述的半导体结构，更包括：
一第一隔离结构；以及
一第二隔离结构，与该第一隔离结构相对设置；
其中该第一源极/漏极区、该第二源极/漏极区、和该通道掺杂区系设置在该第一隔离结构和该第二隔离结构之间，该第一阱具有设置在该第一隔离结构下的一第二部分，该第二阱设置在该第二隔离结构下。
3.根据权利要求1所述的半导体结构，其中该第一阱的该第一部分直接接触该第一源极/漏极区。
4.根据权利要求1所述的半导体结构，其中该第二阱完全暴露出该第二源极/漏极区。
5.根据权利要求1所述的半导体结构，其中该第二源极/漏极区包括一第一区和一第二区，该第一区位在该第二区上，该第一区的一掺杂浓度大于该第二区的一掺杂浓度。
6.根据权利要求1所述的半导体结构，更包括：
一第一源极/漏极触点，设置在该第一源极/漏极区中，该第一源极/漏极触点具有该第一导电类型，其中该第一源极/漏极触点的一掺杂浓度大于该第一源极/漏极区的一掺杂浓度；以及
一第二源极/漏极触点，设置在该第二源极/漏极区中，该第二源极/漏极触点具有该第一导电类型，其中该第二源极/漏极触点的一掺杂浓度大于该第二源极/漏极区的一掺杂浓度。
7.根据权利要求1所述的半导体结构，更包括：
一本质区，其中该第一源极/漏极区、该第二源极/漏极区、该通道掺杂区、该第一阱、和该第二阱系设置在该本质区中并直接接触该本质区。
8.根据权利要求1所述的半导体结构，包括一空乏型MOSFET，该空乏型MOSFET包括该第一源极/漏极区、该第二源极/漏极区、该通道掺杂区、该栅极结构、和该第一阱。
9.根据权利要求8所述的半导体结构，其中该空乏型MOSFET具有负的阈值电压。
10.根据权利要求8所述的半导体结构，具有一存储单元区和一周边区，其中该半导体结构包括：
一字线，耦接至设置在该存储单元区中的存储单元；以及
一开关，设置在该存储单元区中，该开关耦接至该字线，该开关包括该空乏型MOSFET。
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US5594264A (en) * 1994-12-16 1997-01-14 Mitsubishi Denki Kabushiki Kaisha LDD semiconductor device with peak impurity concentrations
CN1855540A (zh) * 2005-04-25 2006-11-01 台湾积体电路制造股份有限公司 半导体元件及其制造方法
CN104051529A (zh) * 2013-03-13 2014-09-17 台湾积体电路制造股份有限公司 高阻抗衬底上的rf开关

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