JP3727578B2 - 半導体装置の製造方法、並びに半導体装置、スタティック型ランダムアクセスメモリ装置及び携帯電子機器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法、並びに半導体装置、スタティック型ランダムアクセスメモリ装置及び携帯電子機器に関する。より具体的には、ゲート電極とウェル領域とが電気的に接続された動的閾値トランジスタの製造方法及びそのような製造方法により製造された半導体装置に関する。また、そのような半導体装置を有するスタティック型ランダムアクセスメモリ装置及び携帯電子機器に関する。
【0002】
【従来の技術】
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)を用いた回路において消費電力を減少させるには、電源電圧を下げることが最も有効である。しかし、単に電源電圧を低下させるとMOSFETの駆動電流が低下し、回路の動作速度が遅くなる。この現象は、電源電圧がトランジスタの閾値の3倍以下になると顕著になることが知られている。この現象を防ぐためには、閾値を低くすればよいが、そうするとMOSFETのオフ時のリーク電流が増大するという問題が生じることとなる。そのため上記問題が生じない範囲で閾値の下限が規定される。閾値の下限は、電源電圧の下限に対応しているため、低消費電力化の限界を規定することとなる。
【0003】
従来、上記問題を緩和するために、バルク基板を用いた動的閾値動作トランジスタ(以下、DTMOSと言う。)が提案されている(特開平10−22462号公報、Novel Bulk Threshold Voltage MOSFET(B-DTMOS) with Advanced Isolation(SITOS) and Gate to Shallow Well Contact(SSS-C) Processes for Ultra Low Power Dual Gate CMOS, H.Kotaki et al., IEDM Tech. Dig., p459, 1996)。上記DTMOSは、オン時に実効的な閾値が低下するため、低電源電圧で高駆動電流が得られるという特徴を持つ。DTMOSの実効的な閾値が、オン時に低下するのは、ゲート電極とウェル領域が電気的に短絡されているからである。
【0004】
以下、N型のDTMOSの動作原理を説明する。なお、P型のDTMOSは、極性を逆にすることで同様の動作をする。上記N型のMOSFETにおいて、ゲート電極の電位がローレベルにあるとき(オフ時)はP型のウェル領域の電位もローレベルにあり、実効的な閾値は通常のMOSFETの場合と変わりない。したがって、オフ電流値(オフリーク)は通常のMOSFETの場合と同じである。
【0005】
一方、ゲート電極の電位がハイレベルにある時(オン時)はP型のウェル領域の電位もハイレベルになり、基板バイアス効果により実効的な閾値が低下し、駆動電流は通常のMOSFETの場合に比べて増加する。このため、低電源電圧で低リーク電流を維持しながら大きな駆動電流を得ることができる。したがって、低電圧駆動で低消費電力な回路が実現される。
【0006】
【発明が解決しようとする課題】
しかしながら、上記従来技術であるDTMOSは、ゲート電極とウェル領域とが電気的に接続されているために、オン時にはゲート電流が流れてしまうというDTMOS特有の問題があった。
【0007】
ゲート電流の影響を図12及び図13を用いて考察する。図12は、Nチャネル型DTMOSの、ドレイン電流(Id)及びゲート電流(Ig)対ゲート電圧(Vg)の特性を示す図である。ゲート電圧が増していくと、ゲート電流は指数関数的に増加することが分かる。図12に示すNチャネル型DTMOSの例では、ゲート電圧が0.5Vにおけるゲート電流は、オフ電流(Vg=0VにおけるId)に匹敵する。
【0008】
図13は、2段のインバータ回路からなるCMOS回路の回路図である。電源線(VDD)と接地線(GND)との間には、インバータ回路1,2が接続されている。各インバータ回路1,2は、夫々Nチャネル型DTMOS11,13及びPチャネル型DTMOS12,14で構成されている。インバータ回路1の入力には入力端子INが設けられ、インバータ回路1の出力はインバータ回路2の入力に接続され、インバータ回路2の出力には出力端子OUTが設けられている。
【0009】
ここで、入力端子INにローレベルが印加されている場合を考える。このとき、中間ノードMIDはハイレベルにあり、出力端子OUTにはローレベルが出力される。このとき、Pチャネル型DTMOS12及びNチャネル型DTMOS13はオン状態となり、Nチャネル型DTMOS11及びPチャネル型DTMOS14はオフ状態となっている。オフ状態であるNチャネル型DTMOS11においては、(図13の矢印22で示す経路で)図12のグラフのAで示すオフ電流が流れる。一方、オン状態であるNチャネル型DTMOS13においては、ゲート電極からソース電極に向かって(図13の矢印23)、図12のグラフのBで示すゲート電流が流れる。上記ゲート電流は、ゲート電圧が増していくと指数関数的に増加する。
【0010】
以上の理由から、電源電圧は低く(例えば0.6V程度)制限され、閾値も低く(例えば0.3V程度)しなけらばならなかった。その結果、チャネル領域の不純物濃度が薄くなってゲート空乏層の幅が広がることにより、基板バイアス効果が低く抑えられていた。したがって、基板バイアス効果による駆動電流の増大が妨げられていた。
【0011】
本発明は、上記問題を解決するべくなされたものであり、その目的は、大きな基板バイアス効果が得られ駆動電流が大きなDTMOSを用いた半導体装置の製造方法を提供することにある。
【0012】
【課題を解決するための手段】
上記目的を達成するため、第1の発明の半導体装置の製造方法は、
ゲート電極と第1導電型の半導体からなるウェル領域とが電気的に接続された動的閾値トランジスタを備えた半導体装置を形成する方法において、
上記第1導電型の半導体からなるウェル領域に、上記半導体にイオン種を注入して、上記第1導電型の半導体からなるウェル領域の上層部に非晶質化された領域を形成する工程と、
上記非晶質化された領域にハロゲン原子を導入する工程と、
上記ハロゲン原子を導入する工程の後に上記非晶質化された領域に第1導電型を与える不純物を導入する工程と、
上記第1導電型を与える不純物を導入する工程の後に上記非晶質化された領域を再結晶化させるための熱工程と
を含むことを特徴としている。
【0013】
本明細書において、第1導電型とはP型またはN型を意味する。また、第2導電型とは、第1導電型がP型の場合はN型、N型の場合はP型を意味する。
【0014】
上記手順によれば、上記ウェル領域内に上記イオン種を注入することにより上記非晶質化された領域を形成し、上記非晶質化された領域に上記ハロゲン原子を導入する。その後、上記非晶質化された領域に第1導電型を与える不純物を導入し、さらに上記非晶質化された領域を再結晶化させるための熱工程を行なう。そのため、上記動的閾値トランジスタのチャネル領域の直下には不純物濃度の薄い領域を形成し、さらにその下には不純物濃度が濃い領域を形成することができる。上記不純物濃度の薄い領域は、その厚さが通常の不純物プロファイルをもつ動的閾値トランジスタで形成されるゲート空乏層幅より薄くすることができる(すなわち、極めて急峻な不純物プロファイルを形成することができる)ので、ゲート絶縁膜から浅いウェル領域側に伸びる空乏層幅を抑制することができる。したがって、動的閾値トランジスタの基板バイアス効果を増大させて、駆動電流を大きくすることができる。
【0015】
更にまた、上記手順によれば、選択エピタキシャル成長工程等が不要であり、主たる工程は注入工程のみでよい。選択エピタキシャル成長は歩留りが悪化する原因となることがあるが、上記手順によればそのような恐れがない。したがって、簡単な工程で、歩留り良く、基板バイアス効果が大きく駆動電流が大きな半導体装置を形成することができる。
【0016】
また、第2の発明の半導体装置の製造方法は、
ゲート電極と第1導電型の半導体からなるウェル領域とが電気的に接続された動的閾値トランジスタを備えた半導体装置を形成する方法において、
上記第1導電型の半導体からなるウェル領域に、上記半導体にイオン種を注入して、上記第1導電型の半導体からなるウェル領域の上層部に非晶質化された領域を形成する工程と、
上記非晶質化された領域にハロゲン原子を導入する工程と、
上記ハロゲン原子を導入する工程の後に上記非晶質化された領域に第2導電型を与える不純物を導入する工程と、
上記第2導電型を与える不純物を導入する工程の後に上記非晶質化された領域を再結晶化させるための熱工程と
を含むことを特徴としている。
【0017】
上記手順は、第1の発明の半導体装置の製造方法において、上記ハロゲン原子を導入する工程の後に導入する不純物を第2導電型としたものである。上記手順によれば、動的閾値トランジスタの基板バイアス効果をさらに効果的に増大して、非常に大きな駆動電流を得ることができる。
【0018】
1実施の形態では、上記半導体はシリコンであり、上記イオン種はシリコンイオンであることを特徴としている。
【0019】
上記実施の形態によれば、上記半導体はLSIの材料として最も広く使われているシリコンであるので、本発明の半導体装置の製造方法によって、上記動的閾値トランジスタと他の素子とを混載するのが容易となる。また、上記イオン種は上記半導体を構成する元素と同種であるので、再結晶後の不純物準位に起因するリーク電流等を抑えることができる。
【0020】
また、1実施の形態では、上記ハロゲン原子とはフッ素原子であることを特徴としている。
【0021】
上記実施の形態は、上記ハロゲン原子を具体的に特定するものである。上記実施の形態によれば、他のハロゲン原子(塩素原子、臭素原子等)に比べて素子の特性の劣化を抑えることができる。
【0022】
また、第3の発明の半導体装置は、
動的閾値トランジスタで構成される相補型の回路を備えた半導体装置であって、
請求項1乃至3のいずれかに記載の半導体装置の製造方法で製造されたことを特徴としている。
【0023】
上記第3の発明は、上記第1あるいは第2の発明の半導体装置の製造方法により製造された動的閾値トランジスタからなる相補型回路を備えた半導体装置である。上記動的閾値トランジスタは基板バイアス効果が大きいので、駆動力を落さずに閾値を高くすることができる。そのため、オフ電流を少なくすることができる。したがって、動的閾値トランジスタによる相補型回路からなる半導体装置を、動作速度を高速に保ったまま低消費電力化することができる。
【0024】
1実施の形態では、
上記相補型の回路は、
上記相補型の回路を高速で動作させるアクティブモードと、
上記相補型の回路を低速で動作させ、もしくは動作を停止させるスタンドバイモードと
の少なくとも2つのモードを有し、
上記相補型の回路がスタンドバイモードにあるときには、上記相補型の回路がアクティブモードにあるときよりも低い電源電圧が上記相補型の回路に供給されることを特徴としている。
【0025】
上記実施の形態によれば、上記相補型の回路が高速に動作する必要があるときには、上記相補型回路をアクティブモードとし、上記相補型の回路が高速に動作する必要がない時は上記相補型回路をスタンドバイモードとする。上記相補型の回路がスタンバイモードにあるときには、上記相補型の回路がアクティブモードにあるときに比べて上記相補型に供給される電源電圧が低くなる。そのため、上記相補型の回路がスタンドバイ状態にあるときには、動的閾値トランジスタからなる相補型回路のリーク電流の多くを占めるゲート電流を大幅に低減することができる。一方、上記相補型の回路がアクティブ状態にあるときには、十分大きな駆動電流が得られるので、上記相補型の回路を高速に動作させることができる。したがって、動的閾値トランジスタの相補型回路からなる半導体装置を、動作速度を高速に保ったまま低消費電力化することができる。
【0026】
また、第4の発明のスタティック型ランダムアクセスメモリ装置は、第3の発明の半導体装置を具備したことを特徴としている。
【0027】
上記第4の発明によれば、スタティック型ランダムアクセスメモリ装置が第3の発明の半導体装置を具備しているから、リーク電流を低減することができる。したがって、スタティック型ランダムアクセスメモリの動作速度を高速に保ったまま低消費電力化することができる。
【0028】
また、第5の発明の携帯電子機器は、
第3の発明の半導体装置もしくは第4の発明のスタティック型ランダムアクセスメモリ装置を具備したことを特徴としている。
【0029】
上記第5の発明の携帯電子機器によれば、携帯電子機器の機能と動作速度を保ったままLSI部の消費電力を大幅に下げることが可能になる。これにより、電池寿命を大幅にのばすことが可能になる。
【0030】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【0031】
本発明に使用することができる半導体基板は、特に限定されないが、シリコン基板が好ましい。また、半導体基板は、P型またはN型の導電型を有していても良い。
【0032】
(実施の形態1)
本実施の形態は、DTMOSからなるCMOS回路において、回路がアクティブ状態にある時とスタンドバイ状態にある時とで電源電圧を変えることにより、回路の動作速度を保ったまま、スタンドバイ時のゲート電流に起因するリーク電流を低減する半導体装置に関するものである。ここで、アクティブ状態とは回路が高速で動作する状態にあることを指し、スタンドバイ状態とは、回路が低速で動作し、もしくは停止状態となる状態にあることを指す。本実施の形態1の半導体装置を、図1〜図3を用いて説明する。
【0033】
図1は、Nチャネル型DTMOSの一例の、ドレイン電流(Id)及びゲート電流(Ig)対ゲート電圧(Vg)の特性を示すグラフである。図2は、Pチャネル型DTMOSの一例の同様なグラフである。なお、Id及びIgは、単位ゲート幅あたりの電流値に規格化されている。
【0034】
回路の動作速度の観点からは、ドレイン電流が大きい方が動作速度を早くすることができるので、ゲート電流が著しく増大しない範囲で電源電圧を高くする方がよい。図1の例では、例えば電源電圧を0.6Vとすることができる。しかしながら、回路が実質的に休止状態(スタンドバイ状態)にあるときは、ゲート電流が消費電力の大部分を占めることとなる。
【0035】
ゲート電流による消費電流を低減する方法としては、回路に供給される電源を遮断する方法がある。これにより、回路の消費電流を0とすることができる。しかしながら、回路に供給される電源を遮断した場合、回路の各ノードにおける状態(情報)が失われてしまう。これを防ぐためには、不揮発性メモリを設け、電源を遮断する前にこのメモリに状態を記憶すればよい。
【0036】
上記状態を記憶するための不揮発性メモリを設けることなくゲート電流による消費電流を低減する他の方法は、回路がスタンドバイ状態の時には電源電圧を低下させるというものである。電源電圧を低下させるとゲート電流は指数関数的に減少するので、スタンドバイ状態にある回路の消費電流を著しく低減することができる。しかも、回路の各ノードにおける状態は保持されるので、別に不揮発性メモリを設ける必要がない。また、回路の状態を不揮発性メモリに書き込んだり、逆に不揮発性メモリから読み出したりする動作も不要である。
【0037】
スタンドバイ時の電源電圧は、ゲート電流がトランジスタのオフリーク電流以下になるようにするのがより好ましい。図1の例では、オフリーク電流は約10-12A/μmであり、ゲート電流がそれと等しくなるのはゲート電圧が0.4Vの時である。また、図2において、Pチャネル型DTMOSも、ほぼ同様の特性を持っている。したがって、図1の例では、回路がスタンドバイ状態にある時には電源電圧を0.4V以下とするのがより好ましい。無論、トランジスタのオフリーク電流は素子の閾値により大きく変わるものであるから、スタンドバイ時の電源電圧は、トランジスタのゲート電流がオフリーク電流以下となり、回路の各ノードにおける状態(情報)が失われない程度に適宜決めればよい。
【0038】
図3は、本実施の形態の半導体装置の構成を示す図である。DTMOSによるCMOS回路で構成される基本回路ブロック31には、電源3から、電源線33と電圧調整回路32と電源線34とを介して、電力が供給される。電圧調整回路32は、対応する基本回路ブロック31がアクティブ状態にあるか、あるいはスタンドバイ状態にあるかに応じて異なる電圧を電源線34に供給する。基本回路ブロック31を構成するDTMOSが夫々図1と図2の特性を持つ場合、例えば、基本回路ブロック31がアクティブ状態にあるときには0.6Vを、スタンドバイ状態にあるときには0.4Vの電圧を供給する。
【0039】
基本回路ブロック31は、図3に示すように複数個あってもよい。この場合、スタンドバイ状態にすべき基本回路ブロックに供給する電源電圧のみを下げて、ゲート電流を抑制することができる。したがって、一部の回路のみを動作させる場合において、スタンドバイ状態にすべき回路とアクティブ状態にすべき回路とを適切に分けて、回路の動作速度を高速に保ったまま低消費電力化することができる。
【0040】
なお、基本回路ブロック31を構成するトランジスタは、DTMOSのみで構成される必要はなく、一部が通常のMOSFETであってもよい。
【0041】
本実施の形態の半導体装置によれば、DTMOSによるCMOS回路で構成される基本回路ブロックがアクティブ状態の時とスタンドバイ状態の時とで電源電圧を変え、スタンドバイ状態の時には電源電圧を低下させることができる。そのため、回路がスタンドバイ状態にあるときには、DTMOSからなるCMOS回路のリーク電流の大半を占めるゲート電流を大幅に低減することができる。一方、回路がアクティブ状態にあるときには、十分大きなドレイン電流が得られるので、回路を高速に動作させることができる。したがって、DTMOSによるCMOS回路からなる半導体装置を、動作速度を高速に保ったまま低消費電力化することができる。
【0042】
(実施の形態2)
本実施の形態2の半導体装置は、DTMOSからなるCMOS回路において、DTMOSの基板バイアス効果を増大することにより所望のドレイン電流を得るための閾値を上昇させ、結果としてオフ電流を減少させるものである。本実施の形態2の半導体装置を、図4〜図6を用いて説明する。
【0043】
図4は、本実施の形態2の半導体装置の断面の概略図であり、Nチャネル型DTMOSとPチャネル型DTMOSが夫々描かれている。半導体基板111上には、N型の深いウェル領域121とP型の深いウェル領域122が形成されている。さらに、N型の深いウェル領域121上にはP型の浅いウェル領域123が、P型の深いウェル領域122上にはN型の浅いウェル領域124が夫々形成されている。
【0044】
P型の浅いウェル領域123上には、N型のソース領域161、N型のドレイン領域162が形成され、及びゲート絶縁膜151を介してゲート電極152が形成され、ゲート電極152の側壁にはゲート側壁絶縁膜153が形成されている。図示しないが、ゲート電極152とP型の浅いウェル領域123とは電気的に接続され、Nチャネル型DTMOS4を構成する。一方、N型の浅いウェル領域124上には、P型のソース領域163、P型のドレイン領域164が形成され、及びゲート絶縁膜151を介してゲート電極152が形成され、ゲート電極152の側壁にはゲート側壁絶縁膜153が形成されている。図示しないが、ゲート電極152とN型の浅いウェル領域124とは電気的に接続され、Pチャネル型DTMOS5を構成する。
【0045】
各素子間を分離するため、素子分離領域131,132が設けられている。素子分離領域131,132は、各DTMOSの浅いウェル領域123,124を互いに電気的に分離するに足る深さを有する。これにより、ゲート電極152と電気的に接続された浅いウェル領域123,124の電位が素子毎に独立に変位しても、素子間の干渉を防ぐことができる。
【0046】
Nチャネル型DTMOS4のチャネル領域の直下には、P型の不純物濃度の薄い領域137が形成され、さらにその下部にP型の不純物濃度の濃い領域125が形成されている。一方、Pチャネル型DTMOS5のチャネル領域の直下には、N型の不純物濃度の薄い領域138が形成され、さらにその下部にN型の不純物濃度の濃い領域126が形成されている。P型の不純物濃度の薄い領域137及びN型の不純物の薄い領域138の厚さは、例えば5nm〜40nmとすることができ、それらの不純物濃度は、例えば1×1017cm-3〜5×1018cm-3とすることができる。不純物濃度の薄い領域137,138の不純物濃度は、DTMOSが所望の閾値となるように決めれば良い。P型の不純物濃度の濃い領域125及びN型の不純物濃度の濃い領域126の厚さは、例えば5nm〜50nmとすることができ、それらの不純物濃度は、例えば2×1019cm-3〜5×1018cm-3とすることができる。不純物濃度の濃い領域125,126の下端は、ソース・ドレイン領域161〜164の下面より浅いことが望ましい。なぜなら、不純物濃度の濃い領域125,126と、ソース・ドレイン領域161〜164との接合では空乏層幅が非常に狭くなり大きな容量がつくため、その接合面積を極力小さくするのが好ましいからである。
【0047】
DTMOSの基板バイアス効果について考察する。ここでは、Nチャネル型DTMOSに関して考察するが、Pチャネル型DTMOSについても、符号が異なる以外は同様である。基板バイアス効果とは、浅いウェル領域にバイアスを印加すると、トランジスタの閾値が下がり、ドレイン電流が増加する効果のことである。基板バイアス効果の大きさをあらわす量として基板バイアス効果因子γを定義する。
【0048】
【式1】
【0049】
ここで、Vbはソース領域の電位を基準として浅いウェル領域に印加された電圧であり、ΔVtは浅いウェル領域に電圧Vbが印加されたことによる閾値のシフト量(負の値)である。ここでの閾値とは、浅いウェル領域に電圧Vbが常にかかった状態での閾値であり、浅いウェル領域の電圧が変動するDTMOSで実測される閾値とは異なることに注意されたい。DTMOSにおいては、Vbが電源電圧VddのときのΔVtからγを求めることとする。
【0050】
(1)式から、浅いウェル領域に一定の電圧Vbをかけた時、γが大きいほど閾値のシフト量ΔVtが増加し、ドライブ電流が多く流れることが分かる。
【0051】
ところで、閾値のシフト量ΔVtはゲート酸化膜から基板側に伸びる空乏層の幅Xdに反比例する。
【0052】
【式2】
【0053】
ここで、Toxはゲート絶縁膜厚である。したがって、(2)式から基板バイアス効果を増大するためには、ゲート絶縁膜から基板側に伸びる空乏層の幅Xdを抑制するのが効果的であることが分かる。
【0054】
図4に示す半導体装置は、空乏層の幅Xdを抑制する構造となっている。ゲート絶縁膜151から基板側に伸びる空乏層は、不純物濃度の濃い領域125,126の中にはほとんど侵入できない。すなわち、不純物濃度の濃い領域125,126は空乏層ストッパーの役割を果たしている。したがって、不純物濃度の薄い領域137,138の厚さは、不純物濃度の濃い領域125,126が無い場合の空乏層の厚さより薄くしなければならない。反転層が形成されたときの空乏層の厚さは、不純物濃度の濃い領域125,126が無い場合、不純物濃度が5×1017cm-3で約50nmである。したがって、不純物濃度の濃い領域125,126が空乏層ストッパーの役割を十分果たすためには、不純物濃度の濃い領域125,126の厚さが40nm以下であることが好ましい。
【0055】
ここで、γが上昇したときの効果を見積る。例えば、通常のウェル構造のDTMOSにおいては、γは0.2程度である。一方、図4に示す半導体装置では、γを0.5程度にすることができる。Vb=0.6Vとすると、(1)式より、γ=0.2のときΔVt=−0.12Vとなり、γ=0.5のときΔVt=−0.30Vとなる。すなわち、γが0.2から0.5に増加すると、閾値のシフト量の絶対値は0.18V増加する。したがって、同じ閾値(ここでの閾値とは、基板バイアスが0のときの閾値)であれば、γが大きくなればドライブ電流が増加する。また、同じドライブ電流であれば、γが大きくなれば閾値(ここでの閾値とは、基板バイアスが0のときの閾値)を大きくすることができる。例えば、γが0.2から0.5に増加すると、閾値(ここでの閾値とは、基板バイアスが0のときの閾値)が0.18V増加しても同じドレイン電流を得ることができる(実際は基板濃度が増加して空乏層幅が縮まるためドレイン電流は更に大きくなる)。室温におけるDTMOSのサブスレショルド特性によると、ゲート電圧0.06Vにつきドレイン電流が1桁増加するから、閾値(ここでの閾値とは、基板バイアスが0のときの閾値)が0.18V増加すれば、オフ電流は3桁小さくなる。かくして、γを大きくすることによりオフ電流を低減することが可能となる。
【0056】
同様にして、γ=0.3、Vb=0.6Vとすると、ΔVt=−0.18Vとなる。したがって、ドライブ電流が同じであるとすると、γが0.2から0.3に上昇することによって、オフ電流は1桁低下する。図4に示す半導体装置においては、不純物濃度の薄い領域137,138の厚さと不純物濃度の濃い領域125,126の不純物濃度によってγが変化する。通常のウェル構造を持つDTMOSはγ=0.2程度であるから、上述の結果よりγが0.3以上であることが望ましい。
【0057】
なお、DTMOSのγは以下の方法で見積ることができる。DTMOSと同じウェル不純物プロファイルを持つ通常MOS(ゲート電極と浅いウェル領域が接続されていないMOSFET)でのドライブ電流をIcvとする。ここで、ドライブ電流とは、Nチャネル型MOSFETの場合、ソース領域に0V、ゲート電極及びドレイン電極に電源電圧Vddを加えた時のドレイン電流である。一方、DTMOSのドライブ電流をIdtとする。これらは、
【0058】
【式3】
【0059】
【式4】
【0060】
【式5】
【0061】
という式で表される。ここで、Aは定数、アルファは1〜2(例えば1.3)なる定数、Vtcは通常MOSの閾値である。(3)〜(5)式より、
【0062】
【式6】
【0063】
となり、γ以外は直接測定可能な量であるから、(6)式よりγを求めることができる。なお、αを求める際には、通常MOSにおいてVddを変化させてIcvを測定し、Icv−Vdd特性のグラフを作図し、(3)式のプロットと一致するようなαを求める。
【0064】
次に、図5及び図6を用いて本実施の形態2の半導体装置の形成手順を説明する。
【0065】
まず、半導体基板111上に、素子分離領域131,132を形成する。上記素子分離領域131,132は、例えばSTI(Shallow Trench Isolation)法を用いて形成することができる。上記STI法を用いれば、さまざまな幅の素子分離領域を同時に形成するのが容易である。上記素子分離領域131,132の深さは、互いに隣り合う素子の浅いウェル領域123,124を電気的に分離し、かつ深いウェル領域121,122は電気的に分離しないように設定される。素子分離領域131,132の深さは、例えば、0.2〜2μmとするのが好ましい。
【0066】
次に、上記半導体基板111内にN型の深いウェル領域121とP型の深いウェル領域122を形成する。N型を与える不純物イオンとしては31P+が挙げられる。例えば、不純物イオンとして31P+を使用した場合、注入エネルギーとして240〜1500KeV、注入量として5×1011〜1×1014cm-2の条件とすることができる。P型を与える不純物イオンとしては11B+が挙げられる。例えば、不純物イオンとして11B+イオンを使用した場合、注入エネルギーとして100〜1000KeV、注入量として5×1011〜1×1014cm-2の条件とすることができる。
【0067】
次に、深いウェル領域121,122上に、P型の浅いウェル領域123とN型の浅いウェル領域124とを形成する。N型を与える不純物イオンとしては31P+が挙げられる。例えば、不純物イオンとして31P+を使用した場合、注入エネルギーとして130〜900KeV、注入量として5×1011〜1×1014cm-2の条件で形成することができる。P型を与える不純物イオンとしては11B+が挙げられる。例えば、不純物イオンとして11B+イオンを使用した場合、注入エネルギーとして60〜500KeV、注入量として5×1011〜1×1014cm-2の条件で形成することができる。
【0068】
ウェル領域を形成するための不純物注入の順番は上記の限りではなく、順番を入れ替えてもよい。
【0069】
なお、上記浅いウェル領域123,124と深いウェル領域121,122との接合の深さは、上記浅いウェル領域123,124への不純物の注入条件、深いウェル領域121,122への不純物の注入条件、及びこれより後に行われる熱工程により決定される。上記素子分離領域131,132の深さは、隣接する素子の浅いウェル領域123,124が電気的に分離され、かつ深いウェル領域121,122は電気的に分離されないように設定される。
【0070】
次に、図5(a)に示すように、上記浅いウェル領域123,124の最上層に、浅いウェル領域123,124と同導電型の不純物を注入して、P型の不純物濃度の濃い領域125及びN型の不純物濃度の濃い領域126を形成する。N型を与える不純物イオンとしては75As+が挙げられる。例えば、不純物イオンとして75As+を使用した場合、注入エネルギーとして3〜15KeV、注入量として1×1012〜1×1013cm-2の条件で形成することができる。P型を与える不純物イオンとしては115In+が挙げられる。例えば、不純物イオンとして115In+イオンを使用した場合、注入エネルギーとして5〜20KeV、注入量として1×1012〜1×1013cm-2の条件で形成することができる。
【0071】
なお、不純物の濃い領域125,126形成用の不純物イオンとして上記75As+イオンや115In+イオン以外にも、31P+イオン、122Sb+イオン、11B+イオン、49BF2 +イオン、デカボランイオン等も使用することができる。
【0072】
次に、図5(b)に示すように、シリコン基板の露出した活性領域にのみシリコン基板の面方位を受け継いだ単結晶シリコン膜141を選択的にエピタキシャル成長させ、それ以外の領域にはポリシリコン膜142を成長させる。すなわち、活性領域上には単結晶シリコン膜141が形成され、素子分離領域131,132上ではポリシリコン膜142が形成される。単結晶シリコン膜141の厚さは、例えば8nm〜50nmとすることができる。上記選択エピタキシャル成長は、以下の方法で行うことができる。HF(弗化水素酸)処理によりシリコン基板表面を清浄化した後、LPCVD(減圧化学的気相成長)法により、例えば、580〜680℃、Si2H6もしくはSiH4ガスが20〜100Paの条件でシリコン膜を堆積すれば、活性領域上には単結晶シリコン膜を、それ以外の領域上にはポリシリコン膜を形成することができる。シリコン膜の形成時には、導電型を与える不純物を含むガスを導入しないのが最も望ましい。
【0073】
次に、図5(c)に示すように、弗化水素酸と、硝酸と、酢酸の混合液により、ポリシリコン膜142を選択的にエッチングする。このように、活性領域上には単結晶シリコン膜を、それ以外の領域上にはポリシリコン膜を形成し、ポリシリコンのみをエッチングする方法では、素子分離領域上のシリコン残りを防止する効果が大きいという利点がある。
【0074】
なお、上記活性領域上には単結晶シリコン膜を、それ以外の領域上にはポリシリコン膜を形成する工程と、ポリシリコン膜を選択的にエッチングする工程とは、他の工程で置きかえることができる。すなわち、図5(a)の状態で上記活性領域上のみに単結晶シリコン膜を選択エピタキシャル成長させ、図5(c)の形状にすることができる。この方法によれば、より少ない工程で活性領域上のみに単結晶シリコン膜を形成することができる。
【0075】
次に、図6(d)に示すように、単結晶シリコン膜141上に、ゲート絶縁膜151及びゲート電極152を形成する。この時の熱処理により、単結晶シリコン膜141には、不純物濃度の濃い領域125,126から不純物が拡散し、夫々P型の不純物濃度の薄い領域137及びN型の不純物濃度の薄い領域138となる。
【0076】
次に、図6(e)に示すように、ソース領域161,163及びドレイン領域162,164を形成する。この時、ゲート側壁絶縁膜153を利用して、公知の方法でゲート電極側壁絶縁膜やLDD(Lightly Doped Drain)領域を形成してもよい。また、ゲート電極側壁絶縁膜を形成する工程を、例えばシリコンナイトライドの堆積及びエッチングバックにより行なえば、ソース領域161,163及びドレイン領域162,164と素子分離領域132との境界に存する段差にはシリコンナイトライドからなるサイドウォール154が形成される。したがって、ソース領域161,163及びドレイン領域162,164上にコンタクト孔を形成する際に素子分離領域132が掘れてソース・ドレイン接合が剥き出しになってリーク電流が発生するのを防止することができる。
【0077】
なお、DTMOSを作成するために必須である、ゲート電極と浅いウェル領域とを接続する方法は、特開平10−22462号公報で開示されている。
【0078】
この後、不純物の活性化アニールを行う。活性化アニールは、不純物が十分に活性化され、かつ不純物が過度に拡散しないような条件で行う。例えば、800〜1000℃で10〜100秒アニールすることができる。
【0079】
この後、公知の手法により、配線等を形成することによりCMOS回路を構成して半導体装置を形成することができる。
【0080】
なお、DTMOS以外にも、通常構造のMOSFETが混在していても良い。この場合は、通常のMOSFETとすべき素子においては、ゲート電極と浅いウェル領域とを接続せず、浅いウェル領域の電位を固定すればよい。
【0081】
上記製造方法によれば、あらかじめ浅いウェル領域の最上層部に不純物濃度の濃い領域を形成しておいて、その後に単結晶シリコン膜をエピタキシャル成長させている。そのため、イオン注入では困難な急峻なプロファイルを形成することができる。また、活性領域上に成長した膜は基板結晶の方位を受け継いだ単結晶シリコンであるから、改めて再結晶化するための熱工程が不要となり、急峻なプロファイルを形成することができる。したがって、基板バイアス効果が顕著なDTMOSからなるCMOS回路を形成することができる。
【0082】
本実施の半導体装置によれば、DTMOSのチャネル領域の直下には不純物濃度の薄い領域が形成され、さらにその下には不純物濃度が濃い領域が形成されている。上記不純物濃度の薄い領域は、通常の不純物プロファイルをもつDTMOSで形成されるゲート空乏層幅より薄いので、ゲート絶縁膜から浅いウェル領域側に伸びる空乏層幅が抑制される。そのため、基板バイアス効果が増大するので、DTMOSの閾値を高くしてオフ電流を少なくすることができる。したがって、DTMOSによるCMOS回路からなる半導体装置を、動作速度を高速に保ったまま低消費電力化することができる。
【0083】
(本実施の形態3)
本実施の形態3は、実施の形態2の半導体装置を形成する他の方法に関する。図7及び図8を用いて本実施の形態3の半導体装置の形成手順を説明する。
【0084】
素子分離領域131,132、深いウェル領域121,122、及び浅いウェル領域123,124は実施の形態2で説明した手順で形成する。
【0085】
次に、図7(a)に示すように、イオン注入により、浅いウェル領域123,124の上層部に非晶質領域211を形成する。上記イオン注入に用いるイオン種は、半導体に導電性を与えないものが好ましいが、特に限定されない。より好ましくは、基板と同じ原子よりなるイオン種を用いるのが良い。そのようにすれば、後に再結晶化すれば不純物準位に起因するリーク電流等を抑えることができる。例えば、シリコン基板を用いた場合は、28Si+イオンを用いるのが良い。その場合、例えば、注入エネルギーとして5〜50KeV、注入量として1×1014〜1×1016cm-2の条件とすることができる。無論、注入条件はこの限りではない。
【0086】
次に、図7(b)に示すように、ハロゲンイオンを非晶質領域211に注入する。上記ハロゲンイオンとしては、19F+イオンを用いるのが好ましい。19F+イオンを用いた場合、他のハロゲンを用いた場合に比べて素子の特性の劣化を抑えることができる。なお、浅いウェル領域123,124の上層部に非晶質領域211が形成されない場合、ハロゲン原子212は注入された場所に留まらずに基板外に逃げてしまうことが分かっている。しかしながら、非晶質領域211に注入されたハロゲン原子212は非晶質領域211に留まっている。
【0087】
次に、図7(c)及び図8(d)に示すように、フォトレジスト213をマスクとして、N型の浅いウェル領域124の上層部に形成された非晶質領域211中にN型の不純物濃度が濃い領域226を、P型の浅いウェル領域123の上層部に形成された非晶質領域212中にP型の不純物濃度が濃い領域225を、夫々イオン注入により形成する。この時、非晶質領域212の最上層部には、例えば厚さ5nm〜40nmの不純物濃度の薄い領域が残るように、注入条件を定めれば良い。
【0088】
次に、図8(e)に示すように、非晶質領域212を再結晶化する熱処理を行なう。このとき、ハロゲン原子の作用により、不純物濃度が濃い領域225,226の不純物原子はほとんど拡散しない。かくして、不純物濃度が濃い領域225,226の上に、P型の不純物濃度が薄い領域237及びN型の不純物濃度が薄い領域238を残すことができる。なお、この後に行なわれるゲート形成工程やソース・ドレイン領域形成工程における熱処理が、上記非晶質領域212を再結晶化する熱処理を兼ねていても良い。
【0089】
次に、図8(f)に示すように、実施の形態2で説明した手順でゲート電極、ソース・ドレイン領域等を形成して半導体装置が完成する。
【0090】
上記手順によっても、DTMOSのチャネル領域の直下には不純物濃度の薄い領域を形成し、さらにその下には不純物濃度が濃い領域を形成することができる。上記不純物濃度の薄い領域は、通常の不純物プロファイルをもつDTMOSで形成されるゲート空乏層幅より薄くすることができるので、ゲート絶縁膜から浅いウェル領域側に伸びる空乏層幅を抑制することができる。したがって、DTMOSの基板バイアス効果を増大させて、駆動電流を大きくすることができる。
【0091】
さらに上記手順によれば、実施の形態2で説明した手順では必要となる選択エピタキシャル成長工程等が不要であり、主たる工程は注入工程のみでよい。選択エピタキシャル成長は歩留りが悪化する原因となることがあるが、上記手順によればそのような恐れがない。したがって、簡単な工程で、歩留り良く、実施の形態2の半導体装置を形成することができる。
【0092】
(実施の形態4)
本実施の形態4の半導体装置は、DTMOSからなるCMOS回路において、DTMOSの基板バイアス効果を増大することにより所望のドレイン電流を得るための閾値を上昇させ、結果としてオフ電流を減少させる別の方法を示すものである。本実施の形態4の半導体装置を、図9を用いて説明する。
【0093】
本実施の形態4の半導体装置が、実施の形態2の半導体装置と異なるのは、ゲート絶縁膜直下における不純物プロファイルのみであり、いわゆるカウンタードープ構造となっている。
【0094】
Nチャネル型DTMOS6のゲート絶縁膜151の直下には、N型の不純物濃度の薄い領域173が形成され、さらにその下部にN型の不純物濃度の濃い領域171が形成されている。一方、Pチャネル型DTMOS7のゲート絶縁膜151の直下には、P型の不純物濃度の薄い領域174が形成され、さらにその下部にP型の不純物濃度の濃い領域172が形成されている。不純物濃度の薄い領域173,174の厚さは、例えば、5nm〜10nmとし、不純物濃度を5×1015cm-3〜2×1017cm-3とすることができる。また、不純物濃度の濃い領域171,172の厚さは、例えば、5nm〜15nmとし、不純物濃度を1×1016cm-3〜2×1018cm-3とすることができる。しかしながら、夫々不純物濃度はこの限りではない。
【0095】
本実施の形態の半導体装置を形成する手順は、実施の形態3で説明した手順を用いれば良い。ただし、P型の浅いウェル領域123上にはN型の不純物濃度の濃い領域171及びN型の不純物濃度が薄い領域173を、N型の浅いウェル領域124上にはP型の不純物濃度の濃い領域172及びP型の不純物濃度が薄い領域174を、夫々形成する点が異なる。上記手順によれば、選択エピタキシャル成長工程を行なう必要がない。したがって、簡単な工程で、歩留り良く、実施の形態4の半導体装置を形成することができる。
【0096】
本実施の形態の半導体装置によっても、ゲート空乏層幅を抑制することができる。しかも、γは0.8〜1.0程度にまで大きくすることができるので、基板バイアス効果は実施の形態2の半導体装置よりもいっそう大きくすることができる。したがって、より低消費電力で高速動作が可能な、DTMOSによるCMOS回路からなる半導体装置が提供される。
【0097】
(実施の形態5)
実施の形態1の半導体装置と、実施の形態2または4の半導体装置との長所を組み合わせれば、更に低消費電力な、DTMOSによるCMOS回路からなる半導体装置が提供される。
【0098】
実施の形態1の半導体装置では、スタンドバイ時に電源電圧を低下させることにより、ゲート電流を低減する。しかしながら、例えば図1の例では、電源電圧が0.4V以下となる領域ではリーク電流に対する寄与はオフ電流が支配的になる。そのため、更にリーク電流を減少させるためには、閾値を上げれば良いが、そうするとドライブ電流が減少して回路の動作速度が低下してしまう。
【0099】
そこで、実施の形態2または4の半導体装置を用いれば、基板バイアス効果の増大により、DTMOSのドライブ電流を保ったまま閾値を上げることができるので、オフリークを低減することができる。回路がスタンドバイ時には、その分更に電源電圧を低下させてゲート電流を低減することが有効となる。したがって、DTMOSによるCMOS回路からなる半導体装置を、動作速度を高速に保ったまま更に低消費電力化することができる。
【0100】
(実施の形態6)
実施の形態1,2,4,5のいずれかの半導体装置を、スタティック型ランダムアクセスメモリ(SRAM)に用いることができる。SRAMは高速動作が可能ではあるが、揮発性メモリであるために、スタンドバイ時のリーク電流が問題となっていた。
【0101】
図10は本実施の形態5となるSRAMの回路図である。N1,N2,ST1,ST2はNチャネル型DTMOSであり、P1,P2はPチャネル型DTMOSである。また、WDはワード線、BIT1は第1ビット線、BIT2は第2ビット線、VDDは電源線、GNDは接地線である。
【0102】
N1とP1、N2とP2は夫々対になって相補型のインバータ回路を構成し、2つのインバータ回路がフリップフロップ回路を構成している。また、ST1とST2は選択トランジスタとなっている。SRAMをDTMOSで構成した場合、実施の形態1〜4のいずれかの半導体装置を用いることにより、スタンドバイ時のリーク電流を低減することができる。したがって、スタティック型ランダムアクセスメモリの動作速度を高速に保ったまま低消費電力化することができる。(実施の形態7)
実施の形態1,2,4〜6のいずれかの半導体装置を、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器などが挙げられる。
【0103】
図11は、携帯電話の例を示している。制御回路311には、本発明の半導体装置が組み込まれている。なお、上記制御回路311は、本発明の半導体装置からなる論理回路と、メモリとを混載したLSI(大規模集積回路)から成っていてもよい。312は電池、313はRF(無線周波数)回路部、314は表示部、315はアンテナ部、316は信号線、317は電源線である。
【0104】
本発明の半導体装置を携帯電子機器に用いることにより、携帯電子機器の機能と動作速度を保ったままLSI部の消費電力を大幅に下げることが可能になる。これにより、電池寿命を大幅にのばすことが可能になる。
【0105】
【発明の効果】
以上より明らかなように、第1の発明の半導体装置の製造方法によれば、上記ウェル領域内に上記イオン種を注入することにより上記非晶質化された領域を形成し、上記非晶質化された領域に上記ハロゲン原子を導入する。その後、上記非晶質化された領域に第1導電型を与える不純物を導入し、さらに上記非晶質化された領域を再結晶化させるための熱工程を行なう。そのため、上記動的閾値トランジスタのチャネル領域の直下には不純物濃度の薄い領域を形成し、さらにその下には不純物濃度が濃い領域を形成することができる。上記不純物濃度の薄い領域は、その厚さが通常の不純物プロファイルをもつ動的閾値トランジスタで形成されるゲート空乏層幅より薄くすることができる(すなわち、極めて急峻な不純物プロファイルを形成することができる)ので、ゲート絶縁膜から浅いウェル領域側に伸びる空乏層幅を抑制することができる。したがって、動的閾値トランジスタの基板バイアス効果を増大させて、駆動電流を大きくすることができる。
【0106】
更にまた、上記手順によれば、選択エピタキシャル成長工程等が不要であり、主たる工程は注入工程のみでよい。選択エピタキシャル成長は歩留りが悪化する原因となることがあるが、上記手順によればそのような恐れがない。したがって、簡単な工程で、歩留り良く、基板バイアス効果が大きく駆動電流が大きな半導体装置を形成することができる。
【0107】
また、第2の発明の半導体装置の製造方法は、第1の発明の半導体装置の製造方法において、上記ハロゲン原子を導入する工程の後に導入する不純物を第2導電型としたものである。上記手順によれば、動的閾値トランジスタの基板バイアス効果をさらに効果的に増大して、非常に大きな駆動電流を得ることができる。
【0108】
1実施の形態によれば、上記半導体はLSIの材料として最も広く使われているシリコンであるので、本発明の半導体装置の製造方法によって、上記動的閾値トランジスタと他の素子とを混載するのが容易となる。また、上記イオン種は上記半導体を構成する元素と同種であるので、再結晶後の不純物準位に起因するリーク電流等を抑えることができる。
【0109】
また、1実施の形態は、上記ハロゲン原子を具体的に特定するものである。上記実施の形態によれば、他のハロゲン原子(塩素原子、臭素原子等)に比べて素子の特性の劣化を抑えることができる。
【0110】
また、第3の発明の半導体装置は、上記第1あるいは第2の発明の半導体装置の製造方法により製造された動的閾値トランジスタからなる相補型回路を備えた半導体装置である。上記動的閾値トランジスタは基板バイアス効果が大きいので、駆動力を落さずに閾値を高くすることができる。そのため、オフ電流を少なくすることができる。したがって、動的閾値トランジスタによる相補型回路からなる半導体装置を、動作速度を高速に保ったまま低消費電力化することができる。
【0111】
1実施の形態によれば、上記相補型の回路が高速に動作する必要があるときには、上記相補型回路をアクティブモードとし、上記相補型の回路が高速に動作する必要がない時は上記相補型回路をスタンドバイモードとする。上記相補型の回路がスタンバイモードにあるときには、上記相補型の回路がアクティブモードにあるときに比べて上記相補型に供給される電源電圧が低くなる。そのため、上記相補型の回路がスタンドバイ状態にあるときには、動的閾値トランジスタからなる相補型回路のリーク電流の多くを占めるゲート電流を大幅に低減することができる。一方、上記相補型の回路がアクティブ状態にあるときには、十分大きな駆動電流が得られるので、上記相補型の回路を高速に動作させることができる。したがって、動的閾値トランジスタの相補型回路からなる半導体装置を、動作速度を高速に保ったまま低消費電力化することができる。
【0112】
また、第4の発明のスタティック型ランダムアクセスメモリ装置によれば、スタティック型ランダムアクセスメモリ装置が第3の発明の半導体装置を具備しているから、リーク電流を低減することができる。したがって、スタティック型ランダムアクセスメモリの動作速度を高速に保ったまま低消費電力化することができる。
【0113】
また、第5の発明の携帯電子機器によれば、携帯電子機器の機能と動作速度を保ったままLSI部の消費電力を大幅に下げることが可能になる。これにより、電池寿命を大幅にのばすことが可能になる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1の半導体装置を構成する、Nチャネル型DTMOSのドレイン電流およびゲート電流のゲート電圧依存性を示すグラフである。
【図2】 本発明の実施の形態1の半導体装置を構成する、Pチャネル型DTMOSのドレイン電流およびゲート電流のゲート電圧依存性を示すグラフである。
【図3】 本発明の実施の形態1の半導体装置の構成図である。
【図4】 本発明の実施の形態2の半導体装置の断面図である。
【図5】 本発明の実施の形態2の半導体装置を作成する手順を示す図である。
【図6】 本発明の実施の形態2の半導体装置を作成する手順を示す図である。
【図7】 本発明の実施の形態3の半導体装置の作成手順を示す図である。
【図8】 本発明の実施の形態3の半導体装置の作成手順を示す図である。
【図9】 本発明の実施の形態4の半導体装置の断面図である。
【図10】 本発明の実施の形態5のスタティック型ランダムアクセスメモリ装置の回路図である。
【図11】 本発明の実施の形態5の携帯電子機器の構成図である。
【図12】 Nチャネル型DTMOSのドレイン電流およびゲート電流のゲート電圧依存性を示すグラフであり、従来技術の問題点を説明する図である。
【図13】 DTMOSを用いて構成したインバータ回路の回路図であり、従来技術の問題点を説明する図である。
【符号の説明】
111・・・半導体基板
121・・・N型の深いウェル領域
122・・・P型の深いウェル領域
123・・・P型の浅いウェル領域
124・・・N型の浅いウェル領域
125、225、172・・・P型の不純物濃度の濃い領域
126、226、171・・・N型の不純物濃度の濃い領域
131、132・・・素子分離領域
137、237、174・・・P型の不純物濃度の薄い領域
138、238、173・・・N型の不純物濃度の薄い領域
141・・・単結晶シリコン膜
142・・・ポリシリコン膜
151・・・ゲート絶縁膜
152・・・ゲート電極
153・・・ゲート側壁絶縁膜
161・・・N型のソース領域
162・・・N型のドレイン領域
211・・・非晶質領域
212・・・ハロゲン原子
Claims (8)
- ゲート電極と第1導電型の半導体からなるウェル領域とが電気的に接続され、チャネル領域の直下には不純物濃度の薄い領域が形成され、該不純物濃度の薄い領域の下には不純物濃度が濃い領域が形成された動的閾値トランジスタを備えた半導体装置を製造する方法において、
上記第1導電型の半導体からなるウェル領域に、上記半導体にイオン種を注入して、上記第1導電型の半導体からなるウェル領域の上層部に非晶質化された領域を形成する工程と、
上記非晶質化された領域にハロゲン原子を導入する工程と、
上記ハロゲン原子を導入する工程の後に上記非晶質化された領域中に、該領域の最上層部には不純物濃度の薄い領域が残るように、第1導電型を与える不純物を導入して、第1導電型の不純物濃度が濃い領域を形成する工程と、
上記第1導電型の不純物濃度が濃い領域を形成する工程の後に上記非晶質化された領域を再結晶化させるための熱処理工程とを含むことを特徴とする半導体装置の製造方法。 - ゲート電極と第1導電型の半導体からなるウェル領域とが電気的に接続され、チャネル領域の直下には不純物濃度の薄い領域が形成され、該不純物濃度の薄い領域の下には不純物濃度が濃い領域が形成された動的閾値トランジスタを備えた、カウンタードープ構造の半導体装置を製造する方法において、
上記第1導電型の半導体からなるウェル領域に、上記半導体にイオン種を注入して、上記第1導電型の半導体からなるウェル領域の上層部に非晶質化された領域を形成する工程と、
上記非晶質化された領域にハロゲン原子を導入する工程と、
上記ハロゲン原子を導入する工程の後に上記非晶質化された領域中に、該領域の最上層部には不純物濃度の薄い領域が残るように、第2導電型を与える不純物を導入して、第2導電型の不純物濃度が濃い領域を形成する工程と、
上記第2導電型の不純物濃度が濃い領域を形成する工程の後に上記非晶質化された領域を再結晶化させるための熱処理工程とを含むことを特徴とする半導体装置の製造方法。 - 請求項1あるいは請求項2に記載の半導体装置の製造方法であって、
上記半導体はシリコンであり、上記イオン種はシリコンイオンであることを特徴とする半導体装置の製造方法。 - 請求項1乃至3のいずれかに記載の半導体装置の製造方法であって、
上記ハロゲン原子とはフッ素原子であることを特徴とする半導体装置の製造方法。 - 動的閾値トランジスタで構成される相補型の回路を備えた半導体装置であって、
請求項1乃至3のいずれかに記載の半導体装置の製造方法で製造されたことを特徴とする半導体装置。 - 請求項5に記載の半導体装置であって、
上記相補型の回路は、
上記相補型の回路を高速で動作させるアクティブモードと、
上記相補型の回路を低速で動作させ、もしくは動作を停止させるスタンドバイモードと
の少なくとも2つのモードを有し、
上記相補型の回路がスタンドバイモードにあるときには、上記相補型の回路がアクティブモードにあるときよりも低い電源電圧が上記相補型の回路に供給されることを特徴とする半導体装置。 - 請求項5あるいは請求項6に記載の半導体装置を具備したことを特徴とするスタティック型ランダムアクセスメモリ装置。
- 請求項5あるいは請求項6に記載の半導体装置もしくは請求項7に記載のスタティック型ランダムアクセスメモリ装置を具備したことを特徴とする携帯電子機器。
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