JP7116275B2 - 堅牢なサブスレッショルド動作を備えるｍｏｓｆｅｔトランジスタ - Google Patents

堅牢なサブスレッショルド動作を備えるｍｏｓｆｅｔトランジスタ Download PDF

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Description

本願は、一つ又は複数の金属酸化物半導体（ＭＯＳ）トランジスを有する集積回路の製造に関する。
低電流アナログ集積回路において用いるためのトランジスタは、サブスレッショルド電圧で動作することを期待されることがある。トランジスタマッチングは、概して、アナログ回路要素の性能及び精度に影響を及ぼす。トランジスタの寄生構成要素は、トランジスタのマッチング能力に影響を与え得る。例えば、或るチャネル関連の寄生構成要素が、トランジスタの閾値電圧を低下させ得、それにより、サブスレッショルド動作におけるトランジスタの性能及び精度に影響が及ぼされる。
基板上に形成される幾つかのトランジスタ領域を備える集積回路の一つの例示の実装において、トランジスタ領域は互いから離間され、トランジスタ領域の各々は、縦（長手）寸法及び横寸法によって画定される。トランジスタ領域の各々は、チャネル領域、端子領域、及び、エッジブロック領域を含む。チャネル領域は、横寸法に沿って位置し、縦寸法に沿ったチャネルエッジ領域を含む。端子領域は、チャネル領域の近隣に位置し、第１の導電型の第１のドーパントでドープされる。エッジブロック領域は、縦寸法に沿って、及び、チャネルエッジ領域の近隣に位置する。エッジブロック領域は、第１の導電型とは反対の第２の導電型の第２のドーパントでドープされる。また、説明される集積回路は、トランジスタのチャネル領域の上方に位置するゲート電極を含む。
基板上に形成される幾つかのｎチャネルトランジスタ領域を備える集積回路の別の例示の実装において、トランジスタ領域は互いから離間され、トランジスタ領域の各々は、縦寸法及び横寸法によって画定される。トランジスタ領域の各々は、チャネル領域、端子領域、及び、エッジブロック領域を含む。チャネル領域は、横寸法に沿って位置し、チャネル領域は、縦寸法に沿ったチャネルエッジ領域を含む。端子領域は、チャネル領域の近隣に位置し、ｎ型ドーパントでドープされる。エッジブロック領域は、縦寸法に沿って、及び、チャネルエッジ領域の近隣に位置する。エッジブロック領域は、ｐ型ドーパントでドープされる。また、説明される集積回路は、トランジスタのチャネル領域の上方に位置するゲート電極を含む。
基板上に形成される幾つかのトランジスタ領域を備える集積回路の更に別の例示の実装において、トランジスタ領域は互いから離間され、トランジスタ領域の各々は、縦寸法及び横寸法によって画定される。トランジスタ領域の各々は、チャネル領域、及び、エッジリカバリ領域を含む。チャネル領域は、横寸法に沿って位置し、縦寸法に沿ったチャネルエッジ領域を含む。チャネル領域は、ドーパントでドープされ、第１のドーピング濃度を有する。エッジリカバリ領域は、チャネルエッジ領域と重なり、エッジリカバリ領域は、同じドーパントでドープされ、第１のドーピング濃度より高い第２のドーピング濃度を有する。また、説明される集積回路は、トランジスタのチャネル領域の上方に位置するゲート電極を含む。
例示の実施形態の或る態様に従った、金属酸化物半導体（ＭＯＳ）トランジスタの上面図を示す。
例示の実施形態の或る態様に従った、ＭＯＳトランジスタの断面図を示す。
例示の実施形態の或る態様に従った、ＭＯＳトランジスタの電圧依存電流チャートを示す。
例示の実施形態の或る態様に従った、エッジリカバリＭＯＳトランジスタの上面図を示す。
例示の実施形態の或る態様に従った、拡張エッジリカバリＭＯＳトランジスタの上面図を示す。
例示の実施形態の或る態様に従った、エッジリカバリＭＯＳトランジスタの断面図を示す。
例示の実施形態の或る態様に従った、エッジリカバリマスクの上面図を示す。
例示の実施形態の或る態様に従った、拡張エッジリカバリマスクの上面図を示す。
例示の実施形態の或る態様に従った、リグレッシブ（regressive）エッジブロックＭＯＳトランジスタの上面図を示す。
例示の実施形態の或る態様に従った、プログレッシブエッジブロックＭＯＳトランジスタの上面図を示す。
例示の実施形態の或る態様に従った、リグレッシブエッジブロックＭＯＳトランジスタの断面図を示す。
例示の実施形態の或る態様に従った、プログレッシブエッジブロックＭＯＳトランジスタの断面図を示す。
例示の実施形態の或る態様に従った、リグレッシブエッジブロックマスクの上面図を示す。
例示の実施形態の或る態様に従った、プログレッシブエッジブロックマスクの上面図を示す。
例示の実施形態の或る態様に従った、分離されたリグレッシブエッジブロックＭＯＳトランジスタの上面図を示す。
例示の実施形態の或る態様に従った、自己整合された分離されたプログレッシブエッジブロックＭＯＳトランジスタの上面図を示す。
例示の実施形態の或る態様に従った、分離されたリグレッシブエッジブロックＭＯＳトランジスタの縦方向断面図を示す。
例示の実施形態の或る態様に従った、分離されたリグレッシブエッジブロックＭＯＳトランジスタの横方向断面図を示す。
例示の実施形態の或る態様に従った、自己整合された分離されたリグレッシブエッジブロックＭＯＳトランジスタの縦方向断面図を示す。
例示の実施形態の或る態様に従った、自己整合された分離されたリグレッシブエッジブロックＭＯＳトランジスタの横方向断面図を示す。
例示の実施形態の或る態様に従った、分離されたリグレッシブエッジブロックマスクの上面図を示す。
例示の実施形態の或る態様に従った、分離されたプログレッシブエッジブロックマスクの上面図を示す。
例示の実施形態の或る態様に従った、デュアル分離されたリグレッシブエッジブロックＭＯＳトランジスタの上面図を示す。
例示の実施形態の或る態様に従った、デュアル自己整合された分離されたプログレッシブエッジブロックＭＯＳトランジスタの上面図を示す。
例示の実施形態の或る態様に従った、デュアル分離されたリグレッシブエッジブロックＭＯＳトランジスタの断面図を示す。
例示の実施形態の或る態様に従った、デュアル分離されたリグレッシブエッジブロックマスクの上面図を示す。
例示の実施形態の或る態様に従った、デュアル分離されたプログレッシブエッジブロックマスクの上面図を示す。
例示の実施形態の或る態様に従った、デュアル自己整合された分離されたリグレッシブエッジブロックマスクの上面図を示す。
例示の実施形態の或る態様に従った、デュアル自己整合された分離されたプログレッシブエッジブロックマスクの上面図を示す。
例示の実施形態の或る態様に従った、ＭＯＳトランジスタを製造するためのプロセスのフローチャートを示す。
種々の図面における同様の参照記号は、同様の要素を示す。図面は一定の縮尺で描かれていない。
例示の実施形態において、ＭＯＳトランジスタは、チャネル領域に関連する寄生構成要素を抑制及び／又は除去することによって、堅牢なサブスレッショルド動作を提供する。これらの寄生構成要素は、チャネルの縦（長手）方向エッジの周りに配置され、これらの寄生構成要素は、トランジスタの全体的な閾値電圧を低下させ得、トランジスタのサブスレッショルド挙動を歪ませ得る。これらの寄生構成要素は、トランジスタチャネルのエッジの閾値電圧をシフトすることによって抑圧され得る。また、これらの寄生構成要素は、トランジスタチャネルのエッジがサブスレッショルド電流を導通するのを阻止することによって除去され得る。
図１Ａ及び図１Ｂは、金属酸化物半導体（ＭＯＳ）トランジスタ１００の上面図及び横方向断面図を示す。ＭＯＳトランジスタ１００は基板１０１上に形成され、基板１０１は、ＭＯＳトランジスタ１００の複数の事象を含み得、複数の事象は、互いから離間され、集積回路を形成するために相互接続される。ＭＯＳトランジスタ１００はウェル１０２を含み、ウェル１０２は、基板１０１内へ不純物を注入することによって形成される。例えば、ウェル１０２は、軽くドープされたｐ型材料（例えば、ホウ素）を含み得、この場合、ＭＯＳトランジスタ１００はｎチャネルデバイスであり、或いは、ウェル１０２は、軽くドープされたｎ型材料（例えば、リン）を含み得、この場合、ＭＯＳトランジスタ１００はｐチャネルデバイスである。ＭＯＳトランジスタ１００は絶縁構造１０４によって絶縁され、絶縁構造１０４は、ＬＯＣＯＳ（local oxidation of silicon）構造、又は、シャロートレンチアイソレーション（ＳＴＩ）構造であり得る。絶縁構造１０４は、ウェル１０２内のトランジスタ活性領域（以降、「トランジスタ領域」）１０６を水平方向に囲み、それゆえ、これを絶縁する。
トランジスタ領域１０６は、縦（長手）寸法及び横寸法によって画定される。概して、縦寸法は、ＭＯＳトランジスタ１００のチャネル長さに関連し、横寸法は、ＭＯＳトランジスタ１００のチャネル幅に関連する。トランジスタ領域１０６は、チャネル領域１１６、第１の端子領域１１２、及び、第２の端子領域１１４を含む。チャネル領域１１６は横寸法に沿って位置する。チャネル領域１１６は、ウェル１０２の一部であり得、又は、ウェル１０２と同じドーパントではあるが、異なるドーピング濃度でエンハンスされ得る。例えば、ＭＯＳトランジスタ１００がｎチャネルデバイスである場合、チャネル領域１１６は、一実装においてｐウェル（例えば、１０２）の一部であり得、又は、チャネル領域１１６は、ｐウェル（例えば、１０２）より高いドーピング濃度のｐ型ドーパントでドープされ得る。また、例えば、ＭＯＳトランジスタ１００がｐチャネルデバイスである場合、チャネル領域１１６は一実装においてｎウェル（例えば、１０２）の一部であり得、又は、チャネル領域１１６は、ｎウェル（例えば、１０２）より高いドーピング濃度でｎ型ドーパントでドープされ得る。
チャネル領域１１６は、概して、横寸法に沿って、及び、トランジスタ領域１０６の中央部に位置する。第１の端子領域１１２及び第２の端子領域１１４は、チャネル領域１１６を挟んだサンドウィッチ構成を形成するように、チャネル領域１１６の近隣に配置される。一般に、端子領域１１２及び１１４は、チャネル領域１１６とは反対の導電型のドーパントを含む。例えば、ｎチャネルデバイスにおいて、端子領域１１２及び１１４はｎ型ドーパント（例えば、リン）でドープされる。或いは、例えば、ｐチャネルデバイスにおいて、端子領域１１２及び１１４はｐ型ドーパント（例えば、ホウ素）でドープされる。端子領域１１２及び１１４のどちらか一方が、ＭＯＳトランジスタ１００のソースノード又はドレインノードとして適応され得る。この説明の目的で、第１の端子領域１１２はドレインノード（又は、ドレイン領域）と指定され、第２の端子領域１１４はソースノード（又は、ソース領域）と指定される。しかし、実際には、逆の指定も可能である。
ＭＯＳトランジスタ１００は、チャネル領域１１６の上方に位置するゲート構造を含む。ゲート構造は、ゲート酸化物層１２４及びゲート電極１２２を含む。ゲート酸化物層１２４は、二酸化ケイ素材料を含み得る。ゲート電極１２２は、ポリシリコンエピタキシャル成長を用いて形成され得る。ゲート電極１２２は、絶縁構造１０４に重なるように横寸法に沿って延在し得る。また、ゲート電極１２２は、端子領域１１２及び１１４を形成するための自己整合手段として用いられ得る。
チャネル領域１１６は、縦寸法に沿って絶縁構造１０４と接するチャネルエッジ領域１１８を含む。絶縁構造１０４が形成された後、チャネルエッジ領域１１８内のドーパントは絶縁構造１０４に移動し得る。例えば、或るｎチャネルデバイス（例えば、ＭＯＳトランジスタ）において、ドーパント移動は、横寸法に沿ったチャネル領域１１６における不均一なドーパント濃度を生じさせるのに充分であり得る。具体的には、チャネルエッジ領域１１８は、チャネルメイン領域（すなわち、ドーパント移動のない、チャネルエッジ領域１１８の近隣に位置するチャネル領域１１６）より低いドーピング濃度を有し得る。チャネルエッジ領域１１８のこの一層低いドーピング濃度は、ＭＯＳトランジスタ１００のチャネルエッジ領域１１８の周りの閾値電圧ＶＴを低下させ得る。ＭＯＳトランジスタ１００が低電流回路要素（例えば、１００ｎＡより低い平均電流）に配置される場合には、チャネルエッジ領域１１８の周りのこの一層低い閾値電圧ＶＴは、低電流回路要素のトランジスタマッチングを低下させるおそれがある。また、トランジスタマッチングの低下は、低電流回路要素のアナログ応用例の精度に影響を与えるおそれがある。
例えば、図１Ｃに示すように、傾斜１３２及び傾斜１３４は、サブスレッショルド条件（すなわち、閾値電圧ＶＴより低いゲート－ソースバイアスＶＧＳ）において動作するＭＯＳトランジスタ１００の期待される挙動を表す。傾斜１３２は、ドレイン－ソースバイアスＶＤＳが約０．１Ｖのときにチャネル領域１１６を介して流れる電流を表し、傾斜１３４はドレイン－ソースバイアスＶＤＳが約５Ｖのときにチャネル領域１１６を介して流れる電流を表す。トランジスタマッチングにとって、傾斜１３２及び１３４は、サブスレッショルド領域内で線形であることが期待される。しかし、チャネルエッジ領域１１８によってもたらされる寄生効果に起因して、実際の傾斜１４２及び１４４は、２つの局面で、期待される傾斜１３２及び１３４から逸脱している。一つは、チャネルエッジ領域１１８は、ゲート－ソースバイアスＶＧＳが０Ｖのときでさえ、相当量の電流（例えば、図１Ｃに示すように１×１０－１２Ａ～１×１０－１１Ａ）を導通し始めることがあり、それにより、ＭＯＳトランジスタ１００がオフにされたと思われるときに、実質的な漏れが生じる。もう一つは、実際の傾斜１４２及び１４４は、期待される傾斜１３２及び１３４と比較すると、線形性が劣り、これが、ＭＯＳトランジスタ１００のマッチング性（matchability）に影響を与え得る。チャネルエッジ領域１１８によって生じた逸脱は、チャネル領域１１６のチャネル幅（Ｗ）（図１Ａ及び図１Ｂ参照）の平方根に反比例する。これは、チャネル幅（Ｗ）の変動に対して、チャネルエッジ領域１１８のチャネルエッジ幅（Ｗｅ）が比較的一定であるからである。チャネル幅（Ｗ）が小さくなると、チャネルエッジ幅（Ｗｅ）は、チャネル幅（Ｗ）の一層大きな部分を占め、サブスレッショルド逸脱が一層顕著になり得る。
例示の実施形態は、上記したようなサブスレッショルド逸脱を克服するために種々の解決策を提供する。一実装において、説明される解決策は、チャネルエッジ領域内の閾値電圧をシフトすることによって、チャネルエッジ領域（例えば、１１８）の寄生効果を抑制するＭＯＳトランジスタを取り入れる。図２Ａ～図２Ｅは、寄生抑制解決策の幾つかの態様を図示する。別の実装において、説明される解決策は、チャネルエッジ領域（例えば、１１８）がサブスレッショルド電流を導通するのを防止することによって、チャネルエッジ領域の寄生効果を除去するＭＯＳトランジスタを取り入れる。図３Ａ～図３Ｆ、図４Ａ～図４Ｈ、及び、図５Ａ～図５Ｇは、寄生除去解決策の幾つかの態様を図示する。
図２Ａ、図２Ｃ（図２Ａに示した断面Ｂ）、及び、図２Ｄを参照すると、エッジリカバリＭＯＳ（ＥＲＭＯＳ）トランジスタ２００の幾つかの特徴が、例示の実施形態の或る態様に従って示されている。ＥＲＭＯＳトランジスタ２００は、それらの全体的な構造に関してＭＯＳトランジスタ１００と同様である。それゆえ、ＥＲＭＯＳトランジスタ２００の幾つかの数字標示は、これらの数字標示がトランジスタ１００及び２００の両方に共通の構造的特徴を指す限り、ＭＯＳトランジスタ１００から採用される。ＥＲＭＯＳトランジスタ２００は、ＥＲＭＯＳトランジスタ２００がチャネルエッジリカバリ手段によってチャネル寄生抑制を提供するという点で、ＭＯＳトランジスタ１００と異なる。より具体的には、ＥＲＭＯＳトランジスタ２００は、一つ又は複数のエッジリカバリ領域２１８を含み、エッジリカバリ領域２１８は、チャネルエッジ領域１１８と重なり、縦方向に沿って絶縁構造１０４と接する。上記したように、チャネルエッジ領域１１８を含むチャネル領域１１６は、或るドーピング濃度のドーパントによってドープされ得る。ドーパント移動に起因して、チャネルエッジ領域１１８は、チャネル領域１１６の中心部より低いドーパント濃度を有し得る。エッジリカバリ領域２１８は、チャネルエッジ領域１１８の一部又は全部を、同じドーパントで、及び、チャネル領域１１６より高いドーピング濃度でドーピングすることによって、移動したドーパントを回復するとされる。例えば、ｎチャネルデバイスにおいて、エッジリカバリ領域２１８はｐ型ドーパント（例えば、ホウ素）によってドープされ得、或いは、ｐチャネルデバイスにおいて、エッジリカバリ領域２１８はｎ型ドーパント（例えば、リン）によってドープされ得る。
一実装において、チャネル領域１１６が一層均一なドーピング濃度を有し得るように、エッジリカバリ領域２１８のドーピング濃度は、チャネルエッジ領域１１８のドーピング濃度を回復するために充分高いものであり得る。一つの例示の実装において、エッジリカバリ領域２１８のドーピング濃度は、９×１０１５ｃｍ－３から１×１０１７ｃｍ－３の範囲であり得る。別の例示の実装において、エッジリカバリ領域２１８のドーピング濃度は、２×１０１５ｃｍ－３から１×１０１６ｃｍ－３の範囲であり得る。有利にも、エッジリカバリ領域２１８は、閾値電圧ＶＴを、その期待される値まで回復するのを助け、それにより、ＥＲＭＯＳトランジスタ２００に対する正確且つ堅牢なサブスレッショルド性能が提供される。別の実装において、エッジリカバリ領域２１８のドーピング濃度は、チャネルエッジ領域１１８の閾値電圧を、その期待される値（例えば、チャネル領域１１６のドーピング濃度）を上回って上昇させるために充分高いものであり得る。従って、チャネルエッジ領域１１８は、相当量のサブスレッショルド電流（例えば、図１Ｃにおける傾斜１３２及び１３４を参照）を導通しない。一つの例示の実装において、エッジリカバリ領域２１８のドーピング濃度は２×１０１７ｃｍ－３又はそれ以上であり得る。別の例示の実装において、エッジリカバリ領域２１８のドーピング濃度は、チャネル領域１１６のドーピング濃度より一桁の少なくとも半分高くし得る。例えば、チャネル領域１１６のドーピング濃度が５×１０１６ｃｍ－３であると想定すると、エッジリカバリ領域２１８のドーピング濃度は、１×１０１７ｃｍ－３であり得る。同様に、チャネル領域１１６のドーピング濃度が１×１０１６ｃｍ－３であると想定すると、エッジリカバリ領域２１８のドーピング濃度は５×１０１６ｃｍ－３であり得る。有利にも、エッジリカバリ領域２１８は、チャネルエッジ領域１１８のサブスレッショルド動作（例えば、図１Ｃにおける傾斜１３２及び１３４を参照）を実質的に削減することによって、チャネル領域１１６のエッジ寄生を抑制するのに役立つ。この特定の実装では、ＥＲＭＯＳトランジスタ２００の有効チャネル幅は、おおよそ、チャネル幅（Ｗ）を、チャネルエッジ幅（Ｗｅ）の２倍で減じたものである。
エッジリカバリ領域２１８は、エッジリカバリ（ＥＲ）マスク２２０を用いてウェル１０２を選択的に注入することによってつくられ得る。ＥＲマスク２２０は一つ又は複数の開口２２２を画定し、開口２２２の各々は、チャネルエッジ領域１１８の一つと重なり得る。また、開口２２２は、縦寸法に沿って絶縁構造１０４と重なるようにトランジスタ領域１０６の外側に延在し得る。概して、エッジリカバリ領域２１８は、ウェル１０２が形成された後、及び、絶縁構造１０４が形成された後につくられ得る。ＥＲマスク２２０は、他のチャネルエンハンストランジスタ（例えば、チャネル領域１１６がウェル１０２より高いドーピング濃度を有することを除いて、ＭＯＳトランジスタ１００と同様のトランジスタ）のチャネル領域全体を注入するための付加的な開口を画定し得る。例えば、ＥＲＭＯＳトランジスタ２００は５Ｖトランジスタ（すなわち、Ｍａｘｉｍｕｍ｜ＶＤＳ｜＝５Ｖ）であり得、ＥＲマスク２２０の付加的な開口は、３Ｖトランジスタ（すなわち、Ｍａｘｉｍｕｍ｜ＶＤＳ｜＝３Ｖ）のチャネルをドーピングするために用いられ得る。
エッジリカバリ領域２１８をつくるためのプロセスマージンを改善するため、エッジリカバリ領域２１８は、端子領域１１２及び／又は１１４と重なるようにチャネル領域１１６を越えて延在し得る。図２Ａ、図２Ｃ、及び、図２Ｄを参照すると、拡張エッジリカバリＭＯＳ（ＥＥＲＭＯＳ）トランジスタ２０２の幾つかの特徴が、例示の実施形態の或る態様に従って示されている。ＥＥＲＭＯＳトランジスタ２０２は、ＥＲＭＯＳトランジスタ２００と同様の構造を含む。例えば、ＥＥＲＭＯＳトランジスタ２０２は、エッジリカバリ領域２１８を含む。それゆえ、ＥＥＲＭＯＳトランジスタ２２０は、上記したようなＥＲＭＯＳトランジスタ２００の有利な特徴を組み込む。また、ＥＥＲＭＯＳトランジスタ２０２は、エッジリカバリ領域２１８から延在する、一つ又は複数の拡張エッジリカバリ領域２１９を含む。
拡張エッジリカバリ領域２１９は、拡張エッジリカバリ（ＥＥＲ）マスク２４０を用いてエッジリカバリ領域２１８と共につくられ得る。ＥＥＲマスク２４０は一つ又は複数の開口２４２を画定し、開口２４２の各々は、チャネルエッジ領域１１８の一つと重なり得、縦寸法にわたってトランジスタ領域１０６にわたって延在し得る。また、開口２４２は、縦寸法に沿って絶縁構造１０４と重なるようにトランジスタ領域１０６の外側に延在し得る。概して、エッジリカバリ領域２１８及び拡張エッジリカバリ領域２１９は、ウェル１０２が形成された後、及び、絶縁構造１０４が形成された後につくられ得る。ＥＥＲマスク２４０は、他のチャネルエンハンストランジスタ（例えば、チャネル領域１１６がウェル１０２より高いドーピング濃度を有することを除いて、ＭＯＳトランジスタ１００と同様のトランジスタ）のチャネル領域全体を注入するための付加的な開口を画定し得る。例えば、ＥＥＲＭＯＳトランジスタ２０２は５Ｖトランジスタ（すなわち、Ｍａｘｉｍｕｍ｜ＶＤＳ｜＝５Ｖ）であり得、ＥＥＲマスク２４０の付加的な開口は、３Ｖトランジスタ（すなわち、Ｍａｘｉｍｕｍ｜ＶＤＳ｜＝３Ｖ）のチャネルをドーピングするために用いられ得る。
寄生抑制に加えて、例示の実施形態は、チャネルエッジ領域（例えば、１１８）の寄生効果を除去するために種々のメカニズムを取り入れる。一実装において、チャネルエッジ領域の寄生効果を除去するためにエッジブロック領域が形成される。エッジブロック領域は、縦寸法に沿って端子領域（例えば、１１２又は１１４）と接し、エッジブロック領域は、概して、チャネルエッジ領域の近隣に位置する。エッジブロック領域は、端子領域（例えば、１１２及び１１４）のドーパントとは反対の導電型を有するドーパントでドープされる。例えば、ｎチャネルデバイスにおいて、エッジブロック領域はｐ型材料（例えば、ホウ素）でドープされ、或いは、ｐチャネルデバイスにおいて、エッジブロック領域はｎ型材料（例えば、リン）でドープされる。チャネルエッジ領域へのその近接性、及び、端子領域とは反対のその導電性に起因して、エッジブロック領域は、ゲート電極（例えば、１２２）がサブスレッショルド電圧を受け取るとき、チャネルエッジ領域が電流を導通するのを防止する。
例示の実施形態は、幾つかのタイプのエッジブロック領域（以降、「エッジブロッカー」）を取り入れる。例えば、図３Ａ、図３Ｃ、及び、図３Ｅは、リグレッシブエッジブロック領域３１２を図示し、図３Ｂ、図３Ｄ、及び、図３Ｆは、プログレッシブエッジブロック領域３１４を図示し、図４Ａ、図４Ｃ～図４Ｄ、図４Ｇ～図４Ｈ、図５Ａ、及び、図５Ｃ～図５Ｅは、分離されたプログレッシブエッジブロック領域４１２を図示し、図４Ｂ、図４Ｅ～図４Ｆ、図５Ｂ、及び、図５Ｆ～図５Ｇは、自己整合を有する分離されたプログレッシブエッジブロック領域４１２を図示する。
図３Ａ、図３Ｃ（図３Ａの断面Ｃ）、及び、図３Ｅを参照すると、リグレッシブエッジブロックＭＯＳ（ＲＥＢＭＯＳ）トランジスタ３００の幾つかの特徴が、例示の実施形態の或る態様に従って示されている。ＲＥＢＭＯＳトランジスタ３００は、それらの全体的な構造に関してＭＯＳトランジスタ１００と同様である。それゆえ、ＲＥＢＭＯＳトランジスタ３００の幾つかの数字標示は、これらの数字標示がトランジスタ１００及び３００の両方に共通の構造的特徴を指す限り、ＭＯＳトランジスタ１００から採用される。ＲＥＢＭＯＳトランジスタ３００は、ＲＥＢＭＯＳトランジスタ３００がチャネルエッジ阻止手段によってチャネル寄生除去を提供するという点で、ＭＯＳトランジスタ１００と異なる。より具体的には、ＲＥＢＭＯＳトランジスタ３００は、一つ又は複数のリグレッシブエッジブロッカー３１２を含み、リグレッシブエッジブロッカー３１２は、チャネルエッジ領域１１８と、端子領域１１２又は１１４の一つとの近隣に位置する。一実装において、ＲＥＢＭＯＳトランジスタ３００は、２つのリグレッシブエッジブロック３１２を含み得、その両方がソース端子領域１１４の近隣に位置する。別の実装において、ＲＥＢＭＯＳトランジスタ３００は、２つのリグレッシブエッジブロック３１２を含み得、その両方がドレイン端子１１２の近隣に位置する。更に別の実装において、ＲＥＢＭＯＳトランジスタ３００は、２つのリグレッシブエッジブロック３１２を含み得、一方がソース端子１１４の近隣に位置し、もう一方はドレイン端子１１２の近隣に位置する。
リグレッシブエッジブロッカー３１２は、ウェル１０２の一部として形成され得る。例えば、リグレッシブエッジブロッカー３１２は、リグレッシブである。なぜなら、リグレッシブエッジブロッカー３１２は、チャネルエッジ領域１１８からの結合解除のため、関連する端子領域１１２又は１１４（例えば、図３Ａに示したような端子領域１１４）を後退させることによって形成されるからである。それゆえ、リグレッシブエッジブロッカー３１２は、ウェル１０２と隣接し得、ウェル１０２と同じタイプのドーパント、及び、ウェル１０２と同様のドーピング濃度を含み得る。例えば、ｎチャネルデバイスにおいて、リグレッシブエッジブロッカー３１２はｐ型ドーパント（例えば、ホウ素）でドープされ得、或いは、ｐチャネルデバイスにおいて、リグレッシブエッジブロッカー３１２はｎ型ドーパント（例えば、リン）でドープされ得る。
リグレッシブエッジブロッカー３１２が、チャネルブロック領域１１８において生じるチャネルとは反対の伝導性を有するので、リグレッシブエッジブロッカー３１２は、チャネルエッジ領域１１８が電流を導通するのを防止する。有利にも、リグレッシブエッジブロッカー３１２は、サブスレッショルドの非線形性と、チャネルエッジ領域１１８により導通される漏れ電流とをなくす。リグレッシブエッジブロッカー３１２は、ＲＥＢＭＯＳトランジスタ３００の有効チャネル幅を、おおよそ、物理チャネル幅（Ｗ）をチャネルエッジ幅（Ｗｅ）の２倍で減じたものに維持するのに役立つ。
リグレッシブエッジブロッカー３１２は、リグレッシブエッジブロック（ＲＥＢ）マスク３２０を用いてウェル１０２を選択的に注入することによってつくられ得る。ＲＥＢマスク３２０は、第１の開口３２２及び第２の開口３２４を画定する。リグレッシブエッジブロッカー３１２は第１の開口３２２の隣りに形成され、第１の開口３２２は、一つ又は複数のリグレッシブエッジ３２８によって画定される。リグレッシブエッジ３２８は、関連する端子領域１１２又は１１４（例えば、図３Ｅに示すような１１４）が、チャネルエッジ領域１１８と接するのを防止するために、トランジスタ領域１０６の長手方向側部から後退する。第１の開口３２２は、横寸法に沿って絶縁構造１０４と重なるようにトランジスタ領域１０６の外側に延在し得る。第２の開口３２４は、一つ又は複数の非リグレッシブエッジ３２６によって画定され、非リグレッシブエッジ３２６は、縦寸法及び横方向に沿って、トランジスタ領域１０６を越えて延在し得る。
概して、リグレッシブエッジブロッカー３１２は、ウェル１０２が形成され、絶縁構造１０４が形成され、ゲート構造（例えば、ゲート酸化物層１２４及びゲート電極１２２）が形成された後につくられ得る。それゆえ、ゲート構造は、第１の端子領域１１２を第２の端子領域１１４から分離させるための自己整合ツールとして働き得る。そのような自己整合ツールによって、端子領域１１２及び１１４の形成のための一層広いプロセスマージンが可能となる。また、ゲート構造が、端子領域ドーパントがチャネル領域１１６に入るのを防止するので、一層広いプロセスマージンを用いて、第１の開口３２２は、チャネル領域１１６と重なる単一開口を形成するために、第２の開口３２４に結合し得る。ＲＥＢマスク３２０は、ＥＲＭＯＳトランジスタ２００のソース及びドレイン端子領域など、他のトランジスタのソース及びドレイン両方の端子領域を注入するための付加的な開口を画定し得るが、リグレッシブエッジブロッカー３１２をそこに形成しない。有利にも、ＥＲＭＯＳトランジスタ２００の端子領域１１２及び１１４、並びに、ＲＥＢＭＯＳトランジスタ３００のリグレッシブエッジブロッカー３１２は、プロセス効率を上げるために、単一マスク３２０を用いてつくられ得る。
リグレッシブエッジブロッカー３１２は、付加的なドーパントを用いて向上され得る。図３Ｂ、図３Ｄ（図３Ｂの断面Ｄ）、及び、図３Ｆを参照すると、プログレッシブエッジブロックＭＯＳ（ＰＥＢＭＯＳ）トランジスタ３０２の幾つかの特徴が、例示の実施形態の或る態様に従って示されている。ＰＥＢＭＯＳトランジスタ３０２は、ＲＥＢＭＯＳトランジスタ３００と同様の構造を共有する。例えば、ＰＥＢＭＯＳトランジスタ３０２は、ＲＥＢＭＯＳトランジスタ３００と実質的に同じ方式でＲＥＢ領域３１２を画定し、それゆえ、ＰＥＢＭＯＳトランジスタ３０２は、上記したようなＲＥＢＭＯＳトランジスタ３００の有利な特徴を組み込む。また、ＰＥＢＭＯＳトランジスタ３０２は、ＲＥＢ領域３１２のエッジブロッキング機能を向上させるため、一つ又は複数のプログレッシブエッジブロック（ＰＥＢ）領域（又は、プログレッシブエッジブロッカー）３１４を含む。具体的には、ＰＥＢ領域３１４は、端子領域１１２及び１１４とは反対の導電型を有するドーパントでドープされ、ＰＥＢ領域３１４は、ウェル１０２より高いドーピング濃度を有する。一つの例示の実装において、ＰＥＢ領域３１４は、端子領域１１２及び１１４のドーピング濃度に相当するドーピングを有し得る。
ＰＥＢ領域３１４は、リグレッシブエッジブロック（ＲＥＢ）マスク３２０及びＰＥＢマスク３４０を用いてウェル１０２を選択的に注入することによってつくられ得る。ＰＥＢマスク３４０は、ＲＥＢ領域３１２と重なる開口３４２を画定する。ＰＥＢ領域３１４は、開口３４２を介してＲＥＢ領域３１２を注入することによって形成される。ＰＥＢ領域３１４は、ＲＥＢマスク３２０が適用される前に形成されてもよく、或いは、適用された後に形成されてもよい。プロセスマージンを広げるため、開口３４２は、縦寸法及び横寸法に沿って絶縁構造１０４と重なるようにトランジスタ領域１０６の外側に延在し得る。
概して、ＰＥＢ領域３１４は、ウェル１０２が形成された後、絶縁構造１０４が形成された後、及び、ゲート構造（例えば、ゲート酸化物層１２４及びゲート電極１２２）が形成された後につくられ得る。それゆえ、ゲート構造は、第１の端子領域１１２を第２の端子領域１１４から分離するための自己整合ツールとして働き得る。そのような自己整合ツールによって、ＰＥＢ領域３１４の形成に対する一層広いプロセスマージンが可能となる。また、ゲート構造が、ＰＥＢドーパントがチャネルエッジ領域１１８に入るのを防止するので、一層広いプロセスマージンを用いて、開口３４２も、チャネルエッジ領域１１８に向かって延在する。ＰＥＢマスク３４０は、反対の導電型を有する他のトランジスタのソース及びドレイン端子両方を注入するための付加的な開口を画定し得る。
例えば、ＰＥＢマスク３４０は、ｎチャネルトランジスタのＰＥＢ領域３１４と、ｐチャネルトランジスタのドレイン－ソース端子領域１１２及び１１４とを同時に画定し得る。この特定の構成において、ｎチャネルトランジスタのＰＥＢ領域３１４は、ｐチャネルトランジスタの端子領域１１２及び１１４と同じドーパント及びドーピング濃度を有し得る。或いは、ＰＥＢマスク３４０は、ｐチャネルトランジスタのＰＥＢ領域３１４と、ｎチャネルトランジスタのドレイン－ソース端子領域１１２及び１１４とを同時に画定し得る。この特定の構成において、ｐチャネルトランジスタのＰＥＢ領域３１４は、ｎチャネルトランジスタの端子領域１１２及び１１４と同じドーパント及びドーピング濃度を有し得る。
いずれの構成においても、単一マスクが、第１の導電型を有する第１のトランジスタのためのＲＥＢマスク３２０と、第１の導電型とは反対の第２の導電型を有する第２のトランジスタのためのＰＥＢマスク３４０とを組み込み得る。例えば、第１の単一マスクが、ｎチャネルトランジスタ（例えば、第１のトランジスタ）のためのＲＥＢマスク３２０と、ｐチャネルトランジスタ（例えば、第２のトランジスタ）のためのＰＥＢマスク３４０とを組み込み得、第２の単一マスクが、ｐチャネルトランジスタ（例えば、第２のトランジスタ）のためのＲＥＢマスク３２０と、ｎチャネルトランジスタ（例えば、第１のトランジスタ）のためのＰＥＢマスク３４０とを組み込み得る。この単一マスクの実装は、ＣＭＯＳトランジスタのＲＥＢ領域３１２及びＰＥＢ領域を形成するためのプロセスを合理化し、それゆえ、ＣＭＯＳ回路要素を製造するための高いプロセス効率を提供する。
図３Ａ～図３Ｆに示され及び説明されるようなＲＥＢＭＯＳトランジスタ３００及びＰＥＢＭＯＳトランジスタ３０２は、概して、エッジブロック領域（例えば、ＲＥＢ３１２及び／又はＰＥＢ３１４）と隣接する端子領域（例えば、ソース端子領域１１４）を有する。エッジブロック領域がウェル（例えば、１０２）と同じ導電型を共有するので、端子領域は、端子領域及びエッジブロック領域の後続のメタライゼーション（例えば、チタンシリサイド層の形成）の後、トランジスタ（すなわち、ＲＥＢＭＯＳトランジスタ３００及び／又はＰＥＢＭＯＳトランジスタ３０２）のボディ領域（例えば、ウェル１０２の一部）と同じバイアスを共有し得る。端子領域（例えば、ソース端子領域１１４）がボディ領域から別個にバイアスされる場合には、エッジブロック領域は、スペーサ構造によって端子領域から分離され得る。スペーサ構造は、その後形成される金属層が、端子領域をエッジブロック領域に電気的に接続するのを防止する。
図４Ａ、図４Ｃ（図４Ａの断面Ｅ）、図４Ｄ（図４Ａの断面Ｆ）、及び、図４Ｇ～図４Ｈを参照すると、分離されたＰＥＢＭＯＳ（ＳＰＥＢＭＯＳ）トランジスタ４００の幾つかの特徴が、例示の実施形態の或る態様に従って示されている。ＳＰＥＢＭＯＳトランジスタ４００は、それらの全体的な構造に関してＰＥＢＭＯＳトランジスタ３０２と同様である。それゆえ、ＳＰＥＢＭＯＳトランジスタ４００の幾つかの数字標示は、これらの数字標示が、トランジスタ３０２及び４００の両方に共通の構造的特徴を指す限り、ＰＥＢＭＯＳトランジスタ３０２から採用される。ＳＰＥＢＭＯＳトランジスタ４００は、ＳＰＥＢＭＯＳトランジスタ４００が一つ又は複数の分離されたプログレッシブエッジブロック（ＳＰＥＢ）領域４１２を含むという点で、ＰＥＢＭＯＳトランジスタ３０２と異なる。ＳＰＥＢ領域４１２は、ＳＰＥＢ領域４１２が、一つ又は複数のスペーサ４１５によって、関連する端子領域（例えば、図４Ａに示したようなソース端子領域１１４）から分離されることを除いて、ＰＥＢ領域３１４と同じであり得る。スペーサ４１５は、ウェル１０２の頂部表面上、及び、ＳＰＥＢ領域４１２と端子領域（例えば、ソース端子領域１１４）との間の接合間に、絶縁層（例えば、酸化物層）を堆積することによって形成され得る。スペーサ４１６は、接合が、その後メタライゼーションされること（例えば、隣接するチタンシリサイド層の形成）から保護するためのメタライゼーション阻止手段として働く。それゆえ、スペーサ４１６は、ＳＰＥＢ領域４１２が、端子領域（例えば、ソース端子領域１１４）に電気的に接続されるのを防止するのに役立つ。端子領域（例えば、１１２又は１１４）をＳＰＥＢ領域４１２から分離することによって、端子領域は、ＳＰＥＢＭＯＳトランジスタ４００のボディ領域（例えば、ウェル１０２の一部）から個別にバイアスされ得る。
ＳＰＥＢ領域４１２は、ＰＥＢ領域３１４と同様の方式でつくられ得る。例えば、ＳＰＥＢ領域４１２は、ＲＥＢマスク３２０及びＰＥＢマスク３４０を用いてウェル１０２を選択的に注入することによってつくられ得る。図４Ｄに示すように、ＳＰＥＢ領域４１２は、スペーサ４１５の下の端子領域１１４と接し得る。或いは、ＳＰＥＢ領域４１２は、分離されたリグレッシブエッジブロック（ＳＲＥＢ）マスク４２０及びＳＰＥＢマスク４４０を用いてウェル１０２を選択的に注入することによってつくられ得る。ＳＲＥＢマスク４２０は、ＳＲＥＢマスク４２０のリグレッシブエッジ４２８が、チャネル領域１１６の中心部と同じレベルにするために更に後退することを除いて、ＲＥＢマスク３２０と同様である。従って、第１の開口４２２は、チャネルエッジ領域１１８と重ならず、又は、チャネルエッジ領域１１８とインターフェースしない。この更なる後退によって、端子領域１１４は、スペーサ４１５下のＳＰＥＢ領域４１２から離間され得る（図４Ｄに示した点線を参照）。そのような離間は、ＳＰＥＢ領域４１２と端子領域１１４との間の静電容量結合を削減するのに役立ち得る。
ＳＰＥＢマスク４４０は、開口４４２が、チャネル領域１１６の中心部から離れて後退することを除いて、ＰＥＢマスク３４０と同様である。従って、ＳＰＥＢマスク４４０によって、ＳＰＥＢ領域４１２は、スペーサ４１５下の端子領域１１４から離間され得る（図４Ｄに示した点線を参照）。そのような離間は、ＳＰＥＢ領域４１２と端子領域１１４との間の静電容量結合を削減するのに役立ち得る。ＳＲＥＢマスク４２０及びＳＰＥＢマスク４４０は、ＲＥＢマスク３２０又はＰＥＢマスク３４０と関連して用いられ得る。一つの例示の実装において、ＳＲＥＢマスク４２０は、ＳＰＥＢＭＯＳ４００を形成するため、ＰＥＢマスク３４０と関連して用いられ得る。別の例示の実装において、ＳＰＥＢマスク４４０は、ＳＰＥＢＭＯＳ５００を形成するため、ＲＥＢマスク３２０と関連して用いられ得る。
図４Ｂ、図４Ｅ（図４Ｂの断面Ｇ）、及び、図４Ｆ（図４Ｂの断面Ｈ）を参照すると、自己整合されたＳＰＥＢＭＯＳ（ＳＡＳＰＥＢＭＯＳ）トランジスタ４０２の幾つかの特徴が、例示の実施形態の或る態様に従って示されている。いくつかの改変を除いて、ＳＡＳＰＥＢＭＯＳトランジスタ４０２は、ＳＰＥＢＭＯＳトランジスタ４００と同じ構造を共有する。ＳＡＳＰＥＢＭＯＳトランジスタ４０２は、一対の拡張ゲート電極１２６に関してのみ、ＳＰＥＢＭＯＳトランジスタ４００と異なる。拡張ゲート電極１２６は、ＳＰＥＢ領域４１２及び端子領域（例えば、１１２又は１１４）の形成に続いて、スペーサ領域４１６がメタライゼーションされること（例えば、チタンシリサイド層の形成）から保護するための自己整合手段として働く。それゆえ、一対の拡張ゲート電極１２６は、ＲＥＢマスク３２０及びＰＥＢマスク３４０において画定される開口を更に区分することによって、ＳＰＥＢ領域４１２の形成を促進する。そうした目的のため、拡張ゲート電極１２６は、製造プロセスを合理化し、ＳＰＥＧ領域４１２を形成するためのプロセスマージンを改善するのに役立つ。
拡張ゲート電極１２６は、ゲート電極１２２から延在し、ゲート電極１２２に対して垂直であり得る。拡張ゲート電極１２６は、ＳＰＥＢ領域４１２を形成するための自己整合手段として働くようにスペーサ領域４１６の上方に、及び、端子領域（例えば、ソース端子領域１１４）の近隣に位置する。拡張ゲート電極１２６は、横方向に沿って絶縁構造１０４と重なるように更に延在し得る。任意選択で、ゲート酸化物層１２４が、拡張ゲート電極１２６下に、及び、スペーサ領域４１６の頂部の直上に形成され得る。ゲート電極１２２と同様、拡張ゲート電極１２６はポリシリコン層を含み得る。図４Ｂ及び図４Ｅ～図４Ｆは、拡張ゲート電極１２６が、ＳＰＥＢ領域４１２を形成するための自己整合手段として働くことを示しているが、同様に自己整合手段として働くためにその他の同様の構造が用いられ得る。例えば、拡張ゲート電極１２６と実質的に同じ方式で成形され配置される誘電体層が、ＳＰＥＢ領域４１２を形成するための自己整合手段として働くように用いられ得る。また、拡張ゲート電極１２６は、ＳＰＥＢ領域４１２と端子領域（例えば、１１２又は１１４）との間の接合がメタライゼーションされるのを防止するためのメタライゼーション阻止手段として働く。それゆえ、拡張ゲート電極１２６は、これらの２つの領域が個々に及び別々にバイアスされ得るように、ＳＰＥＢ領域４１２を端子領域（例えば、１１２又は１１４）から分離する。
エッジブロック領域（例えば、４１２）が端子領域（例えば、１１４）から分離される場合、エッジブロック領域を、第１の端子領域１１２（例えば、ドレイン端子）及び第２の端子領域１１４（例えば、ソース端子）両方の近隣にあるように再現することによって、製造プロセスが更に簡略化され得る。図５Ａ、図５Ｃ（図５Ａの断面Ｉ）、及び、図５Ｄ～図５Ｅを参照すると、ＳＰＥＢＭＯＳトランジスタ５００の幾つかの特徴が、例示の実施形態の或る態様に従って示されている。ＳＰＥＢＭＯＳトランジスタ５００は、ＳＰＥＢ領域４１４がトランジスタのドレイン側に再現されることを除いて、ＳＰＥＢＭＯＳトランジスタ４００とほとんど同一の構造を共有する。ＳＰＥＢＭＯＳトランジスタ５００は、ソース端子領域１１４の近隣に位置する第１のＳＰＥＢ領域４１２、及び、ドレイン端子領域１１２の近隣に位置する第２のＳＰＥＢ領域４１４を含む。この構成において、第２のＳＰＥＢ領域４１４は、チャネルエッジ領域１１８に沿って第１のＳＰＥＢ領域４１２に対向する。
第１のＳＰＥＢ領域４１２及び第２のＳＰＥＢ領域４１４は、関連するマスク（例えば、ＲＥＢマスク３２０、ＰＥＢマスク３４０、ＳＲＥＢマスク４２０、及び／又は、ＳＰＥＢマスク４４０）が、チャネル領域１１６に沿って対称であるように改変されることを除いて、図４Ａ、図４Ｃ～図４Ｄ、及び、図４Ｇ～図４Ｈにおいて説明されたものと同じ技法を用いてつくられ得る。例えば、対称ＳＲＥＢマスク５２０及び対称ＳＰＥＢマスク５４０が、第１のＳＰＥＢ領域４１２及び第２のＳＰＥＢ領域４１４をつくるために用いられ得る。対称ＳＲＥＢマスク５２０は、第１及び第２の端子領域１１２及び１１４を注入するための単一開口５２２を画定する。単一開口５２２は、図４Ｇに示したようなリグレッシブエッジ４２８と同様のリグレッシブエッジ５２４を含む。しかし、リグレッシブエッジ４２８と異なり、リグレッシブエッジ５２４は、チャネル領域１１６及び第１の端子領域１１２を横断して延在する。また、リグレッシブエッジ５２４は、絶縁構造１０４の２つの横方向側部と重なる。対称ＳＰＥＢマスク５４０は、図４Ｈに示すような開口４４２に基づいて改変される開口５４２を含む。開口５４２は、第１の端子領域１１２の近隣にあるようにチャネルエッジ領域１１８にわたって延在する。
図５Ｂ、及び、図５Ｆ～図５Ｇを参照すると、ＳＡＳＰＥＢＭＯＳトランジスタ５０２の幾つかの特徴が、例示の実施形態の或る態様に従って示されている。ＳＡＳＰＥＢＭＯＳトランジスタ５０２は、ＳＰＥＢ領域４１２及び拡張ゲート電極１２６が、トランジスタのドレイン側に再現されることを除いて、ＳＡＳＰＥＢＭＯＳトランジスタ４０２とほぼ同一の構造を共有する。ＳＡＳＰＥＢＭＯＳトランジスタ５０２は、ソース端子領域１１４の近隣に位置する第１のＳＰＥＢ領域４１２、及び、ドレイン端子領域１１２の近隣に位置する第２のＳＰＥＢ領域４１４を含む。この構成において、第２のＳＰＥＢ領域４１４は、チャネルエッジ領域１１８に沿って第１のＳＰＥＢ領域４１２に対向する。
拡張ゲート電極１２６によって提供される自己整合特徴のため、ＲＥＢマスク３２０及びＰＥＢマスク３４０の改変されたバージョンが、ＳＡＳＰＥＢＭＯＳトランジスタ５０２を形成するために用いられ得る。例えば、対称ＲＥＢマスク５６０が、第１及び第２の端子領域１１２及び１１４を注入するための単一開口５６２を画定する。単一開口５６２は、図３Ｅに示すようなリグレッシブエッジ３２８と同様のリグレッシブエッジ５６４を含む。しかし、リグレッシブエッジ３２８とは異なり、リグレッシブエッジ５６４は、チャネル領域１１６及び第１の端子領域１１２を横断して延在する。また、リグレッシブエッジ５６４は、絶縁構造１０４の２つの横方向側部と重なる。対称ＰＥＢマスク５８０は、図３Ｆに示すような開口３４２に基づいて改変される開口５８２を含む。開口５８２は、第１の端子領域１１２の近隣にあるように、チャネルエッジ領域１１８にわたって延在する。
また、対称ＲＥＢマスク５６０及び対称ＰＥＢマスク５８０は、ＳＰＥＢＭＯＳトランジスタ５００を形成するために用いられ得、ＳＰＥＢＭＯＳトランジスタ５００において、ＳＰＥＢ領域４１２及び４１４は、スペーサ４１５下のそれぞれの端子領域１１４及び１１２に結合し得る。また、対称ＲＥＢマスク５６０及び対称ＰＥＢマスク５８０は、対称ＳＲＥＢマスク５２０及び対称ＳＰＥＢマスク５４０と関連して用いられ得る。一つの例示の実装において、対称ＳＲＥＢマスク５２０は、ＳＰＥＢＭＯＳ５００を形成するために、対称ＰＥＢマスク５８０と関連して用いられ得る。別の例示の実装において、対称ＳＰＥＢマスク５４０は、ＳＰＥＢＭＯＳ５００を形成するために、対称ＲＥＢマスク５４０と関連して用いられ得る。
図６は、例示の実施形態の或る態様に従ってＭＯＳトランジスタを形成するためのプロセス６００のフローチャートを示す。例示の実施形態と適合して、説明されるＭＯＳトランジスタの各々（例えば、１００、２００、２０２、３００、３０２、４００、４０２、５００、及び、５０２）は、複数のチャネルフィンガー、ソース端子フィンガー、及び、ドレイン端子フィンガーを有するトランジスタアレイを形成するために、増加及び交互配置され得る。プロセス６００は、ステップ６１２或いはステップ６１４で始まる。ステップ６１２は、基板にｎウェルを形成することを含み、ステップ６１４は、基板にｐウェルを形成することを含む。ｎウェル及びｐウェルの両方が、図１Ａ～図１Ｂ、図２Ａ～図２Ｃ、図３Ａ～図３Ｄ、図４Ａ～図４Ｆ、及び、図５Ａ～図５Ｃに示すようなウェル１０２によって表され得る。ｎウェルを形成することは、基板（例えば、基板１０１）をｎ型ドーパント（例えば、リン）でドーピングすること、及び、比較的低いドーピング濃度を有することを含む。一つの例示の実装において、ｎウェルのドーピング濃度は、９×１０１５ｃｍ－３から１×１０１７ｃｍ－３の範囲であり得る。別の例示の実装において、ｎウェルのドーピング濃度は、２×１０１５ｃｍ－３から１×１０１６ｃｍ－３の範囲であり得る。ｐチャネルデバイス（例えば、ＰＭＯＳトランジスタ）の幾つかのチャネル領域（例えば、１１６）は、ｎウェルと共に形成され得る。ｐウェルの形成は、基板（例えば、基板１０１）を、ｐ型ドーパント（例えば、ホウ素）でドーピングすること、及び、比較的低いドーピング濃度を有することを含む。一つの例示の実装において、ｐウェルのドーピング濃度は、９×１０１５ｃｍ－３から１×１０１７ｃｍ－３の範囲であり得る。別の例示の実装において、ｐウェルのドーピング濃度は、２×１０１５ｃｍ－３から１×１０１６ｃｍ－３の範囲であり得る。ｎチャネルデバイス（例えば、ＭＯＳトランジスタ）の幾つかのチャネル領域（例えば、１１６）は、ｐウェルと共に形成され得る。
ステップ６１２及び６１４を完了すると、プロセス６００はステップ６２０に進み、ステップ６２０は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの活性トランジスタ領域を画定するために、絶縁構造を形成することを含む。絶縁構造は、図１Ａ～図１Ｂ、図２Ａ～図２Ｃ、図３Ａ～図３Ｄ、図４Ａ～図４Ｆ、及び、図５Ａ～図５Ｃに示すような絶縁構造１０４によって表され得る。絶縁構造は、ＬＯＣＯＳ（local oxidation of silicon）プロセスによって、又は、シャロートレンチアイソレーション（ＳＴＩ）プロセスによって形成され得る。絶縁構造が形成されるとき、チャネルエッジ領域（例えば、１１８）にあるドーパントは、絶縁構造内へ移動する傾向があり得る。そのような移動は、ＰＭＯＳトランジスタにおいてより、ＮＭＯＳトランジスタにおいて一層顕著である。ドーパント移動の結果として、チャネルエッジ領域の閾値電圧は降下し、これが、ＭＯＳトランジスタのサブスレッショルド挙動に影響を及ぼし得る。
サブスレッショルド歪みを緩和又は回復するために、ステップ６３０が、一つ又は複数のエッジリカバリ領域を形成するために実施され得る。エッジリカバリ領域（例えば、２１８及び／又は２１９）は、概して、チャネル領域（例えば、１１６）と同じタイプのドーパントを含み、チャネル領域より高いドーピング濃度を有する。ステップ６３０は、図２Ａ～図２Ｅの説明及び例示と適合して実施され得る。例えば、マスク２２０又は２４０の少なくとも一方が、ステップ６３０を実施するために用いられ得る。
次に、プロセス６００はステップ６４２に進み、ステップ６４２は、チャネル領域（例えば、１１６）の上にゲート酸化物層（例えば、１２４）を形成することを含む。ゲート酸化物層は、図３Ａ～図３Ｆ、図４Ａ～図４Ｈ、及び、図５Ａ～図５Ｇにおいて説明されたような自己整合手段及びメタライゼーション阻止手段の一部であり得る。その後、ステップ６４４が実施され、ステップ６４４は、ゲート酸化物層の上にゲート電極（例えば、１２２）を形成することを含む。図４Ｂ、図４Ｅ～図４Ｆ、図５Ｂ、図５Ｃ、及び、図５Ｆ～図５Ｇの説明及び例示と適合して、ゲート電極は、近隣の端子領域から分離されるように、エッジブロック領域を自己整合するための拡張（例えば、１２６）を含み得る。それゆえ、ゲート酸化物層のように、ゲート電極もまた、図３Ａ～図３Ｆ、図４Ａ～図４Ｈ、及び、図５Ａ～図５Ｇにおいて説明されるような自己整合手段及びメタライゼーション阻止手段の一部であり得る。
次に、プロセス６００は、ステップ６５２或いはステップ６５４に進む。一実装において、ステップ６５２はステップ６５４の前に実施され得る。別の実装において、ステップ６５２はステップ６５４の後に実施され得る。ステップ６５２は、ｎ型端子領域（例えば、１１２及び１１４）及びエッジブロック領域を形成することを含み、エッジブロック領域は、ｐ型リグレッシブエッジブロック領域（例えば、３１２）、及び／又は、ｎ型プログレッシブエッジブロック領域（例えば、３１４、４１２、及び／又は、４１４）を含み得る。ステップ６５２を実施するために、一つ又は複数のｎ型注入マスクが用いられ得る。一実装において、ステップ６５２は、単一ｎ型注入マスクのみを適用し得る。この単一ｎ型注入マスクは、図３Ｅ～図３Ｆ、図４Ｇ～図４Ｈ、及び／又は、図５Ｄ～図５Ｇに示され及び説明されたようなマスクパターン（例えば、３２０、３４０、４２０、４４０、５２０、５４０、５６０、及び／又は、５８０）を組み込み得る。
ステップ６５４は、ｐ型端子領域（例えば、１１２及び１１４）及びエッジブロック領域を形成することを含み、エッジブロック領域は、ｎ型リグレッシブエッジブロック領域（例えば、３１２）、及び／又は、ｐ型プログレッシブエッジブロック領域（例えば、３１４、４１２、及び／又は、４１４）を含み得る。ステップ６５４を実施するために、一つ又は複数のｐ型注入マスクが用いられ得る。一実装において、ステップ６５４は、単一ｐ型注入マスクのみを適用し得る。この単一ｎ型注入マスクは、図３Ｅ～図３Ｆ、図４Ｇ～図４Ｈ、及び／又は、図５Ｄ～図５Ｇに示され及び説明されたようなマスクパターン（例えば、３２０、３４０、４２０、４４０、５２０、５４０、５６０、及び／又は、５８０）を組み込み得る。
ステップ６５２及び６５４を完了すると、プロセス６００はステップ６５６に進み、ステップ６５６は、端子領域とエッジブロック領域との間に酸化物層を用いてスペーサを形成することを含む。スペーサは、図４Ａ、図４Ｃ～図４Ｄ、及び、図５Ａに示すようなスペーサ４１５によって表され得る。スペーサは、エッジブロック領域と端子領域との間の接合のメタライゼーションを防止するためのメタライゼーション阻止手段として働き、それにより、これらの２つの領域が個々に及び別々にバイアスされ得る。ステップ６５６の後、プロセス６００は、端子領域及びエッジブロック領域の頂部表面をメタライゼーションするため、及び、基板の上方の金属層及び誘電体層の相互接続を形成するため、付加的なステップを実施し得る。
この説明と適合して、用語「～するために構成される（configured to）」は、一つ又は複数の有形の非一時的な構成要素の構造的及び機能的特性を説明する。例えば、用語「～するために構成される」は、或る機能を実施するために設計される、又は、或る機能を実施するための専用の、特定の構成を有し得る。例えば、或るデバイスが或る機能を実施するために、イネーブル、アクティベート、又は給電され得る、有形の非一時的な構成要素を含む場合、そうしたデバイスは、その或る機能を実施する「ために構成される」。用語「～するために構成される」は、構成可能であることを包含し得るが、そのような狭い定義に限定されない。それゆえ、或るデバイスを説明するために用いられる場合、用語「～するために構成される」は、説明されるデバイスが、任意の所与の時点で構成可能であることを必要としない。
特定の特徴が、本願において、幾つかの実装の一つのみに関して説明され得るが、そのような特徴は、任意の所与の又は特定の応用例にとって所望及び有利であり得るように、その他の実装の一つ又は複数のその他の特徴と組合されてもよい。
また、個別の実施形態の文脈で本明細書において説明される幾つかの特徴が、単一の実施形態において組み合わせて実装されてもよい。また、その反対に、単一の実施形態の文脈で説明される種々の特徴が、複数の実施形態において別個に、又は、任意の適切な部分的組み合わせにおいて実装され得る。また、特徴が、幾つかの組み合わせにおいて作用するものとして上記され得るが、或る組み合わせから生じる一つ又は複数の特徴が、場合によっては、その組み合わせから切り離され得、その組み合わせは、部分的組み合わせを、又は、部分的組み合わせの変種を対象とし得る。
同様に、動作を図面において特定の順で示すが、そのような動作は、示されたそうした特定の順番で又は順次実施される必要はなく、そのような順が列挙されない限り所望の結果を達成するために、全ての図示される動作が実施される必要はない。幾つかの状況では、マルチタスク及び並列処理が有利であり得る。また、上記の実施形態における種々のシステム構成要素の分離は、全ての実施形態においてそのような分離を必要としない。
特許請求の範囲内で、説明された実施形態における改変が可能であり、その他の実施形態が可能である。

Claims (20)

  1. 集積回路であって、
    互いに離間されるトランジスタ領域を有する基板であって、
    前記トランジスタ領域の各々が、絶縁構造によって画定され、前記トランジスタ領域の各々が、
    前記絶縁構造の第１のエッジと前記第１のエッジに対向する前記絶縁構造の第２のエッジとの間に配置されて前記トランジスタ領域に形成されるチャネル領域であって、第１の導電型の第１のドーパントによってドープされて前記チャネル領域の下の前記トランジスタ領域の部分のドーピング濃度よりも高いドーピング濃度を有し、前記絶縁構造に接するチャネルエッジ領域を含む、前記チャネル領域と、
    前記チャネル領域の近隣に配置される端子領域であって、前記第１の導電型と反対の第２の導電型の第２のドーパントによってドープされる、前記端子領域と、
    前記チャネルエッジ領域と前記端子領域との近隣に配置されるエッジブロック領域であって、前記第１の導電型の第１のドーパントによってドープされる、前記エッジブロック領域と、
    を含む、前記基板と、
    前記トランジスタ領域の各々の前記チャネル領域の上方に配置されるゲート電極と、
    を含む、集積回路。
  2. 請求項１に記載の集積回路であって、
    前記端子領域が、ドレイン領域と、前記チャネル領域によって前記ドレイン領域から分離されるソース領域とを含み、
    前記エッジブロック領域が、前記ソース領域の近隣に配置される、集積回路。
  3. 請求項１に記載の集積回路であって、
    前記端子領域が、ドレイン領域と、前記チャネル領域によって前記ドレイン領域から分離されるソース領域とを含み、
    前記エッジブロック領域が、前記ドレイン領域の近隣に配置される、集積回路。
  4. 請求項１に記載の集積回路であって、
    前記端子領域が、ドレイン領域と、前記チャネル領域によって前記ドレイン領域から分離されるソース領域とを含み、
    前記エッジブロック領域が、前記ソース領域の近隣に配置される第１のエッジブロック領域と、前記ドレイン領域の近隣に配置される第２のエッジブロック領域であって、前記チャネルエッジ領域を介して前記第１のエッジブロック領域に対向する、前記第２のエッジブロック領域とを含む、集積回路。
  5. 請求項１に記載の集積回路であって、
    前記エッジブロック領域が前記端子領域に接する、集積回路。
  6. 請求項１に記載の集積回路であって、
    前記エッジブロック領域が前記端子領域から隔離される、集積回路。
  7. 請求項１に記載の集積回路であって、
    前記ゲート電極が、
    前記チャネル領域の上方に前記チャネル領域に沿って延在する第１の部分と、
    前記第１の部分から前記基板のスペーサ領域の上方に延在する第２の部分であって、前記スペーサ領域が前記エッジブロック領域を前記端子領域から分離する、前記第２の部分と、
    を含む、集積回路。
  8. 請求項１に記載の集積回路であって、
    前記チャネル領域が、第１のドーピング濃度を有するチャネルメイン領域を含み、
    前記チャネルエッジ領域が、前記チャネルメイン領域の近隣に配置され、前記チャネルエッジ領域が、前記第１のドーピング濃度より低い第２のドーピング濃度を有する、集積回路。
  9. 請求項１に記載の集積回路であって、
    前記ゲート電極がサブスレッショルド電圧を受け取るときに、前記エッジブロック領域によって前記チャネルエッジ領域が電流を導通するのが防止される、集積回路。
  10. 請求項１に記載の集積回路であって、
    前記第１の導電型がｎ型であり、前記第２の導電型がｐ型である、集積回路。
  11. 集積回路であって、
    互いに離間されるトランジスタ領域を有する基板であって、
    前記トランジスタ領域の各々が、絶縁構造によって画定され、前記トランジスタ領域の各々が、
    前記絶縁構造の第１のエッジと前記第１のエッジに対向する前記絶縁構造の第２のエッジとの間に配置されて前記トランジスタ領域に形成されるチャネル領域であって、ｐ型ドーパントによってドープされて前記チャネル領域の下の前記トランジスタ領域の部分のドーピング濃度よりも高いドーピング濃度を有し、前記絶縁構造に接するチャネルエッジ領域を含む、前記チャネル領域と、
    前記チャネル領域の近隣に配置される端子領域であって、ｎ型ドーパントによってドープされる、前記端子領域と、
    前記チャネルエッジ領域と前記端子領域との近隣に配置されるエッジブロック領域であって、ｐ型ドーパントによってドープされる、前記エッジブロック領域と、
    を含む、前記基板と、
    前記トランジスタ領域の各々の前記チャネル領域の上方に配置されるゲート電極と、
    を含む、集積回路。
  12. 請求項１１に記載の集積回路であって、
    前記端子領域が、ドレイン領域と、前記チャネル領域によって前記ドレイン領域から分離されるソース領域とを含み、
    前記エッジブロック領域が、前記ソース領域の近隣に配置される、集積回路。
  13. 請求項１１に記載の集積回路であって、
    前記端子領域が、ドレイン領域と、前記チャネル領域によって前記ドレイン領域から分離されるソース領域とを含み、
    前記エッジブロック領域が、前記ドレイン領域の近隣に配置される、集積回路。
  14. 請求項１１に記載の集積回路であって、
    前記エッジブロック領域が前記端子領域に接する、集積回路。
  15. 請求項１１に記載の集積回路であって、
    前記エッジブロック領域が前記端子領域から隔離される、集積回路。
  16. 請求項１１に記載の集積回路であって、
    前記ゲート電極が、
    前記チャネル領域の上方に前記チャネル領域に沿って延在する第１の部分と、
    前記第１の部分から前記基板のスペーサ領域の上方に延在する第２の部分であって、前記スペーサ領域が前記端子領域から前記エッジブロック領域を分離する、前記第２の部分と、
    を含む、集積回路。
  17. 請求項１１に記載の集積回路であって、
    前記チャネル領域が、第１のドーピング濃度を有するチャネルメイン領域を含み、
    前記チャネルエッジ領域が、前記チャネルメイン領域の近隣に配置され、前記チャネルエッジ領域が、前記第１のドーピング濃度より低い第２のドーピング濃度を有する、集積回路。
  18. 集積回路であって、
    互いに離間されるトランジスタ領域を有する基板であって、
    前記トランジスタ領域の各々が、絶縁構造によって画定され、前記トランジスタ領域の各々が、
    前記絶縁構造に接するチャネルエッジ領域を含み、ドーパントによってドープされて第１のドーピング濃度を有するチャネル領域と、
    前記チャネルエッジ領域と重なるエッジリカバリ領域であって、前記ドーパントによってドープされ、前記第１のドーピング濃度より高い第２のドーピング濃度を有する、前記エッジリカバリ領域と、
    を含む、前記基板と、
    前記トランジスタ領域の各々の前記チャネル領域の上方に配置されるゲート電極と、
    を含む、集積回路。
  19. 請求項１８に記載の集積回路であって、
    前記ゲート電極がサブスレッショルド電圧を受け取るときに、前記エッジリカバリ領域によって前記チャネルエッジ領域が電流を導通するのが防止される、集積回路。
  20. 請求項１８に記載の集積回路であって、
    前記エッジリカバリ領域が、チャネル長に沿って前記チャネルエッジ領域を越えて延在する、集積回路。
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