JP2006080104A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 耐電圧を増加し得る半導体装置およびその製造方法を提供する。
【解決手段】 高耐圧トランジスタ２０では、シリコン基板２１に形成されドレイン領域になり得るＮウェル領域２２と、Ｎウェル領域２２内に形成されるＰウェル領域２３と、Ｐウェル領域２３内に形成されＮ型の不純物領域を含むソース領域２５と、を備え、Ｎウェル領域２２とＰウェル領域２３との境界表面領域３０ａ、３０ｂにＮ⁻ 領域３２ａ、３２ｂを設ける。これにより、境界表面領域３０ａ、３０ｂにおけるＮウェル領域２２のＮ型の不純物濃度が、Ｐウェル領域２３のほぼ直下およびＰウェル領域２３の周囲におけるＮウェル領域２２のＮ型の不純物濃度よりも低く設定されるので、ドレイン−ソース間の耐電圧を増加させることができる。
【選択図】 図１

Description

本発明は、半導体基板に形成されドレイン領域になり得る第１導電型の第１ウェル、第１ウェル内に形成される第２導電型の第２ウェル、および、第２ウェル内に形成され第１導電型の不純物領域を含むゲート領域を備えた半導体装置およびその製造方法に関するものである。

半導体基板に形成されドレイン領域になり得る第１導電型の第１ウェル、第１ウェル内に形成される第２導電型の第２ウェル、および、第２ウェル内に形成され第１導電型の不純物領域を含むゲート領域を備えた半導体装置として、例えば、下記特許文献１に開示される「高耐圧ＣＭＯＳトランジスタ」がある。

ところで、この特許文献１に開示される従来技術の高耐圧ＣＭＯＳトランジスタの構成例（特許文献１；図３）のうち、Ｎチャネルトランジスタの部分を取り出すと、例えば、図１６(A) に示すように表現される。

即ち、当該Ｎチャネルトランジスタ５００は、半導体基板５２１にドレイン領域として形成されるＮウェル領域５２２と、Ｎウェル領域５２２内にゲート領域として形成されるＰウェル領域５２３と、Ｐウェル領域５２３内に形成されるソース領域５２５と、からなり、Ｐウェル領域５２３にはゲート絶縁膜５２７を介してゲート電極５２８が接続され、またＮウェル領域５２２には図略のドレイン電極、ソース領域５２５には図略のソース電極がそれぞれ接続されている。これにより、ゲート電極５２８に印加される電圧値によってドレイン−ソース間に流れる電流のスイッチング動作を可能にしている。なお、このＮチャネルトランジスタ５００では、ソース領域５２５が半導体基板５２１とは電気的に分離され、いわゆる基板効果による閾値変動の影響を受け難くする構成を採っている。
特公平６−２２２８０号公報（第１頁〜第３頁、図１〜３）

しかしながら、図１６(A) に示すＮチャネルトランジスタ５００の構成によると、ドレイン−ソース間の耐電圧は、Ｎウェル領域５２２とＰウェル領域５２３との境界表面領域の不純物濃度により決定される。即ち、このようなＮチャネルトランジスタ５００の構成では、図１６(A) に示す一点鎖線ｋa、ｋb内の領域におけるＮウェル領域５２２およびＰウェル領域５２３の不純物濃度が比較的高く設定される。例えば、図１６(A) に示すＸ−Ｘ’線における各ウェルの不純物濃度特性を表す図１６(B) のように、Ｎウェル領域５２２とＰウェル領域５２３との境界表面領域ｋa、ｋbでは、それぞれの不純物濃度（同図に示すＮ、Ｐ）が高く設定されている。そのため、このままではドレイン−ソース間の耐電圧をより高くすることができないという課題がある。

一方、ドレイン−ソース間の耐電圧をより高くするため、例えば、境界表面領域ｋa、ｋbにおけるＮウェル領域５２２の不純物濃度を、図１６(B) に示すような平坦な特性（同図に示す破線）のまま最適な値に設定すると、境界表面領域ｋa、ｋb以外のＮウェル領域５２２においてもそのような高耐圧化に適した不純物濃度に設定されてしまう。そのため、例えば、特許文献１に開示されるように、Ｎチャネルトランジスタ５００に隣接して他の用途（例えば低電圧スイッチング）のＰチャネルトランジスタ等を設けて複合型のトランジスタを構成した場合には、当該他のＰチャネルトランジスタが必要とする不純物濃度のＮウェル領域と、高耐圧化に適した不純物濃度のＮウェル領域５２２とを共用することは難い。したがって、このような場合には、両方のＮウェル領域を別個に構成する必要から当該複合型のトランジスタの製造工程が増えてしまい製品コストの増加を招くという課題が生じる。

本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、耐電圧を増加し得る半導体装置およびその製造方法を提供することにある。
また、本発明の別の目的は、製品コストの増加を抑制し得る半導体装置およびその製造方法を提供することにある。

上記目的を達成するため、特許請求の範囲に記載の請求項１の手段を採用する。この手段によると、半導体基板に形成されドレイン領域になり得る第１導電型の第１ウェルと、第１ウェル内に形成される第２導電型の第２ウェルと、第２ウェル内に形成され第１導電型の不純物領域を含むソース領域と、を備えた半導体装置であって、第１ウェルと第２ウェルとの境界表面領域における第１ウェルの不純物濃度を当該境界表面領域以外の領域における第１ウェルの不純物濃度よりも低くする。これにより、ドレイン−ソース間の耐電圧を決定する「当該境界表面領域の不純物濃度」を当該境界表面領域以外の領域における不純物濃度よりも低くする。

特許請求の範囲に記載の請求項２の手段を採用することによって、境界表面領域以外の領域は、第２ウェルのほぼ直下および／または第２ウェルの周囲に位置する。これにより、第１ウェルと第２ウェルとの境界表面領域における第１ウェルの不純物濃度を第２ウェルのほぼ直下および／または第２ウェルの周囲における第１ウェルの不純物濃度よりも低くする。

特許請求の範囲に記載の請求項３の手段を採用することによって、請求項１または請求項２に記載の半導体装置は、第１導電型の第１ウェルを共用する他の半導体装置を備える複合型の半導体装置である。これにより、当該他の半導体装置を構成する第１導電型の第１ウェルを別途構成する製造工程を設ける必要がない。

また、上記目的を達成するため、特許請求の範囲に記載の請求項４の手段を採用する。この手段によると、第１工程によって第１導電型の不純物をイオン注入し、第１工程によりイオン注入された第１導電型の不純物を第２工程によって拡散させて第１ウェルを形成する。そして、第１工程によりイオン注入された第１導電型の不純物のドーズ量よりも低いドーズ量の第２導電型の不純物を第３工程によって第１ウェル内の所定の第１領域にイオン注入し、第１工程によりイオン注入された第１導電型の不純物のドーズ量よりも高いドーズ量の第２導電型の不純物を第４工程によって第１領域内で第１領域よりも狭い所定の第２領域にイオン注入し、第３工程により注入された第１領域の第２導電型の不純物および第４工程により注入された第２領域の第２導電型の不純物を第５工程によってそれぞれ拡散させて第２ウェルを形成する。これにより、第１導電型の不純物のドーズ量よりも高いドーズ量の第２導電型の不純物がイオン注入された所定の第２領域の周囲には、第１導電型の不純物のドーズ量よりも低いドーズ量の第２導電型の不純物がイオン注入されているので、これらを拡散させることで、第１ウェルと第２ウェルとの境界表面領域における第１ウェルの不純物濃度を第２ウェルのほぼ直下および第２ウェルの周囲における第１ウェルの不純物濃度よりも低くすることができる。このため、ドレイン−ソース間の耐電圧を決定する「当該境界表面領域の不純物濃度」を当該境界表面領域以外の領域における不純物濃度よりも低くすることができる。

さらに、上記目的を達成するため、特許請求の範囲に記載の請求項５の手段を採用する。この手段によると、第１工程によって所定の第１領域を除いて第１導電型の不純物をイオン注入し、第１工程によりイオン注入された第１導電型の不純物を第２工程によって拡散させて第１ウェルを形成する。そして、第１工程によりイオン注入された第１導電型の不純物のドーズ量よりも高いドーズ量の第２導電型の不純物を第１工程によりイオン注入されなかった第１領域内で第１領域よりも狭い所定の第２領域に第３工程によってイオン注入し、第３工程によりイオン注入された第２導電型の不純物を第４工程によって拡散させて第２ウェルを形成する。これにより、第１導電型の不純物のドーズ量よりも高いドーズ量の第２導電型の不純物が、第１工程によりイオン注入されなかった第１領域内で第１領域よりも狭い所定の第２領域にイオン注入されているので、これを拡散させることで、第１ウェルと第２ウェルとの境界表面領域における第１ウェルの不純物濃度を第２ウェルの周囲における第１ウェルの不純物濃度よりも低くすることができる。このため、ドレイン−ソース間の耐電圧を決定する「当該境界表面領域の不純物濃度」を当該境界表面領域以外の領域における不純物濃度よりも低くすることができる。

さらにまた、上記目的を達成するため、特許請求の範囲に記載の請求項６の手段を採用する。この手段によると、第１工程によって第１導電型の不純物をイオン注入し、第１工程によりイオン注入された第１導電型の不純物のドーズ量よりも高いドーズ量の第１導電型の不純物を第１工程による第１導電型の不純物のイオン注入領域内の所定の第１領域を除いて第２工程よってイオン注入する。そして、第１工程により注入された第１導電型の不純物および第２工程により注入された第１導電型の不純物を第３工程よってそれぞれ拡散させて第１ウェルを形成し、第２工程によりイオン注入されなかった所定の第１領域内で第１領域よりも狭い所定の第２領域に第２導電型の不純物を第４工程よってイオン注入し、第４工程によりイオン注入された第２導電型の不純物を第５工程によって拡散させて第２ウェルを形成する。これにより、第１導電型の不純物のドーズ量よりも高いドーズ量の第１導電型の不純物が、第１導電型の不純物のイオン注入領域内の所定の第１領域を除いてイオン注入されているのでこれらを拡散させ、さらにこの所定の第１領域内で第１領域よりも狭い所定の第２領域に第２導電型の不純物がイオン注入されているのでそれを拡散させることで、第１ウェルと第２ウェルとの境界表面領域における第１ウェルの不純物濃度を第２ウェルの周囲における第１ウェルの不純物濃度よりも低くすることができる。このため、ドレイン−ソース間の耐電圧を決定する「当該境界表面領域の不純物濃度」を当該境界表面領域以外の領域における不純物濃度よりも低くすることができる。

請求項１の発明では、ドレイン−ソース間の耐電圧を決定する「当該境界表面領域の不純物濃度」を当該境界表面領域以外の領域における不純物濃度よりも低くする。したがって、ドレイン−ソース間の耐電圧を増加させることができる。

請求項２の発明では、第１ウェルと第２ウェルとの境界表面領域における第１ウェルの不純物濃度を、第２ウェルのほぼ直下および／または第２ウェルの周囲における第１ウェルの不純物濃度よりも低くすることで、ドレイン−ソース間の耐電圧を増加させることができる。

請求項３の発明では、当該他の半導体装置を構成する第１導電型の第１ウェルを別途構成する製造工程を設ける必要がない。したがって、製品コストの増加を抑制することができる。

請求項４の発明では、第１導電型の不純物のドーズ量よりも高いドーズ量の第２導電型の不純物がイオン注入された所定の第２領域の周囲には、第１導電型の不純物のドーズ量よりも低いドーズ量の第２導電型の不純物がイオン注入されているので、これらを拡散させることで、第１ウェルと第２ウェルとの境界表面領域における第１ウェルの不純物濃度を第２ウェルのほぼ直下および第２ウェルの周囲における第１ウェルの不純物濃度よりも低くすることができる。このため、ドレイン−ソース間の耐電圧を決定する「当該境界表面領域の不純物濃度」を当該境界表面領域以外の領域における不純物濃度よりも低くすることができる。したがって、ドレイン−ソース間の耐電圧を増加させることができる。

請求項５の発明では、第１導電型の不純物のドーズ量よりも高いドーズ量の第２導電型の不純物が、第１工程によりイオン注入されなかった第１領域内で第１領域よりも狭い所定の第２領域にイオン注入されているので、これを拡散させることで、第１ウェルと第２ウェルとの境界表面領域における第１ウェルの不純物濃度を第２ウェルの周囲における第１ウェルの不純物濃度よりも低くすることができる。このため、ドレイン−ソース間の耐電圧を決定する「当該境界表面領域の不純物濃度」を当該境界表面領域以外の領域における不純物濃度よりも低くすることができる。したがって、ドレイン−ソース間の耐電圧を増加させることができる。

請求項６の発明では、第１導電型の不純物のドーズ量よりも高いドーズ量の第１導電型の不純物が、第１導電型の不純物のイオン注入領域内の所定の第１領域を除いてイオン注入されているのでこれらを拡散させ、さらにこの所定の第１領域内で第１領域よりも狭い所定の第２領域に第２導電型の不純物がイオン注入されているのでそれを拡散させることで、第１ウェルと第２ウェルとの境界表面領域における第１ウェルの不純物濃度を第２ウェルの周囲における第１ウェルの不純物濃度よりも低くすることができる。このため、ドレイン−ソース間の耐電圧を決定する「当該境界表面領域の不純物濃度」を当該境界表面領域以外の領域における不純物濃度よりも低くすることができる。したがって、ドレイン−ソース間の耐電圧を増加させることができる。

以下、本発明の半導体装置およびその製造方法の実施形態について図を参照して説明する。なお、図１〜図４は第１実施形態に関するもの、図５〜図１０は第２実施形態に関するもの、図１１〜図１４は第３実施形態に関するもの、図１５は第４実施形態に関するものである。

［第１実施形態］
図１(A) に示すように、第１実施形態に係る高耐圧トランジスタ２０は、Ｎチャネル型のＣＭＯＳトランジスタで、シリコン基板２１に形成されドレイン領域になり得るＮ型（第１導電型）のＮウェル領域２２と、Ｎウェル領域２２内に形成されるＰ型（第２導電型）のＰウェル領域２３と、Ｐウェル領域２３内に形成されＮ型の不純物領域を含むソース領域２５と、を備え、Ｎウェル領域２２とＰウェル領域２３との境界表面領域３０ａ、３０ｂにＮ⁻領域３２ａ、３２ｂを設けている。なお、符号２４は、Ｐウェル領域２３内に形成されるＰ^＋領域、符号２６は、Ｐウェル領域２３内に形成されドレイン領域の一部となるＮ^＋領域、符号２７は、シリコン基板２１の表面層に形成される素子分離層（例えばＬＯＣＯＳ）、符号２８は、素子分離層２７を介してＰウェル領域２３に接続されるゲート電極である。

これにより、Ｎウェル領域２２とＰウェル領域２３との境界表面領域３０ａ、３０ｂにおけるＮウェル領域２２のＮ型の不純物濃度は、当該境界表面領域３０ａ、３０ｂ以外の領域におけるＮウェル領域２２のＰ型の不純物濃度よりも低く設定される。例えば、図１(A) に示すＸ−Ｘ’線における各ウェルの不純物濃度特性を表すと、図２(A) に示すように、Ｎウェル領域２２のＮ型の不純物濃度は同図に示す破線Ｎにより、またＰウェル領域２３のＰ型の不純物濃度は同図の実線Ｐにより、それぞれ示される特性となる。なお、図２(A) に示す範囲α1Xおよび範囲β1Xは、いずれも図１(B) に示すホウ素イオン注入領域α1 、β1 のＸ−Ｘ’線における一辺の長さに相当するものである。

即ち、図２(A) に示すように、本第１実施形態に係る高耐圧トランジスタ２０では、Ｎウェル領域２２とＰウェル領域２３との境界表面領域３０ａ、３０ｂにおけるＮウェル領域２２のＮ型の不純物濃度（同図に示す破線Ｎ）を、Ｐウェル領域２３のほぼ直下およびＰウェル領域２３の周囲におけるＮウェル領域２２のＮ型の不純物濃度（同図に示す実線Ｐ）よりも低くなるように設定するので（同図に示す一点鎖線楕円ｋa、ｋb内）、図１６(A) を参照して説明した従来のＮチャネルトランジスタ５００に比べて図２(B) に示すように各ウェルの不純物濃度（同図に示す一点鎖線ｋa、ｋb内）を低くすることができる。したがって、当該高耐圧トランジスタ２０によるドレイン−ソース間の耐電圧を増加させることができる。なお、図２(B) に示す従来のＮチャネルトランジスタ５００の不純物濃度特性は、図１６(B) に示す不純物濃度の一部を抜粋したものに相当する。

なお、「Ｐウェル領域２３のほぼ直下」とは、高耐圧トランジスタ２０を平面方向から見たときにＰウェル領域２３が見えるとすれば当該Ｐウェル領域２３により隠れる範囲内のことをいい、例えば、図２(A) 等に示す一点鎖線楕円ｋa と一点鎖線楕円ｋb により挟まれた範囲をいう（以下、他の実施形態においても同じ）。また「Ｐウェル領域２３の周囲」とは、高耐圧トランジスタ２０を平面方向から見たときにＰウェル領域２３が見えるとすれば当該Ｐウェル領域２３により隠れる範囲外のことをいい、例えば、図２(A) 等に示す一点鎖線楕円ｋa と一点鎖線楕円ｋb により挟まれた範囲およびこれらの楕円ｋa、ｋb内を除いた範囲をいう（以下、他の実施形態においても同じ）。

次に、高耐圧トランジスタ２０の製造方法を図３および図４を参照して説明する。図３および図４に示すように、高耐圧トランジスタ２０は、少なくとも次の５つの工程（リンイオン注入工程→熱拡散工程→ホウ素イオン（低濃度）注入工程→ホウ素イオン（高濃度）注入工程→熱拡散工程）を含む半導体製造方法によって製造される。なお、この製造方法は、特許請求の範囲に記載の請求項４に相当し得るもので、図３(A) に示すリンイオン注入工程は同項に記載の「第１工程」、図３(B) に示す熱拡散工程は同項に記載の「第２工程」、図３(C) に示すホウ素イオン（低濃度）注入工程は同項に記載の「第３工程」、図４(A) に示すホウ素イオン（高濃度）注入工程は同項に記載の「第４工程」、図４(B) に示す熱拡散工程は同項に記載の「第５工程」、にそれぞれ相当し得るものである。

即ち、図３(A) に示すように、リンイオン注入工程によって、Ｎ型（第１導電型）の不純物としてのリンイオンＰ⁻をシリコン基板２１のシリコン酸化膜ＳiＯ_２側に注入した後、図３(B) に示すように、熱拡散工程によって、リンイオン注入工程によりイオン注入されたリンイオンＰ⁻を熱拡散させてＮウェル領域２２を形成する。リンイオン注入工程により注入されたリンイオンＰ⁻のドーズ量Ｃ_Ｐとする。

次に、図３(C) に示すように、ホウ素イオン（低濃度）注入工程によって、リンイオン注入工程によりイオン注入されたリンイオンのドーズ量Ｃ_Ｐよりも低いドーズ量Ｃ_ＢのＰ型（第２導電型）の不純物としてのホウ素イオンＢ^＋をＮウェル領域２２内のホウ素イオン注入領域α1 （所定の第１領域）に注入する（Ｃ_Ｂ＜Ｃ_Ｐ）。なお、このホウ素イオン注入領域α1 は、図１(B) に示すように辺α1Xと辺α1Yとからなる矩形状の領域で、図３(C) に示すようにレジストＲa1によってマスクされない領域（同図ではα1X）がこのホウ素イオン注入領域α1 に相当する。

さらに、図４(A) に示すように、ホウ素イオン（高濃度）注入工程によって、リンイオン注入工程によりイオン注入されたリンイオンのドーズ量Ｃ_Ｐよりも高いドーズ量Ｃ_Ｂ'のＰ型（第２導電型）の不純物としてのホウ素イオンＢ^＋をＮウェル領域２２内のホウ素イオン注入領域α1 でこのホウ素イオン注入領域α1 よりも狭いホウ素イオン注入領域β1 （所定の第２領域）に注入する（Ｃ_Ｂ'＞Ｃ_Ｐ）。なお、このホウ素イオン注入領域β1 は、図１(B) に示すように辺β1Xと辺β1Yとからなる矩形状の領域で、図４(A) に示すようにレジストＲb1によってマスクされない領域（同図ではβ1X）がこのホウ素イオン注入領域β1 に相当する。

そして、図４(B) に示すように、熱拡散工程によって、ホウ素イオン（低濃度）注入工程により注入されたホウ素イオン注入領域α1 のホウ素イオンＢ^＋およびホウ素イオン（高濃度）注入工程により注入されたホウ素イオン注入領域β1 のホウ素イオンＢ^＋をそれぞれ熱拡散させてＰウェル領域２３を形成する。これにより、当該Ｐウェル領域２３の周囲にＮウェル領域２２よりも不純物濃度が低いＮ⁻領域３２ａ、３２ｂを形成することができる。つまり、図２(A) に示すように、Ｎウェル領域２２とＰウェル領域２３との境界表面領域３０ａ、３０ｂにおけるＮウェル領域２２のＮ型の不純物濃度（同図に示す破線Ｎ）をＰウェル領域２３のほぼ直下およびＰウェル領域２３の周囲におけるＮウェル領域２２のＮ型の不純物濃度（同図に示す実線Ｐ）よりも低くすることができる。

なお、図４(C) に示すように、他の工程によって、Ｐ^＋領域２４、ソース領域２５、ドレイン領域２６、素子分離層２７、ゲート電極２８等を形成することにより、図１(A) に示す構造の高耐圧トランジスタ２０が形成される。

このように本第１実施形態に係る高耐圧トランジスタ２０の製造方法によると、リンイオンＰ^＋のドーズ量Ｃ_Ｐよりも高いドーズ量Ｃ_Ｂ'のホウ素イオンＢ^＋が注入（第４工程）されたホウ素イオン注入領域β1 （所定の第２領域）の周囲には、リンイオンＰ^＋のドーズ量Ｃ_Ｐよりも低いドーズ量Ｃ_Ｂのホウ素イオンＢ^＋が注入（第３工程）されているので、これらを熱拡散（第５工程）させることで、Ｎウェル領域２２とＰウェル領域２３との境界表面領域３０ａ、３０ｂにおけるＮウェル領域２２のＮ型の不純物濃度をＰウェル領域２３のほぼ直下およびＰウェル領域２３の周囲におけるＮ型の不純物濃度よりも低くすることができる。このため、ドレイン−ソース間の耐電圧を決定する境界表面領域３０ａ、３０ｂの不純物濃度を境界表面領域３０ａ、３０ｂ以外の領域における不純物濃度よりも低くすることができる。したがって、高耐圧トランジスタ２０のドレイン−ソース間の耐電圧を増加させることが可能となる。

［第２実施形態］
図５に示すように、第２実施形態に係る高耐圧トランジスタ１２０もＮチャネル型のＣＭＯＳトランジスタで、基本的な構成は、前述した第１実施形態の高耐圧トランジスタ２０と同様である。そのため、第１実施形態の高耐圧トランジスタ２０と実質的に同一の構成部分には同一符号を付しそれらの説明を省略する。

図５に示すように、高耐圧トランジスタ１２０は、シリコン基板２１に形成されドレイン領域になり得るＮ型（第１導電型）のＮウェル領域１２２と、Ｎウェル領域１２２内に形成されるＰ型（第２導電型）のＰウェル領域２３と、Ｐウェル領域２３内に形成されＮ型の不純物領域を含むソース領域２５と、を備え、Ｐウェル領域２３のほぼ直下においてＮウェル領域１２２に窪み部分１３０が形成されるように当該Ｎウェル領域１２２を一方側のＮウェル領域１２２ａと他方側のＮウェル領域１２２ｂとにより構成する。

これにより、Ｎウェル領域１２２とＰウェル領域２３との境界表面領域３０ａ、３０ｂにおけるＮウェル領域１２２のＮ型の不純物濃度は、当該境界表面領域３０ａ、３０ｂ以外の領域におけるＮウェル領域１２２のＰ型の不純物濃度よりも低く設定される。例えば、図５に示すＸ−Ｘ’線における各ウェルの不純物濃度特性を表すと、図７(A) に示すように、Ｎウェル領域１２２のＮ型の不純物濃度は同図に示す破線Ｎにより、またＰウェル領域２３のＰ型の不純物濃度は同図の実線Ｐにより、それぞれ示される特性となる。

なお、図７(A) に示す範囲α2Xは、図６(A) に示すリンイオンブロック領域α2 または図６(B) に示すリンイオンブロック領域α2'のＸ−Ｘ’線における一辺の長さに相当するもので、また図７(A) に示す範囲β2Xは、図６(A) に示すホウ素イオン注入領域β2 または図６(B) に示すホウ素イオン注入領域β2'のＸ−Ｘ’線における一辺の長さに相当するものである。

即ち、図７(A) に示すように、本第２実施形態に係る高耐圧トランジスタ１２０では、Ｎウェル領域１２２とＰウェル領域２３との境界表面領域３０ａ、３０ｂにおけるＮウェル領域１２２のＮ型の不純物濃度（同図に示す破線Ｎ）を、Ｐウェル領域２３の周囲におけるＮウェル領域１２２のＮ型の不純物濃度（同図に示す実線Ｐ）よりも低くなるように設定するので（同図に示す一点鎖線楕円ｋa、ｋb内）、図１６(A) を参照して説明した従来のＮチャネルトランジスタ５００に比べて図７(B) に示すように各ウェルの不純物濃度（同図に示す一点鎖線楕円ｋa、ｋb内）を低くすることができる。したがって、当該高耐圧トランジスタ１２０によるドレイン−ソース間の耐電圧を増加させることができる。なお、図７(B) に示す従来のＮチャネルトランジスタ５００の不純物濃度特性は、図１６(B) に示す不純物濃度の一部を抜粋したものに相当する。

次に、高耐圧トランジスタ１２０の製造方法を図８および図９を参照して説明する。図８および図９に示すように、高耐圧トランジスタ１２０は、少なくとも次の４つの工程（リンイオン注入工程→熱拡散工程→ホウ素イオン注入工程→熱拡散工程）を含む半導体製造方法によって製造される。なお、この製造方法は、特許請求の範囲に記載の請求項５に相当し得るもので、図８(A) に示すリンイオン注入工程は同項に記載の「第１工程」、図８(B) に示す熱拡散工程は同項に記載の「第２工程」、図８(C) に示すホウ素イオン注入工程は同項に記載の「第３工程」、図９(A) に示す熱拡散工程は同項に記載の「第４工程」、にそれぞれ相当し得るものである。

即ち、図８(A) に示すように、リンイオン注入工程によって、リンイオンブロック領域α2 （所定の第１領域）を除いてＮ型（第１導電型）の不純物としてのリンイオンＰ⁻をシリコン基板２１のシリコン酸化膜ＳiＯ_２側に注入した後、図８(B) に示すように、熱拡散工程によって、リンイオン注入工程によりイオン注入されたリンイオンＰ⁻を熱拡散させてＮウェル領域２２を形成する。なお、このリンイオンブロック領域α2 は、図６(A) に示すようにＸ−Ｘ’線方向の辺α2Xを含む矩形状の領域で、図８(A) に示すようにレジストＲa2によってマスクされる領域（同図ではα2X）がこのリンイオンブロック領域α2 に相当する。

これにより、リンイオンブロック領域α2 でマスクされる部分には、リンイオンＰ⁻が注入されないため、熱拡散工程により拡散されるＮウェル領域１２２は、このリンイオンブロック領域α2 を２方向から挟んで一方側のＮウェル領域１２２ａと他方側のＮウェル領域１２２ｂとが共に成長することにより形成される（図６(A) に示す太点線矢印の方向）。このため、熱拡散されてできたＮウェル領域１２２には、窪み部分１３０が帯状に形成される（図６(A) 参照）。

なお、このリンイオンブロック領域α2 は、図６(B) に示すように辺α1Xと辺α1Yとからなる矩形状の領域α2'に設定して良く、図８(B) に示すようにレジストＲa2によってマスクされる領域（同図ではα2X）がこのリンイオンブロック領域α2'に相当する。この場合、リンイオンブロック領域α2'を４方向から挟んでＮウェル領域１２２ａ、１２２ｂ等がそれぞれ成長することによって、Ｎウェル領域１２２が形成されるため（図６(B) に示す太点線矢印の方向）、窪み部分１３０はほぼ円状に形成される（図６(B) 参照）。

次に、図８(C) に示すように、ホウ素イオン注入工程によって、リンイオン注入工程によりイオン注入されたリンイオンのドーズ量Ｃ_Ｐよりも高いドーズ量Ｃ_ＢのＰ型（第２導電型）の不純物としてのホウ素イオンＢ^＋をＮウェル領域２２内のホウ素イオン注入領域β2 （所定の第２領域）に注入する（Ｃ_Ｂ＞Ｃ_Ｐ）。なお、このホウ素イオン注入領域β2 は、図６(A) に示すようにＸ−Ｘ’線方向の辺β2Xを含む矩形状の領域で、図８(A) に示すようにレジストＲb2によってマスクされない領域（同図ではβ2X）がこのホウ素イオン注入領域β2 に相当する。また、このホウ素イオン注入領域β2 は、図６(B) に示すように辺β2Xと辺β2Yとからなる矩形状の領域としても良い。

そして、図９(A) に示すように、熱拡散工程によって、ホウ素イオン注入工程により注入されたホウ素イオン注入領域β2 のホウ素イオンＢ^＋を熱拡散させてＰウェル領域２３を形成する。これにより、当該Ｐウェル領域２３の周囲におけるＮウェル領域１２２のＮ型の不純物濃度よりも低くなるように設定することができる。つまり、図７(A) に示すように、Ｎウェル領域１２２とＰウェル領域２３との境界表面領域３０ａ、３０ｂにおけるＮウェル領域１２２のＮ型の不純物濃度（同図に示す破線Ｎ）をＰウェル領域２３の周囲におけるＮウェル領域１２２のＮ型の不純物濃度（同図に示す実線Ｐ）よりも低くすることができる。

なお、図９(B) に示すように、他の工程によって、Ｐ^＋領域２４、ソース領域２５、ドレイン領域２６、素子分離層２７、ゲート電極２８等を形成することにより、図５に示す構造の高耐圧トランジスタ１２０が形成される。

このように本第２実施形態に係る高耐圧トランジスタ１２０の製造方法によると、リンイオンＰ^＋のドーズ量Ｃ_Ｐよりも高いドーズ量Ｃ_Ｂ'のホウ素イオンＢ^＋が、リンイオンブロック領域α2 でリンイオンブロック領域α2 よりも狭いホウ素イオン注入領域β2 注入（第３工程）されているので、これを熱拡散（第４工程）させることで、Ｎウェル領域１２２とＰウェル領域２３との境界表面領域３０ａ、３０ｂにおけるＮウェル領域１２２のＮ型の不純物濃度をＰウェル領域２３の周囲におけるＮ型の不純物濃度よりも低くすることができる。このため、ドレイン−ソース間の耐電圧を決定する境界表面領域３０ａ、３０ｂの不純物濃度を境界表面領域３０ａ、３０ｂ以外の領域における不純物濃度よりも低くすることができる。したがって、高耐圧トランジスタ１２０のドレイン−ソース間の耐電圧を増加させることが可能となる。

ここで、この高耐圧トランジスタ１２０のＮウェル領域１２２を、他の用途のトランジスタTr２のＮウェル領域５２と共用した複合型トランジスタ１００の構成例を図１０に示す。この複合型トランジスタ１００は、前述した高耐圧トランジスタ１２０をトランジスタTr１とし、それに隣接する位置に例えば低電圧をスイッチング可能なトランジスタTr２を備えている。

このトランジスタTr２は、シリコン基板２１に形成されるＮ型（第１導電型）のＮウェル領域５２と、Ｎウェル領域５２内に形成されるＰ型（第２導電型）のＰウェル領域５３と、Ｐウェル領域５３内に形成されＮ型の不純物領域を含むソース領域５４と、Ｐウェル領域５３内に形成されＮ型の不純物領域を含むドレイン領域５６と、ゲート絶縁膜を介してＰウェル領域５３に接続されるゲート電極５８と、を備えており、Ｎウェル領域５２は、トランジスタTr１のＮウェル領域１２２を共用している。これにより、例えば、Ｎウェル領域１２２を形成する製造工程において、トランジスタTr２のＮウェル領域５２も形成することが可能になるので、トランジスタTr２のために別途Ｎウェル領域５２を形成する工程を設ける必要がなくなる。したがって、複合型トランジスタ１００の製品コストの増加を抑制することができる。

［第３実施形態］
図１１(A) に示すように、第３実施形態に係る高耐圧トランジスタ２２０もＮチャネル型のＣＭＯＳトランジスタで、基本的な構成は、前述した第１実施形態の高耐圧トランジスタ２０と同様である。そのため、第１実施形態の高耐圧トランジスタ２０と実質的に同一の構成部分には同一符号を付しそれらの説明を省略する。

図１１(A) に示すように、高耐圧トランジスタ２２０は、シリコン基板２１に形成されドレイン領域になり得るＮ型（第１導電型）のＮウェル領域２２２と、Ｎウェル領域２２２内に形成されるＰ型（第２導電型）のＰウェル領域２３と、Ｐウェル領域２３内に形成されＮ型の不純物領域を含むソース領域２５と、を備え、Ｐウェル領域２３のほぼ直下およびその周囲において形成される低濃度領域２２２ｂとこの低濃度領域２２２ｂの周囲に形成される高濃度領域２２２ａとによってＮウェル領域２２２を構成する。

これにより、Ｎウェル領域２２２とＰウェル領域２３との境界表面領域３０ａ、３０ｂにおけるＮウェル領域２２２のＮ型の不純物濃度は、当該境界表面領域３０ａ、３０ｂ以外の領域におけるＮウェル領域２２２のＰ型の不純物濃度よりも低く設定される。例えば、図１１(A) に示すＸ−Ｘ’線における各ウェルの不純物濃度特性を表すと、図１２(A) に示すように、Ｎウェル領域２２２のＮ型の不純物濃度は同図に示す破線Ｎにより、またＰウェル領域２３のＰ型の不純物濃度は同図の実線Ｐにより、それぞれ示される特性となる。なお、図１２(A) に示す範囲α3Xおよび範囲β3Xは、それぞれ図１１(B) に示すリンイオンブロック領域α3 およびホウ素イオン注入領域β3 のＸ−Ｘ’線における一辺の長さに相当するものである。

即ち、図１２(A) に示すように、本第３実施形態に係る高耐圧トランジスタ２２０では、Ｎウェル領域２２２とＰウェル領域２３との境界表面領域３０ａ、３０ｂにおけるＮウェル領域１２２のＮ型の不純物濃度（同図に示す破線Ｎ）を、Ｐウェル領域２３の周囲におけるＮウェル領域２２２のＮ型の不純物濃度（同図に示す実線Ｐ）よりも低くなるように設定するので（同図に示す一点鎖線楕円ｋa、ｋb内）、図１６(A) を参照して説明した従来のＮチャネルトランジスタ５００に比べて図１２(B) に示すように各ウェルの不純物濃度（同図に示す一点鎖線楕円ｋa、ｋb内）を低くすることができる。したがって、当該高耐圧トランジスタ２２０によるドレイン−ソース間の耐電圧を増加させることができる。なお、図１２(B) に示す従来のＮチャネルトランジスタ５００の不純物濃度特性は、図１６(B) に示す不純物濃度の一部を抜粋したものに相当する。

次に、高耐圧トランジスタ２２０の製造方法を図１３および図１４を参照して説明する。図１３および図１４に示すように、高耐圧トランジスタ２２０は、少なくとも次の５つの工程（リンイオン（低濃度）注入工程→リンイオン（高濃度）注入工程→熱拡散工程→ホウ素イオン注入工程→熱拡散工程）を含む半導体製造方法によって製造される。なお、この製造方法は、特許請求の範囲に記載の請求項６に相当し得るもので、図１３(A) に示すリンイオン（低濃度）注入工程は同項に記載の「第１工程」、図１３(B) に示すリンイオン（高濃度）注入工程は同項に記載の「第２工程」、図１３(C) に示す熱拡散工程は同項に記載の「第３工程」、図１４(A) に示すホウ素イオン注入工程は同項に記載の「第４工程」、図１４(B) に示す熱拡散工程は同項に記載の「第５工程」、にそれぞれ相当し得るものである。

即ち、図１３(A) に示すように、リンイオン（低濃度）注入工程によって、Ｎ型（第１導電型）の不純物としてのリンイオンＰ⁻をシリコン基板２１のシリコン酸化膜ＳiＯ_２側に注入した後、リンイオン（高濃度）注入工程によって、リンイオン（低濃度）注入工程によりイオン注入されたリンイオンＰ⁻のドーズ量Ｃ_Ｐ１よりも高いドーズ量Ｃ_Ｐ２のＮ型（第１導電型）の不純物としてのリンイオンＰ⁻を、リンイオン（低濃度）注入工程によるリンイオンＰ⁻の注入領域内のリンイオンブロック領域α3 （所定の第１領域）を除いて注入する（Ｃ_Ｐ２＞Ｃ_Ｐ１）。なお、このリンイオンブロック領域α3 は、図１１(A) に示すように示すように辺α3Xと辺α3Yとからなる矩形状の領域で、図１３(B) に示すようにレジストＲa3によってマスクされる領域（同図ではα3X）がこのリンイオンブロック領域α3 に相当する。

そして、図１３(C) に示すように、熱拡散工程によって、リンイオン（低濃度）注入工程により注入されたリンイオンＰ⁻およびリンイオン（高濃度）注入工程により注入されたリンイオンＰ⁻をそれぞれ熱拡散させてＮウェル領域２２２を形成する。これにより、Ｎウェル領域２２２は、低濃度領域２２２ｂとこの低濃度領域２２２ｂの周囲に形成される高濃度領域２２２ａとにより構成される。

さらに、図１４(A) に示すように、ホウ素イオン注入工程によって、リンイオン注入工程によりイオン注入されなかったリンイオンブロック領域α3 内でこのリンイオンブロック領域α3 よりも狭いホウ素イオン注入領域β3 （所定の第２領域）にＰ型（第２導電型）の不純物としてのホウ素イオンＢ^＋を注入する。なお、このホウ素イオン注入領域β3 は、図１１(B) に示すように辺β3Xと辺β3Yとからなる矩形状の領域で、図１４(A) に示すようにレジストＲb3によってマスクされない領域（同図ではβ3X）がこのホウ素イオン注入領域β3 に相当する。

そして、図１４(B) に示すように、熱拡散工程によって、ホウ素イオン注入工程により注入されたホウ素イオン注入領域β3 のホウ素イオンＢ^＋を熱拡散させてＰウェル領域２３を形成する。これにより、Ｐウェル領域２３のほぼ直下およびＰウェル領域２３の周囲に低濃度領域２２２ｂのＮウェル領域２２２を形成することができる。つまり、図１２(A) に示すように、Ｎウェル領域２２２とＰウェル領域２３との境界表面領域３０ａ、３０ｂにおけるＮウェル領域２２２のＮ型の不純物濃度（同図に示す破線Ｎ）をＰウェル領域２３の周囲におけるＮウェル領域２２２のＮ型の不純物濃度（同図に示す実線Ｐ）よりも低くすることができる。

なお、図１４(C) に示すように、他の工程によって、Ｐ^＋領域２４、ソース領域２５、ドレイン領域２６、素子分離層２７、ゲート電極２８等を形成することにより、図１１(A) に示す構造の高耐圧トランジスタ２２０が形成される。

このように本第３実施形態に係る高耐圧トランジスタ２２０の製造方法によると、リンイオンＰ^＋のドーズ量Ｃ_Ｐ１よりも高いドーズ量Ｃ_Ｐ２のリンイオンＰ^＋が、リンイオンブロック領域α3 を除いて注入（第２工程）されているのでこれらを拡散（第３工程）させ、さらにこのリンイオンブロック領域α3 内でリンイオンブロック領域α3 よりも狭いホウ素イオン注入領域β3 にホウ素イオンＢ^＋が注入（第４工程）されているのでそれを拡散（第５工程）させることで、Ｎウェル領域２２２とＰウェル領域２３との境界表面領域３０ａ、３０ｂにおけるＮウェル領域２２２のＮ型の不純物濃度をＰウェル領域２３の周囲におけるＮ型の不純物濃度よりも低くすることができる。このため、ドレイン−ソース間の耐電圧を決定する境界表面領域３０ａ、３０ｂの不純物濃度を境界表面領域３０ａ、３０ｂ以外の領域における不純物濃度よりも低くすることができる。したがって、高耐圧トランジスタ２２０のドレイン−ソース間の耐電圧を増加させることが可能となる。

［第４実施形態］
図１５(A) に示すように、第４実施形態に係る高耐圧トランジスタ３２０もＮチャネル型のＣＭＯＳトランジスタで、基本的な構成は、前述した第１実施形態の高耐圧トランジスタ２０と同様である。そのため、第１実施形態の高耐圧トランジスタ２０と実質的に同一の構成部分には同一符号を付しそれらの説明を省略する。

図１５(A) に示すように、高耐圧トランジスタ３２０は、シリコン基板２１に形成されドレイン領域になり得るＮ型（第１導電型）のＮウェル領域３２２と、Ｎウェル領域３２２内に形成されるＰ型（第２導電型）のＰウェル領域２３と、Ｐウェル領域２３内に形成されＮ型の不純物領域を含むソース領域２５と、を備え、Ｎウェル領域３２２とＰウェル領域２３との境界表面領域３０ａ、３０ｂのほぼ直下にあたるＮウェル領域３２２に窪み部分３３０を形成する。これにより、Ｎウェル領域３２２とＰウェル領域２３との境界表面領域３０ａ、３０ｂにおけるＮウェル領域３２２のＮ型の不純物濃度は、当該境界表面領域３０ａ、３０ｂ以外の領域におけるＮウェル領域３２２のＰ型の不純物濃度よりも低く設定される。

例えば、図１５(B) に示すように、矩形の枠状に形成されるリンイオンブロック領域α4 により、リンイオン注入工程において注入されるリンイオンＰ^＋をマスクすることで、当該リンイオンブロック領域α4 を除いた３箇所にリンイオンＰ^＋が注入されるので、これを熱拡散させることにより、この３箇所のリンイオンＰ^＋がそれぞれ拡散されて、Ｐウェル周囲領域３２２ａ、Ｐウェル周囲領域３２２ｂおよびＰウェル直下領域３２２ｃからなるＮウェル領域３２２を形成する。なお、Ｐウェル周囲領域３２２ａとＰウェル直下領域３２２ｃとの間には窪み部分３３０が形成され、またＰウェル周囲領域３２２ｂとＰウェル直下領域３２２ｃとの間にも窪み部分３３０が形成される。

そして、図１５(B) に示すように、ホウ素イオン注入工程によって、リンイオン注入工程によりイオン注入されなかったリンイオンブロック領域α4 の範囲に収まる矩形状のホウ素イオン注入領域β4 にＰ型（第２導電型）の不純物としてのホウ素イオンＢ^＋を注入し、これを熱拡散させることによりＰウェル領域２３を形成する。これにより、Ｎウェル領域３２２とＰウェル領域２３との境界表面領域３０ａ、３０ｂにおけるＮウェル領域３２２のＮ型の不純物濃度をＰウェル領域２３の直下およびＰウェル領域２３の周囲におけるＮ型の不純物濃度よりも低くすることができる。このため、ドレイン−ソース間の耐電圧を決定する境界表面領域３０ａ、３０ｂの不純物濃度を境界表面領域３０ａ、３０ｂ以外の領域における不純物濃度よりも低くすることができる。したがって、高耐圧トランジスタ３２０のドレイン−ソース間の耐電圧を増加させることが可能となる。

なお、以上説明した各実施形態では、Ｎチャネル型のＣＭＯＳトランジスタを例に説明したが、本発明ではこれに限られることはなく、第１導電型としてＰ型、第２導電型としてＮ型の、不純物を用いることにより、Ｐチャネル型のＣＭＯＳトランジスタを構成し得る場合にも適用することができる。そしてこの場合においても上述同様の作用および効果を得ることができる。

図１(A) は、本発明の第１実施形態に係る高耐圧トランジスタの構成例を示す模式的断面図で、図１(B) は、当該高耐圧トランジスタを平面方向から見た場合におけるホウ素イオン注入領域α1 、β1 を示す説明図である。 図２(A) は、図１(A) に示すＸ−Ｘ’（両端部を除く）における不純物濃度を示す特性図で、図２(B) は、図１６(A) に示す従来例のＸ−Ｘ’（両端部を除く）における不純物濃度を示す特性図である。 本第１実施形態に係る高耐圧トランジスタの製造方法を示す工程図で、図３(A) はリンイオン注入工程、図３(B) は熱拡散工程、図３(C) はホウ素イオン（低濃度）注入工程をそれぞれ示すものである。 図３に示す製造方法の続きを示す工程図で、図４(A) はホウ素イオン（高濃度）注入工程、図４(B) は熱拡散工程、図４(C) はその他の工程をそれぞれ示すものである。 本発明の第２実施形態に係る高耐圧トランジスタの構成例を示す模式的断面図である。 第２実施形態に係る高耐圧トランジスタを平面方向から見た場合におけるリンイオンブロック領域α2 、α2'およびホウ素イオン注入領域β2 、β2'を示す説明図で、図６(A) はその一例、図６(B) は他の例をそれぞれ示すものである。 図７(A) は、図５(A) に示すＸ−Ｘ’（両端部を除く）における不純物濃度を示す特性図で、図７(B) は、図１６(A) に示す従来例のＸ−Ｘ’（両端部を除く）における不純物濃度を示す特性図である。 本第２実施形態に係る高耐圧トランジスタの製造方法を示す工程図で、図８(A) はリンイオン注入工程、図８(B) は熱拡散工程、図８(C) はホウ素イオン注入工程をそれぞれ示すものである。 図８に示す製造方法の続きを示す工程図で、図９(A) は熱拡散工程、図９(B) はその他の工程をそれぞれ示すものである。 本第２実施形態に係る高耐圧トランジスタに隣接して他の高耐圧トランジスタを設けた複合型トランジスタの構成例を示す模式的断面図である。 図１１(A) は、本発明の第３実施形態に係る高耐圧トランジスタの構成例を示す模式的断面図で、図１１(B) は、当該高耐圧トランジスタを平面方向から見た場合におけるリンイオンブロック領域α3 およびホウ素イオン注入領域β3 を示す説明図である。 図１２(A) は、図１１(A) に示すＸ−Ｘ’（両端部を除く）における不純物濃度を示す特性図で、図１２(B) は、図１６(A) に示す従来例のＸ−Ｘ’（両端部を除く）における不純物濃度を示す特性図である。 本第３実施形態に係る高耐圧トランジスタの製造方法を示す工程図で、図１３(A) はリンイオン（低濃度）注入工程、図１３(B) はリンイオン（高濃度）注入工程、図１３(C) は熱拡散工程をそれぞれ示すものである。 図１３に示す製造方法の続きを示す工程図で、図１４(A) はホウ素イオン注入工程、図１４(B) は熱拡散工程、図１４(C) はその他の工程をそれぞれ示すものである。 図１５(A) は、本発明の第４実施形態に係る高耐圧トランジスタの構成例を示す模式的断面図で、図１５(B) は、当該高耐圧トランジスタを平面方向から見た場合におけるリンイオンブロック領域α4 およびホウ素イオン注入領域β4 を示す説明図である。 図１６(A) は、従来例による高耐圧トランジスタの構成例を示す模式的断面図で、図１６(B) は、図１６(A) に示すＸ−Ｘ’における不純物濃度を示す特性図である。

符号の説明

２０、１２０、２２０、３２０…高耐圧トランジスタ（半導体装置）
２１…シリコン基板（半導体基板）
２２…Ｎウェル領域（第１ウェル）
２３…Ｐウェル領域（第２ウェル）
２４…Ｐ^＋領域
２５…ソース領域
２６…ドレイン領域
２７…素子分離層
２８…ゲート電極
３０ａ、３０ｂ…境界表面領域
３２ａ、３２ｂ…Ｎ⁻領域
１００…複合型トランジスタ（複合型の半導体装置）
１２２…Ｎウェル領域（第１ウェル）
１２２ａ…一方側のＮウェル領域
１２２ｂ…他方側のＮウェル領域
１３０…窪み部分
２２２…Ｎウェル領域（第１ウェル）
２２２ａ…高濃度領域
２２２ｂ…低濃度領域
３２２…Ｎウェル領域（第１ウェル）
３２２ａ、３２２ｂ…Ｐウェル周囲領域
３２２ｃ…Ｐウェル直下領域

Claims (6)

1. 半導体基板に形成されドレイン領域になり得る第１導電型の第１ウェルと、
   前記第１ウェル内に形成される第２導電型の第２ウェルと、
   前記第２ウェル内に形成され第１導電型の不純物領域を含むソース領域と、
   を備えた半導体装置であって、
   前記第１ウェルと前記第２ウェルとの境界表面領域における前記第１ウェルの不純物濃度を当該境界表面領域以外の領域における前記第１ウェルの不純物濃度よりも低くすることを特徴とする半導体装置。
2. 前記境界表面領域以外の領域は、前記第２ウェルのほぼ直下および／または前記第２ウェルの周囲に位置することを特徴とする請求項１記載の半導体装置。
3. 請求項１または請求項２に記載の半導体装置は、前記第１導電型の第１ウェルを共用する他の半導体装置を備える複合型の半導体装置であることを特徴とする半導体装置。
4. 半導体基板に形成されドレイン領域になり得る第１導電型の第１ウェルと、前記第１ウェル内に形成される第２導電型の第２ウェルと、前記第２ウェル内に形成され第１導電型の不純物領域を含むソース領域と、を備えた半導体装置の製造方法であって、
   第１導電型の不純物をイオン注入する第１工程と、
   前記第１工程によりイオン注入された前記第１導電型の不純物を拡散させて前記第１ウェルを形成する第２工程と、
   前記第１工程によりイオン注入された前記第１導電型の不純物のドーズ量よりも低いドーズ量の第２導電型の不純物を、前記第１ウェル内の所定の第１領域にイオン注入する第３工程と、
   前記第１工程によりイオン注入された前記第１導電型の不純物のドーズ量よりも高いドーズ量の第２導電型の不純物を、前記第１領域内で前記第１領域よりも狭い所定の第２領域にイオン注入する第４工程と、
   前記第３工程により注入された前記第１領域の前記第２導電型の不純物および前記第４工程により注入された前記第２領域の前記第２導電型の不純物をそれぞれ拡散させて前記第２ウェルを形成する第５工程と、
   を含むことを特徴とする半導体装置の製造方法。
5. 半導体基板に形成されドレイン領域になり得る第１導電型の第１ウェルと、前記第１ウェル内に形成される第２導電型の第２ウェルと、前記第２ウェル内に形成され第１導電型の不純物領域を含むソース領域と、を備えた半導体装置の製造方法であって、
   所定の第１領域を除いて第１導電型の不純物をイオン注入する第１工程と、
   前記第１工程によりイオン注入された前記第１導電型の不純物を拡散させて前記第１ウェルを形成する第２工程と、
   前記第１工程によりイオン注入された前記第１導電型の不純物のドーズ量よりも高いドーズ量の第２導電型の不純物を、前記第１工程によりイオン注入されなかった前記第１領域内で前記第１領域よりも狭い所定の第２領域にイオン注入する第３工程と、
   前記第３工程によりイオン注入された前記第２導電型の不純物を拡散させて前記第２ウェルを形成する第４工程と、
   を含むことを特徴とする半導体装置の製造方法。
6. 半導体基板に形成されドレイン領域になり得る第１導電型の第１ウェルと、前記第１ウェル内に形成される第２導電型の第２ウェルと、前記第２ウェル内に形成され第１導電型の不純物領域を含むソース領域と、を備えた半導体装置の製造方法であって、
   第１導電型の不純物をイオン注入する第１工程と、
   前記第１工程によりイオン注入された前記第１導電型の不純物のドーズ量よりも高いドーズ量の第１導電型の不純物を、前記第１工程による前記第１導電型の不純物のイオン注入領域内の所定の第１領域を除いてイオン注入する第２工程と、
   前記第１工程により注入された前記第１導電型の不純物および前記第２工程により注入された前記第１導電型の不純物をそれぞれ拡散させて前記第１ウェルを形成する第３工程と、
   前記第２工程によりイオン注入されなかった前記所定の第１領域内で前記第１領域よりも狭い所定の第２領域に第２導電型の不純物をイオン注入する第４工程と、
   前記第４工程によりイオン注入された前記第２導電型の不純物を拡散させて前記第２ウェルを形成する第５工程と、
   を含むことを特徴とする半導体装置の製造方法。

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