KR20080106341A - 드레인 확장 반도체 장치 및 대칭 드레인 확장 반도체 장치를 제조하는 방법 - Google Patents

드레인 확장 반도체 장치 및 대칭 드레인 확장 반도체 장치를 제조하는 방법 Download PDF

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Abstract

방법들은 다양한 채널 길이 및 실질적으로 유사한 임계 전압들을 갖는 DEMOS 장치들을 제조한다. 제1 및 제2 장치들에 대해 임계 전압이 선택된다. 제1 및 제2 웰 영역들(204)이 형성된다. 제1 및 제2 드레인 확장 영역들(206)이 웰 영역들 내에 형성된다. 선택된 임계 전압에 따라 제1 및 제2 백 게이트 영역들(208)이 웰 영역들 내에 형성된다. 다양한 채널 길이를 갖는 제1 및 제2 게이트 구조들이 제1 및 제2 웰 영역들 상에 형성된다. 제1 소스 영역(212)이 제1 백 게이트 영역 내에 형성되고, 제1 드레인 영역이 제1 드레인 확장 영역 내에 형성된다. 제2 소스 영역이 제2 백 게이트 영역 내에 형성되고, 제2 드레인 영역이 제2 드레인 확장 영역 내에 형성된다.
DEMOS 장치, 채널 길이, 임계 전압, 드레인 확장 영역, 백 게이트

Description

드레인 확장 반도체 장치 및 대칭 드레인 확장 반도체 장치를 제조하는 방법 {METHODS OF PERFORMANCE IMPROVEMENT OF HVMOS DEVICES}
본 발명은 일반적으로 반도체 장치에 관한 것으로서, 구체적으로는 다양한 채널 길이의 드레인 확장 MOS 트랜지스터들에 대한 균일한 임계 전압들 및 그 제조 방법들에 관한 것이다.
많은 집적 회로 장치는 금속-산화물-반도체(MOS) 트랜지스터 장치들로 구성되는 디지털 회로를 포함하는데, 이러한 MOS 트랜지스터 장치들은 고밀도, 고속 N 채널 및 P 채널 MOS 트랜지스터들에 대해 최적화된 상보형 MOS(CMOS) 제조 프로세스들을 이용하여 형성된다. 이러한 고밀도 회로는, 배터리에 의해 디지털 회로가 급전되는 무선 통신 장치, 휴대형 컴퓨터 등과 같은 현대의 소비자 전자 제품들에서 일반적이다.
많은 장치는 저전압 응용들 및 고전압 응용들을 위해 동작 가능한 MOS 장치들을 필요로 한다. 예를 들어, 통상적으로 논리 동작들은 예를 들어 약 1.8 V의 저전압 MOS 장치들을 이용하는 반면, 통상적으로 전력 동작들은 예를 들어 6 V 이상의 고전압 MOS 장치들을 이용한다. 저전압 및 고전압 응용들을 위한 MOS 장치들은 제조 공간 및 비용을 보존하기 위해 단일 다이 또는 집적 회로 상에 구현될 수 있으며, 종종 구현된다.
반도체 장치들에서 사용되는 일 타입의 MOS 트랜지스터 장치는 N 또는 P 채널 드레인 확장 금속-산화물-반도체(DEMOS) 트랜지스터 장치이다. DEMOS 장치들은 종종 전력 스위칭 회로들과 같은 응용들에 사용된다. DEMOS 장치들은 장치들의 동작 전압들을 실질적으로 증가시키는 드레인 확장 영역을 사용한다. DEMOS 장치들의 소정 예들은 측면 확산 MOS(LDMOS) 장치들, 표면 전계 감소(RESURF) 트랜지스터들 등을 포함한다. DEMOS 장치들은 쇼트 채널 동작과, 높은 전류 처리 능력, 비교적 낮은 드레인 대 소스 온 상태 저항(Rdson), 및 전압 파괴 고장을 겪지 않고 비교적 높은 드레인 대 소스 전압들에 견디는 능력을 유리하게 결합시키며, 이 경우 DEMOS 장치 설계들은 종종 파괴 전압(BVdss)과 Rdson 사이의 트레이드오프를 필요로 한다. 성능 이점들에 더하여, DEMOS 장치 제조는 CMOS 프로세스 흐름들에 통합하기가 비교적 쉬워서, 논리, 저전력 아날로그, 또는 다른 회로가 또한 단일 집적 회로(IC) 내에 제조되는 장치들에서의 사용을 용이하게 한다.
고전압 응용들에서 통상적으로 사용되는 일종의 DEMOS 트랜지스터 장치들은 고전압 MOS(HVMOS) 트랜지스터 장치들이다. HVMOS 장치들은 드레인 확장 영역에 더하여 보다 두꺼운 유전층 및 백 게이트 영역을 포함한다. HVMOS 장치들은 저전압 CMOS 장치들과 함께 제조될 수 있으며, 저전압 CMOS 장치들의 N웰 및 P웰을 백 게이트 영역들 및/또는 드레인 확장 영역들로서 사용할 수 있다. 이것은 제조 동안 공간 및 비용을 절약할 수 있지만, 또한 HVMOS 장치들이 다양한 채널 길이를 갖게 할 수 있다. HVMOS 장치들의 임계 전압들은 일반적으로 채널 길이의 함수이며, 따라서 이것은 또한 HVMOS 장치들이 다양한 임계 전압을 갖게 한다. 다양한 임계 전압은 프로그래밍 및 판독과 같은 메모리 동작들을 구현하기 어렵게 할 수 있다.
<발명의 요약>
본 발명의 양태들은 드레인 확장 반도체 장치들의 제조를 용이하게 한다. 다양한 채널 길이를 갖는 장치들에 대해 실질적으로 유사한 임계 전압치들을 갖도록 하기 위해 폴리 오버랩이라고도 하는 일정한 백 게이트 길이가 사용된다. 보다 큰 채널 길이를 얻기 위해 백 게이트 영역과 드레인 확장 영역 사이의 거리인 갭 길이 값이 증가될 수 있다. 그 결과, 최소 채널 길이 값에서 또는 그 근처에서 임계치가 선택되고, 보다 큰 값의 다른 채널 길이에 대해서도 사용될 수 있다.
다양한 채널 길이 및 실질적으로 유사한 임계 전압들을 갖는 DEMOS 장치들을 제조하는 방법이 제공된다. 제1 및 제2 장치들에 대해 임계 전압이 선택된다. 제1 및 제2 웰 영역들이 형성된다. 제1 및 제2 드레인 확장 영역들이 웰 영역들 내에 형성된다. 선택된 임계 전압에 따라 제1 및 제2 백 게이트 영역들이 웰 영역들 내에 형성된다. 다양한 채널 길이를 갖는 제1 및 제2 게이트 구조들이 제1 및 제2 웰 영역들 상에 형성된다. 제1 소스 영역이 제1 백 게이트 영역 내에 형성되고, 제1 드레인 영역이 제1 드레인 확장 영역 내에 형성된다. 제2 소스 영역이 제2 백 게이트 영역 내에 형성되고, 제2 드레인 영역이 제2 드레인 확장 영역 내에 형성된다. 다른 시스템들 및 방법들이 개시된다.
도 1A 및 1B는 다양한 채널 길이 및 다양한 임계 전압을 갖는 종래의 HVMOS 트랜지스터 장치들의 단면도들.
도 2A 및 2B는 본 발명의 일 양태에 따른, 다양한 채널 길이를 갖지만, 실질적으로 유사한 임계 전압들을 갖는 제1 및 제2 비대칭 HVMOS 트랜지스터 장치들을 나타내는 도면.
도 3A 및 3B는 본 발명의 일 양태에 따른, 다양한 채널 길이를 갖지만, 실질적으로 유사한 임계 전압들을 갖는 제1 및 제2 대칭 HVMOS 트랜지스터 장치들을 나타내는 도면.
도 4는 본 발명의 일 양태에 따른, 다양한 채널 길이를 갖지만 유사한 임계 전압들을 갖는 HVMOS 트랜지스터 장치들을 제조하는 방법을 나타내는 흐름도.
도 5는 본 발명의 일 양태에 따른, 다양한 채널 길이 및 실질적으로 유사한 임계 전압들을 갖는 대칭 HVMOS 트랜지스터 장치들을 제조하는 방법을 나타내는 흐름도.
본 발명의 양태들은 다양한 채널 길이 및 유사한 임계 전압들의 드레인 확장 MOS(DEMOS) 트랜지스터 장치들을 제조하는 방법들을 포함한다. 다양한 채널 길이를 갖는 장치들에 대해 실질적으로 유사한 임계 전압치들을 갖도록 하기 위해 폴리 오버랩이라고도 하는 일정한 백 게이트 길이가 사용된다. 백 게이트 길이를 일정하게 유지하면서, 보다 큰 채널 길이를 얻기 위해 백 게이트 영역과 드레인 확장 영역 사이의 거리인 갭 길이 값이 증가될 수 있다. 그 결과, 최소 채널 길이 값에서 또는 그 근처에서 임계치가 선택되고, 보다 큰 값의 다른 채널 길이에 대해서도 사용될 수 있다.
도 1A 및 1B는 다양한 채널 길이 및 다양한 임계 전압을 갖는 종래의 고전압 DEMOS(HVMOS) 트랜지스터 장치들의 단면도들이다. 도 1A는 L1의 채널 길이를 갖는 제1 장치를 나타낸다. 반도체 본체 또는 기판(102) 상에 P웰 영역(104)이 형성되고, 그리고/또는 존재한다. 통상적으로, P웰 영역(104)은 비교적 낮은 도펀트 농도를 갖는다. P웰 영역은 P형 도전성을 갖는 에피텍셜 층 또는 다른 층일 수도 있다.
P웰 영역(104) 내에 반대 도전성을 갖는 드레인 확장 영역(106)이 형성된다. 이 예에서, 드레인 확장 영역(106)은 N형 도전성을 갖는다. P웰 영역(104) 내에는 백 게이트 영역(108)도 형성된다. 백 게이트 영역(108)은 P웰 영역(104)과 동일한 도전형을 갖지만, 통상적으로 더 높은 도펀트 농도를 갖는다. 이 예에서, 백 게이트 영역(108)은 P형 도전성을 갖는다.
쉘로우 트렌치 분리 구조(STI), LOCOS 등과 같은 분리 구조들이 개별 트랜지스터 장치들을 분리하기 위해 존재한다. 통상적으로, 이들은 P웰(104) 또는 드레인 확장 영역(106)의 형성 전에 형성된다.
백 게이트 영역(108) 내에 소스 영역(112)이 형성된다. 소스 영역(112)은 P웰 영역(104)의 반대 도전성을 가지며, 이 예에서는 N형 도전성을 갖는다. 드레인 확장 영역(106) 내에 드레인 영역(114)이 형성된다. 드레인 영역(114)도 P웰 영역(104)의 반대 도전성을 가지며, 이 예에서는 N형이다. 드레인 영역(114)은 드레인 확장 영역(106)과 동일한 도전형을 갖지만, 보다 높은 도펀트 농도를 갖는다.
게이트 유전층(116), 측벽들(120) 및 게이트(118)를 포함하는 게이트 구조가 P웰 영역(104) 상에 형성된다. 일반적으로, 게이트 구조는 소스 영역(112) 및 드레인 영역(114)의 형성 전에 형성된다. 통상적으로, 게이트 유전층(116)은 P웰 영역(104) 상에 형성되고, 게이트 층(118)은 게이트 유전층(116) 상에 형성된다. 이어서, 게이트 유전층(116) 및 게이트 층(118)이 패터닝되고, 측벽 스페이서들(120)이 형성된다.
본 발명의 발명자들에 따르면, 제1 장치의 채널 길이 L1, 및 결과적으로 임계 전압은 드레인 확장 길이 X1, 갭 영역 길이 G1(폴리 오버랩이라고도 한다), 및 백 게이트 길이 S1에 의존한다. 드레인 확장 길이 X1은 드레인 확장 영역(106)의 에지에서부터 게이트(118)의 제1 에지까지의 길이이며, 제1 에지는 드레인 확장 영역(106) 위에 있다. 갭 영역 길이 G1은 드레인 확장 영역(106)의 에지에서부터 백 게이트 영역(108)의 에지까지의 길이다. 백 게이트 길이 G1은 백 게이트 영역의 에지로부터 게이트(118)의 제2 에지까지의 길이이며, 제2 에지는 백 게이트 영역(108) 위에 위치한다.
도 1B는 제1 장치의 채널 길이 L1보다 긴 L2의 채널 길이를 갖는 제2 HVMOS 장치를 나타낸다. 결과적으로, 제2 장치는 제1 장치와 다른 임계 전압을 갖는다. 제2 장치는 도 1A의 제1 장치와 유사한 방식으로 구성되고 형성된다. 결과적으로, 아래 설명의 일부는 생략되고, 위의 도 1A의 설명이 추가 상세를 위해 참조될 수 있다.
반도체 본체 또는 기판(102) 상에 P웰 영역(104)이 형성되고, 그리고/또는 존재한다. 통상적으로, P웰 영역(104)은 비교적 낮은 도펀트 농도를 갖는다. P웰 영역(104) 내에 반대 도전성을 갖는 드레인 확장 영역(106)이 형성된다. 이 예에서, 드레인 확장 영역(106)은 N형 도전성을 갖는다. 또한, P웰 영역(104) 내에 백 게이트 영역(108)이 형성된다. 백 게이트 영역(108)은 P웰 영역(104)과 동일한 도전형을 갖지만, 통상적으로 보다 높은 도펀트 농도를 갖는다. 이 예에서, 백 게이트 영역(108)은 P형 도전성을 갖는다.
쉘로우 트렌치 분리 구조(STI), LOCOS 등과 같은 분리 구조들(110)이 개별 트랜지스터 장치들을 분리하기 위해 존재한다. 백 게이트 영역(108) 내에 소스 영역(112)이 형성된다. 소스 영역(112)은 P웰 영역(104)의 반대 도전성을 가지며, 이 예에서는 N형 도전성을 갖는다. 드레인 확장 영역(106) 내에 드레인 영역(114)이 형성된다. 드레인 영역(114)도 P웰 영역(104)의 반대 도전성을 가지며, 이 예에서는 N형이다. 드레인 영역(114)은 드레인 확장 영역(106)과 동일한 도전형을 갖지만, 보다 높은 도펀트 농도를 갖는다.
게이트 유전층(116), 측벽들(120) 및 게이트(118)를 포함하는 게이트 구조가 P웰 영역(104) 상에 형성된다. 일반적으로, 게이트 구조는 소스 영역(112) 및 드레인 영역(114)의 형성 전에 형성된다.
본 발명의 발명자들에 따르면, 제2 장치의 채널 길이 L2, 및 결과적으로 임계 전압은 드레인 확장 길이 X2, 갭 영역 길이 G2, 및 백 게이트 길이 S2에 의존한다. 드레인 확장 길이 X2는 드레인 확장 영역(106)의 에지에서 게이트(118)의 제1 에지까지의 길이이며, 제1 에지는 드레인 확장 영역(106) 위에 위치한다. 갭 영역 길이 G2는 드레인 확장 영역(106)의 에지에서 백 게이트 영역(108)의 에지까지의 길이다. 백 게이트 길이 S2는 백 게이트 영역의 에지에서 게이트(118)의 제2 에지까지의 길이이며, 제2 에지는 백 게이트 영역(108) 위에 위치한다.
도 1A 및 1B의 제1 및 제2 장치들과 같은 대칭 및 비대칭 DEMOS 장치들에 대해 임계 전압의 상당한 롤오프(roll-off)가 발생한다. 임계 전압의 롤오프는 채널 길이의 함수이다. 결과적으로, 롱 채널 드레인 확장 장치들은 쇼트 채널 장치들보다 높은 임계 전압들을 갖는다. 이것은 아마도 적어도 부분적으로는 백 게이트 영역 또는 웰로부터의 제한된 확산 소스 때문이다.
본 발명의 발명자들은 채널 길이 L2가 드레인 확장 길이 X2, 갭 영역 길이 G2 및 백 게이트 길이 S2로 구성됨을 인식하였다. 도펀트 타입들 및 농도들이 동일할 경우, 위의 세 길이 X2, G2 및 S2의 증가는 제2 장치의 임계 전압의 증가로 이어진다. 그러나, 본 발명의 발명자들은 백 게이트 길이 S2가 드레인 확장 길이 X2 및 갭 영역 길이 G2보다 임계 전압에 더 실질적인 영향을 미친다는 점에 주목하였다. 갭 영역들은 백 게이트 영역보다 훨씬 낮은 농도로 도핑된 영역이며, 따라서 임계 전압에 최소의 영향을 미친다. 결과적으로, 본 발명의 양태들은 다양한 길이의 DEMOS 트랜지스터 장치들에 대해 유사하거나 실질적으로 유사한 백 게이트 길이들을 유지함으로써 다양한 채널 길이를 갖지만 실질적으로 유사한 임계 전압들을 갖는 대칭 및 비대칭 DEMOS 트랜지스터 장치들을 제조하는 것을 포함한다. 또한, 다양한 DEMOS 장치에 대해 실질적으로 유사한 백 게이트 길이들을 사용함으로써 보다 짧은 최소 채널 길이들이 사용될 수 있다.
도 1A 및 1B는 NMOS 장치들을 도시하지만, 종래의 PMOS 장치들도 전술한 문제들을 갖는다는 점에 유의한다.
도 2A 및 2B는 본 발명의 일 양태에 따른, 다양한 채널 길이를 갖지만 실질적으로 유사한 임계 전압들을 갖는 제1 및 제2 비대칭 HVMOS 트랜지스터 장치들을 나타낸다. 이러한 장치들을 형성하는 방법들은 아래에 제공된다. 도 2A에는 제1 HVMOS 트랜지스터 장치가 도시되어 있다. 제1 장치는 이 예에서 거의 최소 채널 길이 Lmin인 채널 길이 L1을 가진다.
제1 도전형을 가진 웰 영역(204)이 반도체 본체 또는 기판(202) 상에 형성되고, 그리고/또는 존재한다. 통상적으로, 웰 영역(204)은 비교적 낮은 도펀트 농도를 갖는다. 또한, 웰 영역은 제1 도전형, 즉 N형 또는 P형을 갖는 에피텍셜 층 또는 다른 층일 수 있다.
웰 영역(204)의 도전형과 반대인 제2 도전형을 갖는 드레인 확장 영역(206)이 웰 영역(204) 내에 형성된다. 또한, 백 게이트 영역(208)이 웰 영역(204) 내에 형성되며, 웰 영역(204)과 동일한 도전형을 갖지만, 통상적으로 보다 낮은 도펀트 농도를 갖는다. 백 게이트 영역(208)은 장치의 원하는 그리고/또는 선택된 임계 전압에 따라 선택된 백 게이트 길이 S1 및 도펀트 농도를 갖는다.
개별 트랜지스터 소자들을 분리하기 위해 분리 구조들(210)이 존재한다. 분리 구조들(210)은 국부적 산화 구조들(LOCOS), 쉘로우 트렌치 분리 영역들(STI), 또는 다른 적절한 집적 회로 분리 방식일 수 있다. 통상적으로, 이들은 웰 영역(204) 및 드레인 확장 영역(206) 형성 이전에 형성된다.
백 게이트 영역(208) 내에 소스 영역(212)이 형성된다. 소스 영역(212)은 웰 영역(204)의 반대 도전성인 제2 도전형을 갖는다. 드레인 확장 영역(206) 내에 드레인 영역(214)이 형성된다. 드레인 영역(214)도 웰 영역(204)의 반대 도전성을 갖는다. 드레인 영역(214)은 드레인 확장 영역(206)과 동일한 도전형을 갖지만, 보다 높은 도펀트 농도를 갖는다.
게이트 유전층(216), 측벽들(220) 및 게이트(218)를 포함하는 게이트 구조가 웰 영역(204) 상에 형성된다. 일반적으로, 게이트 구조는 소스 영역(212) 및 드레인 영역(214)의 형성 이전에 형성된다. 통상적으로, 게이트 유전층(216)은 웰 영역(204) 상에 형성되고, 폴리실리콘과 같은 게이트 층(218)은 게이트 유전층(216) 상에 형성된다. 이어서, 게이트 유전층(216) 및 게이트 층(218)이 패터닝되고, 측벽 스페이서들(220)이 형성된다.
본 발명의 발명자들에 따르면, 제1 장치의 임계 전압은 실질적으로 백 게이트 영역, 구체적으로는 백 게이트 영역의 백 게이트 길이 S1 및 도펀트 농도에 의존한다. 드레인 확장 길이 X1은 드레인 확장 영역(206)의 에지에서 게이트(218)의 제1 에지까지의 길이이며, 제1 에지는 드레인 확장 영역(206) 위에 위치한다. 갭 영역 길이 G1은 드레인 확장 영역(206)의 에지에서 백 게이트 영역(208)의 에지까지의 길이이다. 백 게이트 길이 S1은 백 게이트 영역의 에지에서 게이트(218)의 제2 에지까지의 길이이며, 제2 에지는 백 게이트 영역(208)의 위에 위치한다.
도 2B에는 제2 HVMOS 트랜지스터 장치가 도시되어 있다. 제2 장치는 이 예에서 도 2A의 장치의 채널 길이 L1보다 큰 채널 길이 L2를 갖는다. 이러한 제2 장치는 제1 장치와 유사하며, 여기서는 일부 설명이 생략된다. 추가 상세를 위해, 도 2A에 대한 위의 설명을 참조한다.
제1 도전형을 갖는 웰 영역(204)이 반도체 본체 또는 기판(202) 상에 형성되고, 그리고/또는 존재한다. 통상적으로, 웰 영역(204)은 비교적 낮은 도펀트 농도를 갖는다. 웰 영역(204)의 도전형과 반대인 제2 도전형을 갖는 드레인 확장 영역(206)이 웰 영역(204) 내에 형성된다.
백 게이트 영역(208)이 웰 영역(204) 내에 형성되며, 웰 영역(204)과 동일한 도전형을 갖지만, 통상적으로 보다 높은 도펀트 농도를 갖는다. 백 게이트 영역(208)은 제1 장치와 거의 동일한 선택된 백 게이트 길이 S2 및 도펀트 농도를 갖는다. 따라서, 제2 HVMOS 장치는 도 2A의 제1 장치와 거의 동일한 임계 전압을 갖는다.
개별 트랜지스터 장치들을 분리하기 위해 분리 구조들(210)이 존재한다. 분리 구조들(210)은 LOCOS, STI, 또는 다른 적절한 집적 회로 분리 방식일 수 있다. 통상적으로, 이들은 웰 영역(204) 또는 드레인 확장 영역(206)의 형성 전에 형성된다.
소스 영역(212)이 백 게이트 영역(208) 내에 형성된다. 소스 영역(212)은 웰 영역(204)의 반대 도전성인 제2 도전형을 갖는다. 드레인 영역(214)이 드레인 확장 영역(206) 내에 형성된다. 드레인 영역(214)도 웰 영역(204)의 반대 도전성을 갖는다. 드레인 영역(214)은 드레인 확장 영역(206)과 동일한 도전형을 갖지만, 보다 높은 도펀트 농도를 갖는다.
게이트 유전층(216), 측벽들(220) 및 게이트(218)를 포함하는 게이트 구조가 웰 영역(204) 상에 형성된다. 일반적으로, 게이트 구조는 소스 영역(212) 및 드레인 영역(214)의 형성 이전에 형성된다. 통상적으로, 게이트 유전층(216)은 웰 영역(204) 상에 형성되고, 게이트 층(218)은 게이트 유전층(216) 상에 형성된다. 이어서, 게이트 유전층(216) 및 게이트 층(218)이 패터닝되고, 측벽 스페이서들(220)이 형성된다.
본 발명의 발명자들에 따르면, 제2 장치의 임계 전압은 실질적으로 백 게이트 영역, 특히 백 게이트 영역(204)의 백 게이트 길이 S2(폴리 오버랩) 및 도펀트 농도에 의존한다. 이 예에서, 백 게이트 길이 S2 및 도펀트 농도는 제1 HVMOS 트랜지스터 장치의 백 게이트 길이 S1 및 도펀트 농도와 거의 동일하다. 드레인 확장 길이 X2는 드레인 확장 영역(206)의 에지에서 게이트(218)의 제1 에지까지의 길이이며, 제1 에지는 드레인 확장 영역(206) 위에 위치한다. 드레인 확장 길이 X2는 도 2A의 길이 X1보다 크지만, 이러한 길이의 증가는 임계 전압에 실질적으로 영향을 미치거나 변화시키지 않는다. 갭 영역 길이 G2는 드레인 확장 영역(206)의 에지에서 백 게이트 영역(208)의 에지까지의 길이이다. 갭 영역 길이 G2도 도 2A의 갭 영역 길이 G1보다 크지만, 이 또한 제2 HVMOS 트랜지스터 장치의 임계 전압에 실질적으로 영향을 미치거나 변화시키지 않는다. 전술한 바와 같이, 갭 영역은 보다 낮은 도핑 농도를 가지며, 백 게이트 길이 S2보다 임계 전압에 훨씬 적은 영향을 미친다. 일반적으로, 임계 전압의 변화 없이 채널 길이를 증가시키기 위해 G2는 증가하도록 선택된다.
따라서, 제2 장치는 채널 길이 L1보다 큰 채널 길이 L2를 가짐에도 불구하고, 도 2A의 제1 장치와 실질적으로 동일한 임계 전압을 갖는다.
도 2A 및 2B에 도시된 백 게이트 길이들 S1 및 S2는 형성시에는 동일하지만, 확산 및/또는 다른 처리 후에 변하여, 소정의 길이 변화를 가질 수 있다. 도 2A 및 2B는 본 발명의 보다 양호한 이해를 돕기 위해 이러한 변화를 보여주지 않는다.
또한, 본 발명의 양태들은 DEMOS 장치들을 포함하며, HVMOS 장치들로 한정되지 않음을 이해한다.
도 3A 및 3B는 본 발명의 일 양태에 따른, 다양한 채널 길이를 갖지만 실질적으로 유사한 임계 전압들을 갖는 제1 및 제2 대칭 HVMOS 트랜지스터 장치들을 나타낸다. 대칭 트랜지스터 장치들은 서로 구별할 수 없는 소스 및 드레인 영역들을 갖는다. 이러한 장치들을 형성하는 방법들은 아래에 제공된다. 도 3A에 제1 대칭 HVMOS 트랜지스터 장치가 도시되어 있다. 제1 장치는 이 예에서 대략 최소 채널 길이 Lmin인 채널 길이 L1을 갖는다.
제1 도전형을 갖는 웰 영역(304)이 반도체 본체 또는 기판(302) 상에 형성되고, 그리고/또는 존재한다. 통상적으로, 웰 영역(304)은 비교적 낮은 도펀트 농도를 갖는다. 또한, 웰 영역은 제1 도전형, 즉 N형 또는 P형을 갖는 에피텍셜 층 또는 다른 층일 수 있다.
제1 및 제2 드레인 확장 영역들(306, 308)이 웰 영역(304) 내에 형성된다. 제1 및 제2 드레인 확장 영역들(306, 308)은 대칭이며, 웰 영역(304)의 도전형과 반대인 제2 도전형을 갖는다. 또한, 웰 영역(304) 내에 제1 및 제2 드레인 확장 영역들(306, 308) 사이에 백 게이트 영역(322)이 형성된다. 백 게이트 영역은 웰 영역(304)과 동일한 도전형을 갖지만, 통상적으로 보다 높은 도펀트 농도를 갖는다. 백 게이트 영역(322)은 장치의 원하는 그리고/또는 선택된 임계 전압에 따라 선택된 백 게이트 길이 S1 및 도펀트 농도를 갖는다.
개별 트랜지스터 장치들을 분리하기 위해 분리 구조들(310)이 존재한다. 분리 구조들(310)은 LOCOS, STI 또는 다른 적절한 집적 회로 분리 방식일 수 있다. 통상적으로, 이들은 웰 영역(304) 또는 드레인 확장 영역들(306, 308)의 형성 이전에 형성된다.
제1 드레인 확장 영역(306) 내에 제1 소스/드레인 영역(314)이 형성된다. 제1 소스/드레인 영역(314)은 웰 영역(304)의 반대 도전형인 제2 도전형을 갖는다. 제2 드레인 확장 영역(308) 내에 제2 소스/드레인 영역(312)이 형성된다. 제2 소스/드레인 영역(312)은 웰 영역(304)의 반대 도전형인 제2 도전형을 갖는다. 제1 소스/드레인 영역(314) 및 제2 소스/드레인 영역(312)은 대칭이다.
게이트 유전층(316), 측벽들(320) 및 게이트(318)를 포함하는 게이트 구조가 웰 영역(304) 상에 형성된다. 일반적으로, 게이트 구조는 소스 영역(312) 및 드레인 영역(314)의 형성 전에 형성된다. 통상적으로, 게이트 유전층(316)은 웰 영역(304) 상에 형성되고, 게이트 층(318)은 게이트 유전층(316) 상에 형성된다. 이어서, 게이트 유전층(316) 및 게이트 층(318)이 패터닝되고, 측벽 스페이서들(320)이 형성된다.
본 발명의 발명자들에 따르면, 제1 장치의 임계 전압은 실질적으로 백 게이트 영역, 특히 백 게이트 영역의 백 게이트 길이 S1 및 도펀트 농도에 의존한다. 드레인 확장 길이 X1은 드레인 확장 영역(306)의 에지에서 게이트(318)의 제1 에지까지의 길이이며, 제1 에지는 드레인 확장 영역(306) 위에 위치한다. 갭 영역 길이 G1은 드레인 확장 영역(306)의 에지에서 백 게이트 영역(308)의 에지까지의 길이다. 백 게이트 길이 S1은 백 게이트 영역(322)의 제1 에지에서 백 게이트 영역(322)의 제2 에지까지의 길이다. 총 채널 길이 L1은 2*X1+2*G1+S1과 동일하다.
도 3B에 제2 대칭 HVMOS 트랜지스터 장치가 도시되어 있다. 제2 장치는 이 예에서 도 3A의 채널 길이 L1보다 큰 채널 길이 L2를 갖는다. 이러한 제2 장치는 제1 장치와 유사하며, 일부 설명은 여기서 생략된다. 추가 상세를 위해, 도 3A에 대한 위의 설명을 참조한다.
제1 도전형을 갖는 웰 영역(304)이 반도체 본체 또는 기판(302) 상에 형성되고, 그리고/또는 존재한다. 통상적으로, 웰 영역(304)은 비교적 낮은 도펀트 농도를 갖는다.
제1 및 제2 드레인 확장 영역들(306, 308)이 웰 영역(304) 내에 형성된다. 제1 및 제2 드레인 확장 영역들(306, 308)은 대칭이며, 웰 영역(304)의 반대 도전형인 제2 도전형을 갖는다. 웰 영역(304) 내에 제1 및 제2 드레인 확장 영역들(306, 308) 사이에 백 게이트 영역(322)이 또한 형성된다. 백 게이트 영역은 웰 영역(304)과 동일한 도전형을 갖지만, 통상적으로 보다 높은 도펀트 농도를 갖는다. 백 게이트 영역(322)은 장치의 원하는 그리고/또는 선택된 임계 전압에 따라 선택된 백 게이트 길이 S1 및 도펀트 농도를 갖는다.
개별 트랜지스터 장치들을 분리하기 위해 분리 구조들(310)이 존재한다. 분리 구조들(310)은 LOCOS, STI 또는 다른 적절한 집적 회로 분리 방식일 수 있다. 통상적으로, 이들은 웰 영역(304) 또는 드레인 확장 영역들(306, 308)의 형성 이전에 형성된다.
제1 드레인 확장 영역(306) 내에 제1 소스/드레인 영역(314)이 형성된다. 제1 소스/드레인 영역(314)은 웰 영역(304)의 반대 도전형인 제2 도전형을 갖는다. 제2 드레인 확장 영역(308) 내에 제2 소스/드레인 영역(312)이 형성된다. 제2 소스/드레인 영역(312)은 웰 영역(304)의 반대 도전형인 제2 도전형을 갖는다. 제1 소스/드레인 영역(314) 및 제2 소스/드레인 영역(312)은 대칭이다.
게이트 유전층(316), 측벽들(320) 및 게이트(318)를 포함하는 게이트 구조가 웰 영역(304) 상에 형성된다. 일반적으로, 게이트 구조는 소스 영역(312) 및 드레인 영역(314)의 형성 전에 형성된다.
본 발명의 발명자들에 따르면, 제2 장치의 임계 전압은 실질적으로 백 게이트 영역(322), 특히 백 게이트 영역의 백 게이트 길이 S2 및 도펀트 농도에 의존한다. 드레인 확장 길이 X2은 드레인 확장 영역(306)의 에지에서 게이트(318)의 제1 에지까지의 길이이며, 제1 에지는 드레인 확장 영역(306) 위에 위치한다. 갭 영역 길이 G2는 드레인 확장 영역(306)의 에지에서 백 게이트 영역(308)의 에지까지의 길이다. 백 게이트 길이 S2는 백 게이트 영역(322)의 제1 에지에서 백 게이트 영역(322)의 제2 에지까지의 길이다. 총 채널 길이 L2는 2*X2+2*G2+S1과 동일하다.
따라서, 제2 장치는 채널 길이 L1보다 큰 채널 길이 L2를 가짐에도 불구하고, 도 3A의 제1 장치와 실질적으로 동일한 임계 전압을 갖는다.
제1 및 제2 장치들은 사실상 예이며, 본 발명의 양태들의 보다 나은 이해를 돕기 위해 제공된다. 또한, 도 3A 및 3B에 도시된 백 게이트 길이들 S1 및 S2는 형성시 동일하지만, 확산 및/또는 다른 처리 후에 변하여 소정의 길이 변화를 가질 수 있다는 점에 유의한다. 도 3A 및 3B는 본 발명의 보다 나은 이해를 돕기 위해 그러한 변화는 나타내지 않고 있다.
또한, 본 발명의 양태들은 DEMOS 장치들을 포함하며, HVMOS 장치들로 한정되지 않는다는 것을 이해한다.
도 4는 본 발명의 일 양태에 따른, 다양한 채널 길이를 갖지만 유사한 임계 전압들을 갖는 DEMOS 또는 HVMOS 트랜지스터 장치들을 제조하는 방법(400)을 나타내는 흐름도이다. 전술한 도 2A 및 2B가 추가 상세를 위해 참조될 수 있다. 방법(400)은 다양한 채널 길이를 갖지만 유사한 임계 전압들을 갖는 제1 및 제2 비대칭 HVMOS 트랜지스터 장치들을 형성한다.
설명의 간략화를 위해, 방법(400)은 순차적으로 실행되는 것으로 도시된다. 본 발명에 따르면, 소정 양태들은 상이한 순서로 그리고/또는 여기에 도시되고 설명되는 것과 다른 양태들과 동시에 이루어질 수 있으므로, 본 발명은 도시된 순서로 한정되지 않는다는 것을 이해하고 알아야 한다. 더욱이, 본 발명의 일 양태에 따른 방법을 구현하기 위하여, 도시된 모든 특징이 필요한 것은 아닐 수 있다.
방법(400)은 블록 402에서 시작하여, 반도체 기판 또는 본체가 제공된다. 반도체 본체는 실리콘과 같은 반도체 재료를 포함한다. 반도체 기판 또는 본체는 통상적으로 웨이퍼이며, 도핑되거나 도핑되지 않을 수 있다.
블록 404에서, 기판 상에 분리 구조들이 형성된다. 분리 구조들은 장치의 개별 트랜지스터들을 전기적으로 분리하는 역할을 한다. 분리 구조들은 LOCOS, STI 또는 다른 적절한 집적 회로 분리 방식일 수 있다. LOCOS 구조는, 먼저 산화막 및 질화막을 피착한 후, 이들을 패터닝 및 에칭하여 분리 구조가 필요한 기판 내의 영역을 노출시킴으로써 형성된다. 이어서, 기판이 산화되어 분리 구조가 형성된다. STI 구조는, 먼저 기판 내에 트렌치를 에칭한 후, 이를 실리콘 산화물, 실리콘 질화물 등과 같은 절연 재료를 포함하는 절연체로 채움으로써 형성된다.
블록 406에서, 제1 및 제2 웰 영역을 포함하는 웰 영역들이 반도체 본체 내에 형성된다. 일례로, N형 또는 P형 도펀트 종을 반도체 기판 내에 주입하여 N웰 및 P웰 영역들 각각을 형성한다. 다른 예에서, 반도체 본체는 이미 원하는 도펀트 및 농도로 적절히 도핑되어 있으며, 웰 영역들로서 기능할 수 있다. 웰 영역들은 제1 도전형, 예를 들어 N형 또는 P형을 갖는다. 일례에서, P형 웰이 약 5E14 내지 약 1E15/cm3와 동일한 도즈(dose)를 갖는 에픽텍셜 층으로서 형성된다. 본 발명에 따르면, 웰 영역들을 형성하기 위해 다른 적절한 프로세스들이 이용될 수 있다.
블록 408에서, 제1 채널 길이 L1에 따라 제1 웰 영역 내에 제1 드레인 확장 영역이 형성된다. 제1 드레인 확장 영역은 제1 도전형과 반대인 제2 도전형을 가지며, 제1 드레인 확장 길이 X1을 부분적으로 정의한다. 블록 410에서, 길이 L1과 다를 수 있는 제2 채널 길이 L2에 따라 제2 웰 영역 내에 제2 드레인 확장 영역이 형성된다. 제2 드레인 확장 영역은 제2 드레인 확장 길이 X2를 부분적으로 정의한다.
드레인 확장 영역들은 선택된 도펀트들을 비교적 낮은 도즈 및 낮은 에너지로 주입함으로써 형성된다. 제1 및 제2 드레인 확장 영역들은 나중에 형성되는 소스 및 드레인 영역들보다 낮은 원하는 도펀트 농도를 얻기 위해 선택된 도즈 및 에너지로 형성되며, 따라서 드레인 확장 영역들은 드레인 전압이 증가할 때 공핍화될 것이다.
블록 412에서, 제1 채널 길이 L1 및 선택된 임계 전압에 따라 제1 백 게이트 영역이 형성된다. 제1 백 게이트 영역은 선택된 임계 전압을 산출하는 백 게이트 길이 S1 및 도펀트 농도를 갖도록 형성된다. 일례로, 백 게이트 영역은 붕소를 약 0.5E12 내지 약 1.0E13의 도즈 및 약 30 내지 약 90 KeV의 에너지로 주입함으로써 형성된다. 백 게이트 영역을 형성하기 위해 다른 적절한 프로세스들이 이용될 수 있다.
제1 백 게이트 영역은 백 게이트 길이 S1, 및 제1 백 게이트 영역의 에지와 제1 드레인 확장 영역의 에지 사이의 거리인 갭 영역 길이 G1을 정의한다. 블록 414에서, 제2 채널 길이 및 선택된 임계 전압에 따라 제2 백 게이트 영역이 형성된다. 제1 및 제2 백 게이트 영역들 양자는 선택된 임계 전압을 산출하는 길이 및 도펀트 농도를 갖도록 형성된다. 제2 백 게이트 영역도 제2 백 게이트 길이 S2, 및 제2 백 게이트 영역의 에지와 제2 드레인 확장 영역의 에지 사이의 거리인 제2 갭 영역 길이 G2를 정의한다. 소정 사례들에서, 제1 백 게이트 길이 S1 및 제2 백 게이트 길이 S2는, 이들의 형성시에 사용되는 도펀트 농도 또는 도즈가 거의 동일하므로, 형성시에 거의 동일하다. 다른 사례들에서, 선택된 임계 전압을 얻기 위해, 제1 백 게이트 길이 S1 및 제2 백 게이트 길이 S2가 다르고, 그리고/또는 도펀트 농도들이 다를 수 있다. 게다가, 본 발명의 대안 양태들에서 다양한 임계 전압을 얻기 위해, 제1 백 게이트 길이 S1 및 제2 백 게이트 길이 S2가 다르고, 그리고/또는 도펀트 농도들이 다를 수 있다는 것도 이해한다.
갭 영역 길이는 임계 전압에 실질적으로 영향을 주지 않고 증가될 수 있다는 것을 이해한다. 통상적으로, 제1 갭 영역 길이 G1 및 제2 갭 영역 길이 G2는 각각 제1 및 제2 채널 길이들에 따라 선택된다.
블록 416에서, 제1 게이트 구조가 제1 웰 영역 상에 형성되며, 게이트 유전층, 게이트 전극 층, 및 소정의 측벽 스페이서들을 포함한다. 제1 게이트 구조는 제1 채널 길이 L1을 정의하며, 또한 제1 갭 영역 길이 G1 및 제1 드레인 확장 길이 X1을 정의하는 역할을 한다. 블록 418에서, 제2 게이트 구조가 제2 웰 영역 상에 형성되며, 또한 게이트 유전층, 게이트 전극층 및 측벽 스페이서들을 포함한다. 제2 게이트 구조는 제1 게이트 구조와 길이가 다르며, 제2 채널 길이 L2를 정의한다. 게다가, 제2 게이트 구조의 게이트 전극은 제2 갭 영역 길이 G2 및 제2 드레인 확장 길이 X2를 정의하는 역할도 한다.
블록 420에서, 제1 소스 영역이 제1 백 게이트 영역 내에 형성되고, 제1 드레인 영역이 제1 드레인 확장 영역 내에 형성된다. 블록 422에서, 제2 소스 영역이 제2 백 게이트 영역 내에 형성되고, 제2 드레인 영역이 제2 드레인 확장 영역 내에 형성된다.
열처리와 같은 다른 프로세스들도 수행될 수 있다. 예를 들어, 소스/드레인 영역들에 주입된 도펀트들을 활성화하는 고속 열 어닐링이 수행될 수 있다. 다른 예로서, 약 1050 내지 약 1100℃의 온도에서 약 300 내지 약 600분 동안 적절한 어닐링이 수행될 수 있다. 또한, 게이트 구조들 및 소스/드레인 영역들 상에 실리사이드 영역들이 형성될 수 있다. 예를 들어, 적절한 실리사이드 영역들은 코발트(Co), 티타늄(Ti) 등을 포함할 수 있다. 일반적으로, 실리사이드 영역들은 제1 게이트 층 상에 마스크를 적용하고 실리사이드 재료(예를 들어, Co, Ti 등)를 스퍼터링함으로써 형성된다. 이어서, 실리사이드 재료가 하부 재료(예를 들어, 실리콘)와 반응하여 실리사이드 영역들이 형성되게 하는 실리사이드 프로세스가 수행된다. 또한, 통상적으로 열처리 또는 어닐링이 수행된다. 일반적으로, 실리사이드 영역들은 제1 게이트 층에 대한 보다 낮은 콘택 저항을 제공한다.
이어서, 층간 유전층들 또는 다른 절연층들이 형성될 수 있고, 그 안에 콘택들이 선택적으로 형성될 수 있다. 이어서, 장치의 제조를 완료하기 위해, 보호층들 및 배선 층들을 포함하는 다른 층들이 형성될 수 있다.
제조 후, 결과적인 백 게이트 길이들(폴리 오버랩)은 그들의 형성시의 최초 길이들과 다를 수 있다. 또한, 결과적인 백 게이트 길이들은 서로 다르거나 거의 동일할 수 있다. 확산 및/또는 다른 제조 프로세스들은 이온 주입시의 백 게이트 길이들로부터의 근소한 변화를 유발할 수 있다. 그러나, 이러한 변화에도, 양 영역들의 전기적 성능은 유지된다. 또한, 형성시의 최초 길이들은 제조 완료시에 유사한 결과적인 백 게이트 길이들을 갖도록 선택될 수 있다는 점에 유의한다.
상기 방법은 제1 및 제2 장치와 관련하여 설명되었지만, 이 방법은 제1 채널 길이를 갖는 일 영역 내의 다수의 장치 및 제2 채널 길이를 갖는 다른 영역 내의 다수의 장치를 형성하는 것을 더 포함한다. 또한, 방법(400)은 폴리 오버랩으로도 참조되는, 다양한 채널 길이를 갖지만 고정된 또는 일정한 백 게이트 길이들을 갖는 다수의 장치로 확장될 수 있다는 것을 이해한다. 예를 들어, 상이한 채널 길이를 갖지만 동일 백 게이트 길이를 갖는 제3 장치가 이 방법(400)을 이용하여 형성될 수 있다.
도 5는 본 발명의 일 양태에 따른, 다양한 채널 길이를 갖지만 실질적으로 유사한 임계 전압들을 갖는 대칭 HVMOS 트랜지스터 장치들을 제조하는 방법(500)을 나타내는 흐름도이다. 전술한 도 3A 및 3B가 추가 상세를 위해 참조될 수 있다. 방법(500)은 다양한 채널 길이를 갖지만 유사한 임계 전압들을 갖는 제1 및 제2 대칭 HVMOS 트랜지스터 장치들을 형성한다.
설명의 간략화를 위해, 방법(500)은 순차적으로 실행되는 것으로 도시된다. 본 발명에 따르면, 소정 양태들은 상이한 순서로 그리고/또는 여기에 도시되고 설명되는 것과 다른 양태들과 동시에 이루어질 수 있으므로, 본 발명은 도시된 순서로 한정되지 않는다는 것을 이해하고 알아야 한다. 더욱이, 본 발명의 일 양태에 따른 방법을 구현하기 위하여, 도시된 모든 특징이 필요한 것은 아닐 수 있다.
방법(500)은 블록 502에서 시작하여, 반도체 기판 또는 본체가 제공된다. 반도체 본체는 실리콘과 같은 반도체 재료를 포함한다. 반도체 기판 또는 본체는 통상적으로 웨이퍼이며, 도핑되거나 도핑되지 않을 수 있다.
블록 504에서, 기판 상에 분리 구조들이 형성된다. 분리 구조들은 장치의 개별 트랜지스터들을 전기적으로 분리하는 역할을 한다. 분리 구조들은 LOCOS, STI 또는 다른 적절한 집적 회로 분리 방식일 수 있다.
블록 506에서, 제1 및 제2 웰 영역을 포함하는 웰 영역들이 반도체 본체 내에 형성된다. 웰 영역들은 제1 도전형, 예를 들어 N형 또는 P형을 갖는다.
블록 508에서, 제1 채널 길이 L1에 따라 제1 웰 영역 내에 제1 대칭 드레인 확장 영역들이 형성된다. 제1 대칭 드레인 확장 영역들은 제1 도전형과 반대인 제2 도전형을 갖는다. 제1 대칭 확장 영역들은 제1 드레인 확장 길이 X1을 정의한다. 블록 510에서, 길이 L1과 다를 수 있는 제2 채널 길이 L2에 따라 제2 웰 영역 내에 제2 대칭 드레인 확장 영역들이 형성된다. 제2 대칭 드레인 확장 영역들도 제2 도전형을 갖는다. 또한, 제2 대칭 드레인 확장 영역들은 제2 드레인 확장 길이 X2를 정의한다.
블록 512에서, 제1 채널 길이 L1 및 선택된 임계 전압에 따라, 제1 대칭 드레인 확장 영역들 사이에 제1 백 게이트 영역이 형성된다. 제1 백 게이트 영역은 선택된 임계 전압을 산출하는 길이 및 도펀트 농도를 갖도록 형성된다. 제1 백 게이트 영역은 제1 백 게이트 길이 S1, 및 제1 백 게이트 영역의 에지와 제1 드레인 확장 영역의 에지 사이의 거리인 제1 갭 영역 길이 G1를 정의한다. 블록 514에서, 제2 채널 길이 및 선택된 임계 전압에 따라 제2 대칭 드레인 확장 영역들 사이에 제2 백 게이트 영역이 형성된다. 제1 및 제2 백 게이트 영역들 양자는 선택된 임계 전압을 산출하는 길이 및 도펀트 농도를 갖도록 형성된다. 또한, 제2 백 게이트 영역은 제2 백 게이트 길이 S2, 및 제2 백 게이트 영역의 에지와 제2 드레인 확장 영역의 에지 사이의 거리인 제2 갭 영역 길이 G2를 정의한다.
블록 516에서, 제1 웰 영역 상에 제1 게이트 구조가 형성되며, 이 구조는 게이트 유전층, 게이트 전극층 및 소정의 측벽 스페이서들을 포함한다. 제1 게이트 구조는 제1 대칭 드레인 확장 영역들 및 제1 백 게이트 영역을 부분적으로 커버하며, 제1 채널 길이 L1을 정의한다. 블록 518에서, 제2 웰 영역 상에 제2 게이트 구조가 형성되며, 이 구조도 게이트 유전층, 게이트 전극층 및 측벽 스페이서들을 포함한다. 제2 게이트 구조는 제1 게이트 구조와 길이가 다르며, 제2 채널 길이를 정의한다. 또한, 제2 게이트 구조는 제2 대칭 드레인 확장 영역들을 부분적으로 커버하고, 제2 백 게이트 영역을 커버한다.
블록 520에서, 제1 대칭 드레인 확장 영역들 내에 제1 소스/드레인 영역들이 형성된다. 블록 522에서, 제2 대칭 드레인 확장 영역들 내에 제2 소스/드레인 영역들이 형성된다.
2*X1+2*G1+S1의 제1 채널 길이 L를 갖는 제1 대칭 장치가 형성되고, 2*X2+2*G2+S2의 제2 채널 길이 L2를 갖는 제2 대칭 장치가 형성된다. 그러나, 제1 및 제2 장치들은 거의 동일한 임계 전압을 갖는데, 이는 제1 및 제2 백 게이트 영역들이 유사한 길이들(S2=S1) 및 유사한 도펀트 농도를 갖기 때문이다.
열처리와 같은 다른 프로세스들도 수행될 수 있다. 예를 들어, 소스/드레인 영역들에 주입된 도펀트들을 활성화하는 고속 열 어닐링이 수행될 수 있다. 또한, 게이트 구조들 및 소스/드레인 영역들 상에 실리사이드 영역들이 형성될 수 있다. 예를 들어, 적절한 실리사이드 영역들은 코발트(Co), 티타늄(Ti) 등을 포함할 수 있다. 일반적으로, 실리사이드 영역들은 제1 게이트 층 상에 마스크를 적용하고 실리사이드 재료(예를 들어, Co, Ti 등)를 스퍼터링함으로써 형성된다. 이어서, 실리사이드 재료가 하부 재료(예를 들어, 실리콘)와 반응하여 실리사이드 영역들이 형성되게 하는 실리사이드 프로세스가 수행된다. 또한, 통상적으로 열처리 또는 어닐링이 수행된다. 일반적으로, 실리사이드 영역들은 제1 게이트 층에 대한 보다 낮은 콘택 저항을 제공한다.
이어서, 층간 유전층들 및/또는 다른 절연층들이 형성될 수 있고, 그 안에 콘택들이 선택적으로 형성될 수 있다. 이어서, 장치의 제조를 완료하기 위해, 보호층들 및 배선 층들을 포함하는 다른 층들이 형성될 수 있다.
방법(500)은 제1 및 제2 장치와 관련하여 설명되었지만, 이 방법은 제1 채널 길이를 갖는 일 영역 내의 다수의 장치 및 제2 채널 길이를 갖는 다른 영역 내의 다수의 장치를 형성하는 것을 더 포함한다. 또한, 방법(500)은 폴리 오버랩으로도 참조되는, 다양한 채널 길이를 갖지만 고정된 또는 일정한 백 게이트 길이들을 갖는 다수의 장치로 확장될 수 있다는 것을 이해한다. 예를 들어, 상이한 채널 길이를 갖지만 동일 백 게이트 길이를 갖는 제3 장치가 이 방법(400)을 이용하여 형성될 수 있다.
본 발명과 관련된 분야의 전문가들은 설명된 실시예들의 다양한 변형 및 많은 다른 실시예가 청구 발명의 범위 내에 또한 존재한다는 것을 이해할 것이다.

Claims (9)

  1. 드레인 확장(drain extended) 반도체 장치들을 제조하는 방법으로서,
    제1 채널 길이를 갖는 장치들을 위해 지정된 반도체 본체의 제1 영역 내에 제1 웰 영역들을 형성하는 단계;
    제2 채널 길이를 갖는 장치들을 위해 지정된 상기 반도체 본체의 제2 영역 내에 제2 웰 영역들을 형성하는 단계;
    공통 임계 전압에 따라 상기 제1 및 제2 영역들 내에 백 게이트 웰 영역들을 형성하는 단계-상기 제1 및 제2 영역들 내의 상기 백 게이트 웰 영역들은 동일한 백 게이트 길이 및 도펀트 농도를 갖도록 형성됨-;
    상기 제1 영역 내에 제1 드레인 확장 영역들을 형성하는 단계;
    상기 제2 영역 내에 제2 드레인 확장 영역들을 형성하는 단계;
    상기 제1 채널 길이에 따라 상기 제1 영역 내에 제1 게이트 구조들을 형성하는 단계;
    상기 제2 채널 길이에 따라 상기 제2 영역 내에 제2 게이트 구조들을 형성하는 단계;
    상기 제1 드레인 확장 영역들 내에 제1 드레인 영역들을 형성하는 단계;
    상기 제2 드레인 확장 영역들 내에 제2 드레인 영역들을 형성하는 단계;
    상기 제1 영역 내의 상기 백 게이트 웰 영역들 내에 제1 소스 영역들을 형성하는 단계; 및
    상기 제2 영역 내의 상기 백 게이트 웰 영역들 내에 제2 소스 영역들을 형성하는 단계
    를 포함하는 드레인 확장 반도체 장치 제조 방법.
  2. 대칭 드레인 확장 반도체 장치들을 제조하는 방법으로서,
    반도체 본체 내에 제1 웰 영역 및 제2 웰 영역을 형성하는 단계;
    제1 채널 길이에 따라 상기 제1 웰 영역 내에 제1 대칭 드레인 확장 영역들을 형성하는 단계;
    제2 채널 길이에 따라 상기 제2 웰 영역 내에 제2 대칭 드레인 확장 영역들을 형성하는 단계;
    임계 전압에 따라 상기 제1 웰 영역 내에 상기 제1 대칭 드레인 확장 영역들 사이에 제1 백 게이트 영역을 형성하는 단계;
    상기 임계 전압에 따라 상기 제2 웰 영역 내에 상기 제2 대칭 드레인 확장 영역들 사이에 제2 백 게이트 영역을 형성하는 단계;
    상기 제1 웰 영역 상에, 상기 제1 채널 길이를 갖는 제1 채널 영역을 정의하는 제1 게이트 구조를 형성하는 단계; 및
    상기 제2 웰 영역 상에, 상기 제2 채널 길이를 갖는 제2 채널 영역을 정의하는 제2 게이트 구조를 형성하는 단계
    를 포함하는 대칭 드레인 확장 반도체 장치 제조 방법.
  3. 제2항에 있어서,
    상기 제1 대칭 드레인 확장 영역들 내에 제1 소스/드레인 영역들을 형성하는 단계; 및
    상기 제2 대칭 드레인 확장 영역들 내에 제2 소스/드레인 영역들을 형성하는 단계
    를 더 포함하는 대칭 드레인 확장 반도체 장치 제조 방법.
  4. 제2항 또는 제3항에 있어서, 상기 제1 채널 길이는 상기 제2 채널 길이보다 긴 대칭 드레인 확장 반도체 장치 제조 방법.
  5. 제2항 또는 제3항에 있어서, 상기 제1 및 제2 웰 영역들은 P형 도전성을 갖도록 형성되고, 상기 제1 및 제2 백 게이트 영역들은 P형 도전성을 갖도록 형성되는 대칭 드레인 확장 반도체 장치 제조 방법.
  6. 드레인 확장 반도체 장치를 제조하는 방법으로서,
    임계 전압 및 채널 길이를 선택하는 단계;
    반도체 본체 내에 웰 영역을 형성하는 단계;
    상기 웰 영역 내에 드레인 확장 영역을 형성하는 단계;
    상기 선택된 임계 전압에 따라 백 게이트 도펀트 농도 및 길이를 선택하는 단계;
    상기 선택된 임계 전압을 제공하는 상기 선택된 백 게이트 도펀트 농도 및 길이에 따라 상기 웰 영역 내에 백 게이트 영역을 형성하는 단계;
    상기 채널 길이를 정의하는 게이트 구조를 상기 웰 영역 상에 형성하는 단계;
    상기 드레인 확장 영역 내에 드레인 영역을 형성하는 단계; 및
    상기 백 게이트 영역 내에 소스 영역을 형성하는 단계
    를 포함하는 드레인 확장 반도체 장치 제조 방법.
  7. 제6항에 있어서, 상기 채널 길이에 따라, 그리고 상기 임계 전압과 무관하게 상기 드레인 확장 영역을 형성하는 단계를 더 포함하는 드레인 확장 반도체 장치 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    제2 채널 길이를 선택하는 단계;
    상기 반도체 본체 내에 제2 웰 영역을 형성하는 단계;
    상기 제2 웰 영역 내에 제2 드레인 확장 영역을 형성하는 단계;
    상기 선택된 임계 전압을 제공하는 상기 선택된 백 게이트 도펀트 농도 및 길이에 따라 상기 제2 웰 영역 내에 제2 백 게이트 영역을 형성하는 단계;
    상기 제2 채널 길이를 갖는 제2 게이트 구조를 상기 웰 영역 상에 형성하는 단계;
    상기 제2 드레인 확장 영역 내에 제2 드레인 영역을 형성하는 단계; 및
    상기 제2 백 게이트 영역 내에 제2 소스 영역을 형성하는 단계
    를 더 포함하는 드레인 확장 반도체 장치 제조 방법.
  9. 제8항에 있어서,
    제3 채널 길이를 선택하는 단계;
    상기 반도체 본체 내에 제3 웰 영역을 형성하는 단계;
    상기 제3 웰 영역 내에 제3 드레인 확장 영역을 형성하는 단계;
    상기 선택된 임계 전압을 제공하는 상기 선택된 백 게이트 도펀트 농도 및 길이에 따라 상기 제3 웰 영역 내에 제3 백 게이트 영역을 형성하는 단계;
    상기 제3 채널 길이를 갖는 제3 게이트 구조를 상기 웰 영역 상에 형성하는 단계;
    상기 제3 드레인 확장 영역 내에 제3 드레인 영역을 형성하는 단계; 및
    상기 제3 백 게이트 영역 내에 제3 소스 영역을 형성하는 단계
    를 더 포함하는 드레인 확장 반도체 장치 제조 방법.
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