KR20100051220A - 폴리에미터형 바이폴라 트랜지스터, ｂｃｄ 소자, 폴리에미터형 바이폴라 트랜지스터의 제조 방법 및 ｂｃｄ 소자의 제조 방법 - Google Patents
폴리에미터형 바이폴라 트랜지스터, ｂｃｄ 소자, 폴리에미터형 바이폴라 트랜지스터의 제조 방법 및 ｂｃｄ 소자의 제조 방법 Download PDFInfo
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Abstract
실시예는 복합고전압소자 공정을 이용한 N형 및 P형 폴리에미터형 바이폴라 트랜지스터와 그 제조 방법, BCD 소자 및 그 제조 방법을 제공한다. 실시예에 따른 BCD 소자는, 폴리실리콘 재질로 이루어진 N형 폴리에미터를 포함하는 바이폴라 트랜지스터 및 P형 폴리에미터를 포함하는 바이폴라 트랜지스터를 포함하는 폴리에미터형 바이폴라 트랜지스터를 포함하고, 상기 바이폴라 트랜지스터와 동일한 단일 웨이퍼 상에 형성된 CMOS와 DMOS 중 적어도 하나의 MOS를 포함한다. 실시예에 의하면, N형 폴리에미터형 바이폴라 트랜지스터와 P형 폴리에미터형 바이폴라 트랜지스터를 포함하는 BCD 소자를 제작할 수 있어 기술 선점의 효과가 있으며 다양한 제품에 적용할 수 있다.
바이폴라 트랜지스터, 폴리에미터, BCD 공정
Description
실시예는 폴리에미터형 바이폴라 트랜지스터, BCD 소자, 폴리에미터형 바이폴라 트랜지스터의 제조 방법 및 BCD 소자의 제조 방법에 관한 것이다.
복합고전압소자(BCD; Bipolar CMOS DMOS) 공정을 이용하면, 바이폴라 소자, CMOS(Complementary Metal Oxide Semiconductor), DMOS(Double diffusion MOS)를 단일 웨이퍼 상에 구현할 수 있다.
또한, BCD 공정을 이용하면, 바이폴라 소자, CMOS, DMOS 외에도 로직 회로, P형 MOS, N형 MOS, 저항, 커패시터, 다이오드 등을 하나의 칩으로 구현할 수 있다.
가령, 바이폴라 트랜지스터는 개별 공정을 거치지 않고, BCD 공정 중 CMOS와 DMOS를 만드는 과정에서 제작될 수 있으며, 정션 에미터(junction emitter)를 이용한 일반적인 구조로 제작된다.
따라서, 종래 BCD 공정을 이용한 바이폴라 트랜지스터의 경우 고주파 특성을 향상시키고, 높은 증폭 이득, 항복 전압을 구현하며, 동작 영역을 넓게 하는데 한계가 있다.
실시예는 복합고전압소자 공정을 이용한 N형 및 P형 폴리에미터형 바이폴라 트랜지스터와 그 제조 방법, BCD 소자 및 그 제조 방법을 제공한다.
실시예에 따른 폴리에미터형 바이폴라 트랜지스터는, 기판에 각각 형성된 N형 컬렉터 영역 및 P형 컬렉터 영역, 상기 N형 컬렉터 영역 상측 일부에 형성된 P형 베이스 영역 및 상기 P형 컬렉터 영역 상측 일부에 형성된 N형 베이스 영역 및 상기 P형 베이스 영역 및 N형 베이스 영역의 기판 표면에 각각 형성되고, 폴리실리콘 재질로 이루어진 N형 폴리에미터 및 P형 폴리에미터를 포함한다.
실시예에 따른 BCD 소자는, 폴리실리콘 재질로 이루어진 N형 폴리에미터를 포함하는 바이폴라 트랜지스터 및 P형 폴리에미터를 포함하는 바이폴라 트랜지스터를 포함하는 폴리에미터형 바이폴라 트랜지스터를 포함하고, 상기 바이폴라 트랜지스터와 동일한 단일 웨이퍼 상에 형성된 CMOS와 DMOS 중 적어도 하나의 MOS를 포함한다.
실시예에 따른 폴리에미터형 바이폴라 트랜지스터의 제조 방법은, 반도체 기판의 상측 일부에 매몰층을 형성하는 단계, 상기 반도체 기판 위에 에피층을 형성하고, 상기 에피층에 상기 매몰층과 연결되는 N형 컬렉터 영역을 형성하는 단계, 상기 에피층에 P형 컬렉터 영역을 형성하는 단계, 상기 N형 컬렉터 영역의 상부에 P형 베이스 영역을 형성하는 단계, 상기 P형 컬렉터 영역의 상부에 N형 베이스 영역을 형성하는 단계, 상기 P형 베이스 영역의 상측 일부에 폴리실리콘 재질의 N형 폴리에미터를 형성하는 단계 및 상기 N형 베이스 영역의 상측 일부에 폴리실리콘 재질의 P형 폴리에미터를 형성하는 단계를 포함한다.
실시예에 따른 BCD 소자의 제조 방법은, BCD 공정을 이용하여 바이폴라 트랜지스터와 동일한 단일 웨이퍼 상에 형성된 CMOS와 DMOS 중 적어도 하나의 MOS를 포함하는 BCD소자의 제조 방법에 있어서, 폴리실리콘 재질을 이용하여 바이폴라 트랜지스터의 N형 폴리에미터 및 P형 폴리에미터를 형성하는 형성하는 단계를 포함한다.
실시예에 의하면, 복합고전압소자 공정을 이용하여 복합고전압소자와 단일칩을 이루는 폴리에미터형 바이폴라 트랜지스터를 제작할 수 있으며, 따라서 고주파 동작 특성이 우수하고, 높은 증폭 이득, 항복 전압을 가지며, 동작 영역이 넓은 바이폴라 트랜지스터를 구현할 수 있다.
실시예에 의하면, N형 폴리에미터형 바이폴라 트랜지스터와 P형 폴리에미터형 바이폴라 트랜지스터를 포함하는 BCD 소자를 제작할 수 있어 기술 선점의 효과가 있으며 다양한 제품에 적용할 수 있는 효과가 있다.
첨부된 도면을 참조하여 실시예에 따른 폴리에미터형 바이폴라 트랜지스터 및 BCD 소자, 폴리에미터형 바이폴라 트랜지스터의 제조 방법 및 BCD 소자의 제조 방법에 관하여 상세히 설명한다.
이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.
본 발명에 따른 실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도 1은 실시예에 따른 폴리에미터형 바이폴라 트랜지스터를 포함하는 BCD 소자의 형태를 도시한 측단면도이다.
실시예에 따른 BCD 소자는 복합고전압소자(BCD; Bipolar CMOS DMOS) 공정을 통하여 제작되는데, 도 1에 도시된 BCD 소자의 영역 중, "A" 영역은 N형 폴리에미터형 바이폴라 트랜지스터의 영역이고, "A'"영역은 P형 폴리에미터형 바이폴라 트랜지스터의 영역이고, "B" 영역은 CMOS의 영역이며, "C" 영역은 DMOS의 영역이다.
실시예에 따른 BCD 소자의 제조 방법에 의하면, 도 1에 도시되지는 않았으나 폴리에미터형 바이폴라 트랜지스터외에도 로직 회로, P형 MOS, N형 MOS, 고전압 MOS, 중간 전압 MOS, 저전압 MOS, DEMOS(Drain Extended MOS), LDMOS(Lateral Double diffused Metal Oxide Semiconductor), 저항, 커패시터, 다이오드 등을 하나의 칩에서 구현할 수 있다.
도 1을 참조하면, "A" 영역의 N형 폴리에미터형 바이폴라 트랜지스터는 기판(100) 위에 형성된 매몰층(110), 에피층(120), N형 컬렉터 영역(135), N형 컬렉터 컨택 영역(132), P형 베이스 영역(140), P형 베이스 컨택 영역(160), 소자분리막(150), N형 폴리에미터 영역(170)을 포함한다.
"A'"영역의 P형 폴리에미터형 바이폴라 트랜지스터는 기판(100) 위에 매몰층(110), 에피층(120), P형 컬렉터 영역(137), P형 컬렉터 컨택 영역(134), N형 베이스 영역(142), N형 베이스 컨택 영역(162), 소자 분리막(150) 및 P형 폴리에미터 영역(172)을 포함한다.
또한, "B" 영역의 CMOS는 P형 MOS, N형 MOS를 포함하는데, 각각의 MOS는 소자분리막(150a)에 의하여 구분되며, 매몰층(110a), 고농도 N형 웰(205), P형 웰(200), N형 웰(210), 게이트(215, 225), 소스/드레인 영역(220, 230)을 포함한다. 상기 게이트(215, 225)는 게이트 절연막, 스페이서 등의 구조물을 더 포함할 수 있다.
또한, "C" 영역의 DMOS는 매몰층(110b), 고농도 N형 웰(300), P형 바디(305), 각 영역을 절연시키는 소자분리막(150b), 게이트(320), P형 바디(305) 상에 형성되는 P형 이온주입영역(310)과 제1 N형 이온주입영역(315), 게이트(320)의 타측에 형성되는 제2 N형 이온주입영역(325)을 포함한다.
이때, 상기 게이트(320)와 상기 제2 N형 이온주입영역(325) 사이에 형성된 소자분리막(150b)은 상기 P형 바디(305)로부터 상기 제2 N형 이온주입영역(310)으로의 전류 흐름 통로를 연장시킴으로써 상기 DMOS가 고전압 소자로 기능될 수 있도록 한다.
이하, 도 2 내지 도 11을 참조하여, 실시예에 따른 폴리에미터형 바이폴라 트랜지스터를 포함하는 BCD 소자의 제조 방법에 대하여 설명한다.
본원의 기술적 사상은 BCD 공정을 이용하여 BCD 소자를 제작함에 있어서 N형 및 P형 폴리에미터형 바이폴라 트랜지스터를 함께 구현하는 것에 있으므로, 상기 "A" 영역 및 "A'" 영역을 중심으로 설명하기로 한다.
또한, 이하에 설명될 각 공정은 폴리에미터형 바이폴라 트랜지스터, 로직 회로, P형 MOS, N형 MOS, 고전압 MOS, 중간 전압 MOS, 저전압 MOS, DEMOS, LDMOS, 저항, 커패시터, 다이오드와 같은 소자의 개별 공정이거나 둘 이상의 소자가 함께 구현되는 복합 공정일 수 있다.
도 2 내지 도 7은 실시예에 따른 폴리에미터형 바이폴라 트랜지스터의 제조 방법의 공정 단면도이다.
처음으로, 웨이퍼 상태의 반도체 기판(100), 가령 단결정 실리콘 기판을 소정 두께로 절단하고, 표면을 연마하여 상부에 에피층(120)이 형성될 수 있는 상태로 가공한다.
다음, 도 2와 같이, "A"영역을 보면, 상기 반도체 기판(100)의 상측 일부에 N형 불순물 이온을 주입하여 N+형 매몰층(Baried Layer)(110)을 형성하고, 열처리 를 통하여 이온이 주입된 영역을 확산시킨다. 이때, CMOS 영역(B)과 DMOS 영역(C)의 기판(100)에도 매몰층(110a, 110b)이 함께 형성된다.
동시에, "A'"영역에 도시된 바와 같이, 상기 반도체 기판(100)의 상측 일부에 N+형 매몰층(110)을 형성하고, 열처리를 통하여 이온이 주입된 영역이 확산된다.
N형 폴리에미터형 바이폴라 트랜지스터에서, 상기 N+형 매몰층은 컬렉터 영역에 포함될 수 있다. 반면, P형 폴리에미터형 바이폴라 트랜지스터에서, 상기 N+형 매몰층은 소자격리영역을 형성할 수 있다.
상기 N+형 매몰층(110)이 형성되면, 도 3의 "A", "A'" 영역과 같이, 상기 반도체 기판(100)을 에피택셜 성장시켜 에피층(120)을 형성한다.
상기 에피층(120)이 형성되면, 도 4와 같이, 상기 에피층(120)에 상기 N+형 매몰층(110)과 연결되는 N+형 확산영역(130)을 형성한다.
N형 폴리에미터형 바이폴라 트랜지스터에서 상기 N+형 확산영역(130)은 컬렉터 영역(130)으로 이용된다.
P형 폴리에미터형 바이폴라 트랜지스터에서 상기 N+형 확산영역(130)은 소자격리영역으로 이용된다.
이때, 상기 고농도 N형 웰(205, 300)이 함께 형성될 수 있다.
이어서, 베이스 영역, 에미터 영역 및 콜렉터 영역을 정의하며, 각 영역 사이를 절연시키는 소자분리막(150)을 도 5와 같이 형성한다.
이때, 상기 CMOS 영역(B)과 DMOS 영역(C)의 소자분리막(150a, 150b)도 함께 형성될 수 있다.
이후, 이온주입마스크 공정, 이온주입 공정을 진행하여 상기 CMOS 영역(B)의 P형 웰(200)과 N형 웰(210), 상기 DMOS 영역(C)의 P형 바디(305)를 형성한다.
이어서, 도 5의 "A"영역을 참조하면, N형 불순물 이온을 주입하여 N형 컬렉터 영역(135)을 형성한다. 상기 N형 컬렉터 영역(135)은 상기 N+형 확산영역(130) 및 N+형 매몰층(110)과 연결되어 N형 폴리에미터형 바이폴라 트랜지스터의 컬렉터로서 이용된다.
도 6의 "A'"영역을 참조하면, P형 불순물 이온을 주입하여 P형 컬렉터 영역(137)을 형성한다. 상기 P형 컬렉터 영역(137)은 상기 N+형 확산영역(130) 및 N+형 매몰층(110)에 의하여 다른 소자들과 격리되어 P형 폴리에미터형 바이폴라 트랜지스터가 안정적으로 동작할 수 있도록 한다.
도 7의 "A"영역을 참조하면, P형 불순물 이온을 주입하여 P형 드리프트(drift) 영역으로서 P형 베이스 영역(140)을 형성한다.
도 8의 "A'"영역을 참조하면, N형 불순물 이온을 주입하여 N형 드리프트 영역으로서 N형 베이스 영역(142)을 형성한다.
도 9의 "A"영역을 참조하면, 상기 CMOS, 상기 DMOS의 게이트(215, 225, 320)를 형성하기 위한 공정이 진행되는데, 이때 실시예에 따른 폴리에미터형 바이폴라 트랜지스터의 폴리에미터(170)가 함께 형성된다.
상기 기판(100) 전면에 절연막을 형성하고, 절연막을 패터닝하여 상기 CMOS 영역(B)과 상기 DMOS 영역(C)의 게이트 절연막을 형성한다. 이때, "A"영역에서, 상 기 N형 폴리에미터형 바이폴라 트랜지스터 영역의 절연막 및 "A'"영역에서, 상기 P형 폴리에미터형 바이폴라 트랜지스터 영역의 절연막은 완전히 제거된다.
상기 기판(100) 전면에 폴리실리콘층을 도포하고, 상기 폴리실리콘층 위에 상기 COMS, 상기 DMOS의 게이트(215, 225, 320), 상기 N형 폴리에미터형 바이폴라 트랜지스터 및 P형 폴리에미터형 바이폴라 트랜지스터의 에미터 영역을 정의하는 포토레지스트 패턴을 형성한다.
상기 포토레지스트 패턴을 식각 마스크로 하여 상기 폴리실리콘층을 식각함으로써, 상기 게이트들(215, 225, 320), 폴리에미터(170, 172)를 형성한다.
"A"영역에서, 폴리에미터에 N형 불순물을 주입하여 N형 폴리에미터(170)를 형성할 수 있다.
다음, "A'"영역에서, 폴리에미터에 P형 불순물을 주입하여 P형 폴리에미터(172)를 형성할 수 있다.
이어서, 도 10을 참조하면, "A"영역에서, P형 베이스 영역(140) 상부에 고농도의 P형 불순물을 주입하여 P형 베이스 컨택 영역(160)을 형성한다.
동시에, "A'"영역에서, P형 컬렉터 영역(137) 상부에 고농도의 P형 불순물이 주입된 P형 컬렉터 컨택 영역(134)을 형성한다.
이어서, 도 11을 참조하면, "A" 영역에서, N+형 확산영역(130) 상부에 고농도의 N형 불순물을 주입하여 N형 컬렉터 컨택 영역(132)을 형성한다.
상기 N형 컬렉터 컨택 영역(132)은 N+형 확산영역(130), 매몰층(110)을 통해 N형 컬렉터 영역(135)과 연결된다.
동시에, "A'" 영역에서, N형 베이스 영역(142) 상부에 고농도의 N형 불순물을 주입하여 N형 베이스 컨택 영역(162)을 형성한다.
상기 CMOS, 상기 DMOS, 저전압(LV; Low Voltage) NMOS, 저전압 PMOS 등의 활성영역에 임플란트 공정을 처리하여 문턱전압(threshold voltage)을 조정할 수 있다.
이와 같은 공정을 통하여, 도 1의 "A" 영역에 도시된 N형 폴리에미터형 바이폴라 트랜지스터 및 "A'" 영역에 도시된 P형 폴리에미터형 바이폴라 트랜지스터가 완성된다.
이후, 각 MOS 영역의 N형 LDD(Lightly Doped Drain) 영역, P형 LDD 영역을 형성하고, 상기 게이트들(215, 225, 320)의 양측에 사이드월 및 스페이서를 형성한다.
상기 스페이서가 형성되면, 상기 CMOS 영역(B)의 소스/드레인 영역(220, 230), 상기 DMOS 영역(C)의 P형 이온주입영역(310)과 제1 N형 이온주입영역(315), 제2 N형 이온주입영역(325)을 형성한다.
이후, 상기 폴리에미터(170, 172), 상기 베이스 컨택 영역(160, 162), 상기 게이트들(215, 225, 320), 소스/드레인 영역(220, 230) 및 이온주입영역(310, 315, 325) 중 하나 이상의 층에 실리사이드를 형성하는 공정, 다층 구조의 절연층, 컨택 플러그, 금속배선을 형성하는 공정, 보호막을 형성하는 공정 등이 더 진행될 수 있다.
이와 같은 공정을 통하여 실시예에 따른 N형 및 P형 폴리에미터형 바이폴라 트랜지스터를 포함하는 BCD 소자가 완성된다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 실시예에 따른 폴리에미터형 바이폴라 트랜지스터를 포함하는 BCD 소자의 형태를 도시한 측단면도.
도 2 내지 도 11은 실시예에 따른 폴리에미터형 바이폴라 트랜지스터의 제조 방법의 공정 단면도.
Claims (26)
- 기판에 각각 형성된 N형 컬렉터 영역 및 P형 컬렉터 영역;상기 N형 컬렉터 영역 상측 일부에 형성된 P형 베이스 영역 및 상기 P형 컬렉터 영역 상측 일부에 형성된 N형 베이스 영역; 및상기 P형 베이스 영역 및 N형 베이스 영역의 기판 표면에 각각 형성되고, 폴리실리콘 재질로 이루어진 N형 폴리에미터 및 P형 폴리에미터를 포함하는 폴리에미터형 바이폴라 트랜지스터.
- 제1항에 있어서,상기 N형 폴리에미터와 이격되어 상기 P형 베이스 영역의 기판 표면에 형성된 P형 베이스 컨택 영역; 및상기 P형 베이스 컨택 영역 및 상기 N형 폴리에미터를 정의하는 소자분리막을 포함하는 폴리에미터형 바이폴라 트랜지스터.
- 제1항에 있어서,상기 P형 폴리에미터와 이격되어 상기 N형 베이스 영역의 기판 표면에 형성된 N형 베이스 컨택 영역;상기 P형 컬렉터 영역의 기판 표면에 형성된 P형 컬렉터 컨택 영역; 및상기 N형 베이스 컨택 영역, 상기 P형 폴리에미터 및 상기 P형 컬렉ㅌ 컨택 영역을 정의하는 소자분리막을 포함하는 폴리에미터형 바이폴라 트랜지스터.
- 제1항에 있어서,상기 기판에 형성된 N형 확산영역;상기 N형 확산영역과 연결되며, 상기 N형 컬렉터 영역 하부에 형성된 N형 매몰층; 및상기 N형 확산영역의 기판 표면에 형성된 N형 컬렉터 컨택 영역을 포함하는 폴리에미터형 바이폴라 트랜지스터.
- 폴리실리콘 재질로 이루어진 N형 폴리에미터를 포함하는 바이폴라 트랜지스터 및 P형 폴리에미터를 포함하는 바이폴라 트랜지스터를 포함하는 폴리에미터형 바이폴라 트랜지스터를 포함하고,상기 바이폴라 트랜지스터와 동일한 단일 웨이퍼 상에 형성된 CMOS와 DMOS 중 적어도 하나의 MOS를 포함하는 BCD소자.
- 제5항에 있어서, 상기 N형 폴리에미터를 포함하는 바이폴라 트랜지스터는,반도체 기판의 상측 일부에 형성된 매몰층;상기 반도체 기판 위에 형성된 에피층;상기 에피층에 형성되고 상기 매몰층과 연결되는 N형 컬렉터 영역;상기 N형 컬렉터 영역 상측 일부에 형성된 P형 베이스 영역;상기 P형 베이스 영역의 기판 표면에 형성되고 폴리실리콘 재질로 이루어진 상기 N형 폴리에미터를 포함하는 BCD 소자.
- 제5항에 있어서, 상기 P형 폴리에미터를 포함하는 바이폴라 트랜지스터는,반도체 기판의 상측 일부에 형성된 매몰층;상기 반도체 기판 위에 형성된 에피층;상기 에피층에 형성된 P형 컬렉터 영역;상기 P형 컬렉터 영역 상측 일부에 형성된 N형 베이스 영역;상기 N형 베이스 영역의 기판 표면에 형성되고 폴리실리콘 재질로 이루어진 상기 P형 폴리에미터를 포함하는 BCD 소자.
- 제5항에 있어서,상기 CMOS는 상기 에피층에 형성된 웰영역, 게이트, 소스/드레인 영역을 포함하고,상기 DMOS는 상기 에피층에 형성된 웰영역, 게이트, 상기 게이트의 일측에 형성되는 P형 바디, 상기 P형 바디에 형성되는 P형 이온주입영역과 제1 N형 이온주입영역, 상기 게이트의 타측에 형성되고 소자분리막에 의하여 상기 P형 바디와 이격되는 제2 N형 이온주입영역을 포함하는 것을 특징으로 하는 BCD 소자.
- 제5항에 있어서,상기 단일 웨이퍼 상태의 반도체 기판에 형성된 로직 회로, 고전압 MOS, 중간 전압 MOS, 저전압 MOS, DEMOS, LDMOS, 저항, 커패시터, 다이오드 중 하나 이상의 소자를 포함하는 BCD 소자.
- 제5항에 있어서,상기 N형 폴리에미터, 상기 P형 폴리에미터, 상기 CMOS의 게이트 및 상기 DMOS의 게이트는 동일한 폴리실리콘 재질로 이루어진 것을 특징으로 하는 BCD 소자.
- 제6항에 있어서, 상기 N형 폴리에미터를 포함하는 바이폴라 트랜지스터에서,상기 N형 폴리에미터와 이격되어 상기 P형 베이스 영역의 기판 표면에 형성된 P형 베이스 컨택 영역; 및상기 P형 베이스 컨택 영역 및 상기 N형 폴리에미터를 정의하는 소자분리막을 포함하는 BCD 소자.
- 제7항에 있어서, 상기 P형 폴리에미터를 포함하는 바이폴라 트랜지스터에서,상기 P형 폴리에미터와 이격되어 상기 N형 베이스 영역의 기판 표면에 형성된 N형 베이스 컨택 영역;상기 P형 컬렉터 영역의 기판 표면에 형성된 P형 컬렉터 컨택 영역; 및상기 N형 베이스 컨택 영역, 상기 P형 폴리에미터 및 상기 P형 컬렉ㅌ 컨택 영역을 정의하는 소자분리막을 포함하는 BCD 소자.
- 제6항에 있어서,상기 에피층에 형성된 N형 확산영역;상기 N형 확산영역과 연결되며, 상기 N형 컬렉터 영역 하부에 형성된 N형 매몰층; 및상기 N형 확산영역의 기판 표면에 형성된 N형 컬렉터 컨택 영역을 포함하는 BCD 소자.
- 반도체 기판의 상측 일부에 매몰층을 형성하는 단계;상기 반도체 기판 위에 에피층을 형성하고, 상기 에피층에 상기 매몰층과 연결되는 N형 컬렉터 영역을 형성하는 단계;상기 에피층에 P형 컬렉터 영역을 형성하는 단계;상기 N형 컬렉터 영역의 상부에 P형 베이스 영역을 형성하는 단계;상기 P형 컬렉터 영역의 상부에 N형 베이스 영역을 형성하는 단계;상기 P형 베이스 영역의 상측 일부에 폴리실리콘 재질의 N형 폴리에미터를 형성하는 단계; 및상기 N형 베이스 영역의 상측 일부에 폴리실리콘 재질의 P형 폴리에미터를 형성하는 단계를 포함하는 폴리에미터형 바이폴라 트랜지스터의 제조 방법.
- 제14항에 있어서,상기 P형 베이스 영역의 상측 일부에 P형 베이스 컨택 영역 및 상기 P형 컬렉터 영역의 상측 일부에 P형 컬렉터 컨택 영역을 형성하는 단계; 및상기 N형 컬렉터 영역의 상측 일부에 N형 컬렉터 컨택 영역 및 상기 N형 베이스 영역의 상측 일부에 N형 베이스 컨택 영역을 형성하는 단계를 더 포함하는 폴리에미터형 바이폴라 트랜지스터의 제조 방법.
- 제15항에 있어서,상기 P형 베이스 컨택 영역 및 상기 N형 폴리에미터를 정의하는 소자분리막을 형성하는 단계를 더 포함하는 폴리에미터형 바이폴라 트랜지스터의 제조 방법.
- 제15항에 있어서,상기 N형 베이스 컨택 영역, 상기 P형 폴리에미터 및 상기 P형 컬렉트 컨택 영역을 정의하는 소자분리막을 형성하는 단계를 더 포함하는 폴리에미터형 바이폴라 트랜지스터의 제조 방법.
- BCD 공정을 이용하여 바이폴라 트랜지스터와 동일한 단일 웨이퍼 상에 형성된 CMOS와 DMOS 중 적어도 하나의 MOS를 포함하는 BCD소자의 제조 방법에 있어서,폴리실리콘 재질을 이용하여 바이폴라 트랜지스터의 N형 폴리에미터 및 P형 폴리에미터를 형성하는 형성하는 단계를 포함하는 BCD 소자의 제조 방법.
- 제18항에 있어서,반도체 기판의 CMOS 영역, DMOS의 영역에 각각 게이트를 형성하고, 상기 N형 폴리에미터를 포함하는 바이폴라 트랜지스터 영역 중 소자분리막에 의하여 P형 베이스 컨택 영역과 이격된 P형 베이스 영역의 상측에 상기 N형 폴리에미터를 형성하는 단계; 및상기 P형 폴리에미터를 포함하는 바이폴라 트랜지스터 영역 중 소자분리막에 의하여 N형 베이스 컨택 영역과 N형 베이스 영역의 상측에 상기 P형 폴리에미터를 형성하는 단계를 포함하는 BCD 소자의 제조 방법.
- 제18항에 있어서, 상기 N형 폴리에미터 및 상기 P형 폴리에미터를 형성하기 전에,상기 반도체 기판의 상기 바이폴라 트랜지스터, 상기 CMOS, 상기 DMOS 영역의 상측 일부에 각각 매몰층을 형성하는 단계;상기 반도체 기판 위에 에피층을 형성하는 단계;상기 바이폴라 트랜지스터에서 상기 에피층에 상기 매몰층과 연결되는 N형 컬렉터 영역을 형성하며, 상기 CMOS 및 상기 DMOS 영역의 에피층에 N형 웰영역을 형성하는 단계;상기 바이폴라 트랜지스터에서 상기 에피층에 P형 컬렉터 영역을 형성하며, 상기 CMOS 및 상기 DMOS 영역의 에피층에 P형 웰영역을 형성하는 단계;상기 N형 컬렉터 영역의 상부에 P형 베이스 영역을 형성하는 단계;상기 P형 컬렉터 영역의 상부에 N형 베이스 영역을 형성하는 단계;상기 P형 베이스 영역의 상측 일부에 폴리실리콘 재질의 N형 폴리에미터를 형성하는 단계; 및상기 N형 베이스 영역의 상측 일부에 폴리실리콘 재질의 P형 폴리에미터를 형성하는 단계를 포함하는 BCD 소자의 제조 방법.
- 제18항에 있어서, 상기 N형 및 P형 폴리에미터는 상기 CMOS 및 DMOS의 게이트 형성 공정을 통하여 형성되는 것을 특징으로 하는 BCD 소자의 제조 방법.
- 제20항에 있어서,상기 CMOS 및 상기 DMOS 영역의 에피층에 P형 웰영역을 형성하는 단계는, 상기 DMOS의 P형 바디를 형성하는 단계를 포함하는 것을 특징으로 하는 BCD 소자의 제조 방법.
- 제20항에 있어서, 상기 N형 및 P형 폴리에미터를 형성하는 단계는,상기 CMOS 및 상기 DMOS 영역의 게이트 전극, 상기 소자분리막을 포함하는 상기 에피층 위에 절연막을 형성하는 단계;상기 절연막을 패터닝하여 상기 CMOS 및 상기 DMOS의 게이트 절연막을 형성 하고, 상기 바이폴라 트랜지스터 영역을 포함하는 나머지 상기 에피층 영역의 절연막을 제거하는 단계;상기 게이트 절연막을 포함하는 상기 에피층 위에 폴리실리콘층을 형성하는 단계;상기 폴리실리콘층을 패터닝하여 상기 CMOS 및 상기 DMOS의 게이트 절연막 위에 각각 게이트를 형성하고, 상기 소자분리막에 의하여 정의된 에미터 영역에 상기 폴리에미터를 형성하는 단계;상기 폴리에미터에 N형 불순물을 주입하여 N형 폴리에미터를 형성하는 단계;및상기 폴리에미터에 P형 불순물을 주입하여 P형 폴리에미터를 형성하는 단계를 포함하는 것을 특징으로 하는 BCD 소자의 제조 방법.
- 제18항에 있어서,상기 BCD 공정을 이용함으로써 로직 회로, 고전압 MOS, 중간 전압 MOS, 저전압 MOS, DEMOS(Drain Extended MOS), LDMOS(Lateral Double diffused Metal Oxide Semiconductor), 저항, 커패시터, 다이오드 중 하나 이상의 소자가 상기 바이폴라 트랜지스터와 함께 단일 웨이퍼에 구현되는 것을 특징으로 하는 BCD 소자의 제조 방법.
- 제18항에 있어서,상기 N형 및 P형 폴리에미터 영역이 형성된 후,상기 CMOS 및 상기 DMOS의 게이트 양측에 LDD 영역을 형성하는 단계;스페이서를 형성하는 단계;상기 CMOS 영역에 소스/드레인 영역을 형성하고, 상기 DMOS 영역의 P형 바디에 P형 이온주입영역, 제1 N형 이온주입영역을 형성하며, 상기 P형 바디와 소자분리막에 의하여 이격된 상기 DMOS의 영역에 제2 N형 이온주입영역을 형성하는 단계를 포함하는 것을 특징으로 하는 BCD 소자의 제조 방법.
- 제25항에 있어서,상기 소스/드레인 영역, 상기 다수의 이온주입영역이 형성된 후,하나 이상의 적층 구조를 가지는 절연층, 컨택 플러그, 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 BCD 소자의 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080110268A KR20100051220A (ko) | 2008-11-07 | 2008-11-07 | 폴리에미터형 바이폴라 트랜지스터, ｂｃｄ 소자, 폴리에미터형 바이폴라 트랜지스터의 제조 방법 및 ｂｃｄ 소자의 제조 방법 |
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| KR20100051220A true KR20100051220A (ko) | 2010-05-17 |
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| KR (1) | KR20100051220A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113013101A (zh) * | 2020-06-12 | 2021-06-22 | 上海积塔半导体有限公司 | 半导体器件的制备方法和半导体器件 |
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2008
- 2008-11-07 KR KR1020080110268A patent/KR20100051220A/ko not_active Application Discontinuation
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