KR20140103836A - 이중-경사면 필드 플레이트를 갖는 ｌｄｍｏｓ 소자 - Google Patents

이중-경사면 필드 플레이트를 갖는 ｌｄｍｏｓ 소자 Download PDF

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Abstract

하나의 일반적인 측면에서, 장치는 반도체 기판에 배치된 채널영역, 채널 영역 상에 배치된 게이트 유전체, 및 채널 영역에 인접한 반도체 기판에 배치된 드리프트 영역을 포함할 수 있다. 본 장치는 반도체 기판의 상면 및 게이트 유전체 사이에 배치된 종단부를 가지는 필드 플레이트를 더 포함할 수 있다. 종단부는 게이트 유전체와 접촉하는 표면을 포함할 수 있고, 그 표면은 그 표면의 제2 부분이 따라서 정렬되는 제2 평면과 평행하지 않은 제2 평면을 따라서 정렬된 제1 부분을 가지고, 제1 평면은 반도체 기판의 상면에 평행하지 않고, 제2 평면은 반도체 기판의 상면에 평행하지 않다.

Description

이중-경사면 필드 플레이트를 갖는 ＬＤＭＯＳ 소자{LDMOS device with double-sloped field plate}
본 명세서는 횡방향 확산 금속 산화물 반도체(laterally diffused metal oxide semiconductior; LDMOS) 트랜지스터들 및 그 형성 방법들에 관한 것이다.
반도체 공정들을 사용하여 생산하기 위한 트랜지스터들을 설계 및 가공하는 것은 통상적으로 하나 이상의 성능 지표들과 하나 이상의 다른 성능 지표들 사이의 균형을 유지하는 것을 수반한다. 그러한 성능 지표들은 몇몇 예시로서, 드레인-소스 온-저항(drain to source on resistance; Rdson), 오프-파괴 전압(off breakdown voltage; BVoff) 및 온-파괴 전압(on breakdown voltage; BVon)을 포함할 수 있다. 예를 들면, 횡방향 확산 금속-산화물-반도체(laterally diffused metal-oxide-semiconductor; LDMOS) 트랜지스터에서, 드리프트 영역에서의 도펀트 양(드리프트 양 또는 DD)은 주어진 LDMOS 트랜지스터의 Rdson을 변경하기 위해 수정될 수 있다. 예를 들면, 주어진 LDMOS 트랜지스터를 생산하는데 사용된 반도체 공정의 드리프트 양을 증가시키는 것은 보다 낮은 드리프트 양을 사용하여 생산된 동일한 물리적 구성을 갖는 LDMOS 트랜지스터와 비교할 때, 그 트랜지스터에 대한 Rdson을 감소시킬 것이다.
그러나, 주어진 LDMOS 트랜지스터에 대하여 드리프트 양을 증가시키는 것은 그 트랜지스터의 BVon 및/또는 BVoff도 감소시킬 수 있으며, 이는 바람직하지 않다. 예를 들면, 주어진 트랜지스터에 사용된 드리프트 양을 증가시키는 것은 그 트랜지스터의 드리프트 영역에서 그 트랜지스터의 게이트 유전체 및 반도체 기판에 배치된 LOCOS(local-oxidation of silicon)를 사용하여 형성된 필드 산화물 사이 경계에서 (예컨대, 실리콘 기판의 상면에서) 전계 집중(crowding)에 있어서 증가를 유발할 수 있다. 전계 집중에 있어서 이러한 증가는, 주어진 트랜지스터의 파괴가 보다 낮은 드리프트 양이 사용된 때 주어진 트랜지스터에서 보다 낮은 전압들에서 게이트 유전체 및 필드 산화물 경계에서 (또는 부근에서) 일어나는 것을 유발시켜, 주어진 트랜지스터의 파괴 전압들(BVon 및 BVoff)을 감소시킬 수 있다. 따라서, Rdson에 있어서 개선들은 보다 낮은 BVon 및 BVoff과 맞바꿔 진다.
반도체 소자들에 대한 성능 요구사항들이 증가함에 따라, 허용 가능한 Rdson 값들 및 허용 가능한 파괴 전압 값들을 가지는 트랜지스터들을 생산하는 것은 현재의 접근방식들을 사용하여서 달성되지 않을 수 있다.
하나의 일반적인 측면에 있어서, 횡방향 확산 금속 산화물 반도체(laterally diffused metal oxide semiconductor; LDMOS) 트랜지스터는 반도체 기판에 배치된 소스 영역, 반도체 기판에 배치된 드레인 영역, 및 소스 영역과 드레인 영역 사이 반도체 기판에 배치된 채널 영역을 포함할 수 있다. LDMOS 트랜지스터는 채널 영역과 드레인 영역 사이 반도체 기판에 배치된 드리프트 영역, 드리프트 영역의 적어도 일부분 위로 반도체 기판 상에 배치된 제1 유전체 필드 유전체 플레이트, 및 필드 유전체 플레이트의 적어도 일부 상에 배치된 게이트 전극도 포함할 수 있다. 필드 플레이트는 게이트 전극과 접촉하는 표면을 가지는 제1 부분 및 게이트 전극과 접촉하는 표면을 가지고 제1 부분 상에 배치된 제2 부분을 포함할 수 있고, 제1 부분의 표면은 반도체 기판의 표면에 대하여 제1 경사면을 가질 수 있고, 제2 부분의 표면은 반도체 기판의 표면에 대하여 제2 경사면을 가질 수 있고, 제2 경사면은 제1 경사면과 다를 수 있다.
하나 이상의 구현들에 대한 상세한 내용들은 아래 첨부된 도면들 및 설명에서 제시된다. 다른 특징들은 설명 및 도면들로부터, 그리고 청구항들로부터 명백해질 것이다.
도 1은 일 실시예에 따라, 횡방향 확산 금속-산화물-반도체(laterally diffused metal-oxide-semiconductor; LDMOS) 트랜지스터(100)의 측단면도를 도해하는 도면이다.
도 2a 내지 2e는 일 실시예에 따라, 이중-경사면 필드 플레이트를 생산하기 위한 적어도 일부 공정 단계들의 단면도들을 도해하는 도면들이다.
도 3은 일 실시예에 따라, 종래의 LDMOS 트랜지스터에 대한 성능 지표들과 이중-경사면 필드 플레이트를 포함하는 LDMOS 트랜지스터에 대한 성능 지표들의 비교를 도해하는 표이다.
도 4는 일 실시예에 따라, 종래의 LDMOS 트랜지스터에 대한 전도 경로를 따르는 표면 전계와 이중-경사면 필드 플레이트를 포함하는 LDMOS 트랜지스터에 대한 전도 경로를 따르는 표면 전계의 비교를 도해하는 그래프이다.
도 5a 내지 5m은 반도체 공정에서 적어도 일부 공정 단계들의 단면도들을 도해하는 도면들이다.
도 6은 일 실시예에 따라, 이중-경사면 필드 플레이트를 갖는 LDMOS 소자를 형성하는 방법을 도해하는 순서도이다.
본 명세서는 이중-경사면 (필드 유전체 플레이트 또는 드리프트 필드 유전체로 지칭될 수도 있는) 필드 플레이트들을 갖는, 횡방향 확산 금속-산화물-반도체(laterally diffused metal-oxide-semiconductor;LDMOS) 트랜지스터들과 같은 반도체 소자들에 관한 것이다. 본 명세서는 추가로 그러한 반도체 소자들을 생산하기 위한 대응하는 방법들에 관한 것이다. 이중-경사면 필드 플레이트를 갖는 그러한 LDMOS 소자들은, 예컨대 LOCOS(local oxidation of silicon)를 사용하여 형성된 드리프트 필드 산화물을 포함하는 종래의 LDMOS 트랜지스터들과 비교하여 유사하거나 개선된 파괴 전압을 가지면서도, (Rdson을 감소시키기 위해) 증가된 드리프트 양으로서 생산될 수 있다.
게다가, 본 명세서에서 기술된 반도체 공정 방법들을 사용함으로써, 반도체 소자들(예컨대, LDMOS 트랜지스터들 이외의 것들)이 다른 반도체 소자들(예컨대, LDMOS 트랜지스터들)을 생산하는데 사용된 하나 이상의 공정 단계들과 중첩되거나 대응하는 반도체 공정들 내에서 하나 이상의 공정 단계들을 사용하여 생산될 수 있다. 다시 말해서, 동일한 공정 단계가 집적 회로 내에서 다른 반도체 소자들의 다른 부분들을 생산하는데 사용될 수 있다. 제1 반도체 소자의 부분을 생산하는데 사용되는 공정 단계일 수 있는 공정 단계는 예기치 않은 방식으로, 제2 반도체 소자의 부분을 생산하는데 사용될 수 있다.
본 명세서는 폴리실리콘 저항들, 캐패시터들, BJT(bipolar junction transistor) 소자들(예컨대, NPN BJT 소자들, PNP BJT 소자들), CMOS(complementary metal-oxide semiconductor) 소자들(예컨대, P-형 MOSFET(metal oxide semiconductor field effect transistor)(PMOSFET 또는 PMOS) 소자들, N-형 MOSFET(NMOSFET 또는 NMOS) 소자들), LDMOS(laterally diffused metal oxide semiconductor) 소자들(예컨대, N-형 LDMOS(LNDMOS) 소자들, P-형 LDMOS(LPDMOS) 소자들 등등을 포함하는 다양한 소자들을 생산하는데 사용된 공정들과 관련될 수 있다. 적어도 BJT 소자들, CMOS 소자들, LDMOS 소자들을 포함하는 반도체 공정은 BCDMOS 공정으로 지칭될 수 있다.
도 1은 일 실시예에 따라, 횡방향 확산 금속-산화물-반도체(laterally diffused metal-oxide-semiconductor; LDMOS) 소자(100)의 측단면도를 도해하는 도면이다. 도 1에 도시된 LDMOS 소자(100)는 고 전압(HV) N-형 LDMOS(HV LNDMOS) 트랜지스터를 포함한다. 도시되지 않았지만, HV P-형 LDMOS(HV LPDMOS) 트랜지스터가 도 1에 도시된 LDMOS 소자(100)와 유사한 구성을 사용하여 형성될 수 있다. 예시적 실시예에서, LDMOS 소자(100)는, 아래 도 2a 내지 2e 및 도 5a 내지 5m에 대하여 도해되고 언급된 그러한 본 명세서에서 기술된 반도체 공정 단계들을 사용하여 형성될 수 있다. 명료함과 간결함을 위하여, 그러한 단계들은 도1에 대하여 상세하게 기술되지 않고, 도 1에 대한 설명은 LDMOS 소자(100)의 다양한 요부들을 형성하는데 사용된 특정한 공정 세부사항들의 각각을 다루지 않고서 그 요부들을 언급한다. 다른 실시예들에서, 다른 반도체 공정 단계들이 LDMOS 소자(100)를 생산하는데 사용될 수 있다.
도 1에 도시된 바와 같이, LDMOS 소자(100)는 매립된 P-형 층(101, P-형 매립 층)을 포함하는 기판(150)에서 형성될 수 있다. 매립된 P-형 층(101)은, 예컨대 에피텍셜(epitaxial) 층으로서 형성될 수 있다. LDMOS 소자(100)는 매립된 P-형 층(101)에 형성된 매립된 N-형 영역(102)도 포함할 수 있다. LDMOS 소자(100)는, 본 명세서에서 기술된 방식과 같은 LOCOS(local oxidation of silicon)을 사용하여 형성될 수 있는 필드 산화물(104)을 더 포함한다.
LDMOS 소자(100)는 다수의 웰(well) 영역들, P-형 실리콘 영역들 및 N-형 실리콘 영역들도 포함할 수 있다. 예를 들면, LDMOS 소자(100)는 P-웰 영역들(109), HV N-웰(HVNWELL) 영역(112), N-웰 영역(115) 및 N-형 도핑된 드리프트(NDD) 영역(118)을 포함한다. LDMOS 소자(100)는 (LDMOS 소자(100)의 바디(body) 영역으로 사용될 수 있는) P-영역(132), N-형 소스 영역(136) 및 N-형 드레인 영역(137)을 더 포함한다. LDMOS 소자(100)는 게이트 유전체(예컨대, 고품질 게이트 산화물)(125) 및 폴리실리콘 게이트 전극(126)도 더 포함할 수 있다.
도 1에 도해된 바와 같이, LDMOS(100)는 LDMOS(100)의 다양한 요부들과 오믹 컨택(ohmic contact)들을 형성하는데 사용될 수 있는 살리사이드(salicide)들(191, 192, 193)도 포함할 수 있다. 예를 들면, 살리사이드(191)는 LDMOS(100)의 소스 영역(136) 및 바디 영역(P-영역(132))과 오믹 컨택을 형성할 수 있다. 살리사이드(192)는 게이트 폴리실리콘(126)과 오믹 컨택을 형성할 수 있다. 살리사이드(193)는 LDMOS 소자(100)의 드레인 영역(137)과 오믹 컨택을 형성할 수 있다. 금속화 층들과 같은 추가적인 상호연결 층들, 컨택(contact) 및 비아(via)들이, LDMOS 소자(100)의 단자들에 다른 회로 구성요소들을 대한 전기적 연결을 제공하기 위하여, 또는 LDMOS 소자(100)의 단자들(소스(136) 및 드레인(137))을 대응하는 전원 단자들과 연결하기 위하여 살리사이드(191, 192, 193) 상에 배치(또는 전기적으로 연결)될 수 있다.
LDMOS 소자(100)는 (예컨대, 드리프트 영역 유전체 플레이트 또는 드리프트 영역 필드 유전체로 지칭될 수도 있는) 이중-경사면 필드 플레이트(121)를 형성하는데 사용되는 RESURF 산화물(121)도 포함할 수 있다. RESURF 산화물은 본 명세서에서 기술된 기술들을 사용하여 형성될 수 있다. 도 1에 도시된 바와 같이, RESURF 산화물(필드 플레이트)(121)은 게이트 전극(126)과 접촉하는 표면(122)을 포함하는 제1 부분을 포함할 수 있다. 제1 부분의 표면(122)은 LDMOS 소자(100)의 반도체 기판의 표면과 대하여 제1 경사면을 가진다. RESURF 산화물(121)은 제1 부분 상에 배치된 제2 부분도 포함하고, 제2 부분은 게이트 전극(126)과도 접촉하는 표면(123)을 포함한다. RESURF 산화물(121)의 제2 부분의 표면(123)은 기판(150)의 상면(T)에 대하여 제2 경사면을 가지고, 제2 경사면은 제1 경사면과 다르다.
LDMOS 소자(100)의 필드 플레이트(예컨대, RESURF 산화물(121))는 반도체 기판의 상면 및 게이트 전극(126) 사이에 배치된 (표면들(122, 123)을 포함하는) 종단부를 가지는 것으로 기술될 수 있다. 그러한 실시예들에서, 게이트 유전체(125)는 반도체 기판의 상면 및 게이트 전극(126) 사이에 (예컨대, 필드 플레이트의 종단부 및 게이트 전극 사이에) 배치될 수도 있다. 필드 플레이트의 종단부는 게이트 전극(126)(또는 게이트 유전체(125))와 접촉하는 그 종단부의 표면을 가지는 것으로 기술될 수 있고, 표면은 표면의 제2 부분(123)이 따라서 정렬된 제2 평면에 평행하지 않은 제1 평면을 따라서 정렬된 제1 부분(122)을 포함한다. LDMOS 소자(100)에서, 제1 평면은 반도체 기판의 상면에 평행하지 않고, 제2 평면도 반도체 기판의 상면에 평행하지 않는다. 도 1에 도시된 바와 같이, (드레인 영역(137)과 접촉하는) RESURF 산화물(필드 플레이트(121)의 반대쪽 종단은 게이트 유전체(125) 및/또는 게이트 전극(126)과 접촉하는 종단부와 실질적으로 유사한 구성의 이중-경사면 종단부도 포함할 수 있다.
LDMOS(100)에서, 기판(150)의 상면 및 게이트 전극(126) 사이에 배치된 RESURF 산화물(121)(드리프트 필드 플레이트)의 종단부(이중-경사면 종단부)의 배열은, 종래의 LDMOS 소자들에서 게이트 유전체 및 필드 산화물 드리프트 영역 유전체 사이 계면과 비교할 때, 게이트 유전체(125) 및 RESURF 산화물(121) 사이 계면(127)에서의 (예컨대, 제1 표면(122)의 경사가 시작되는 실리콘 기판(150)의 표면 상에서의) 전계 집중에 있어서 감소를 초래한다. 그러한 실시예들에서, 전계 집중에서의 이러한 감소는, LDMOS 소자(100)에 대한 파괴 지점이 게이트 유전체(125) 및 필드 플레이트 사이 계면의 부근으로부터 LDMOS 소자(100)의 벌크(bulk)로 이동하는 것을 초래하고, 파괴 전압들(BVon 및 BVoff)에서 상응하는 증가를 유발할 수 있다. LDMOS 소자의 파괴 지점을 벌크로 이동시키는 것은, 파괴 전압들에서 허용 가능하지 않은 감소를 유발하는 NDD 도펀트 양을 증가시키지 않으면서, 종래의 LDMOS 소자와 비교하여 LDMOS(100)의 Rdson을 감소시키기 위하여 NDD 영역(118) 도펀트 양이 증가되도록 한다. 그러한 개선사항들의 예시는 아래 도 3에 대하여 더 상세하게 언급된다.
도 2a 내지 2e는 일실시예에 따라, 이중-경사면 필드 플레이트를 포함하는 LDMOS 소자(200)를 생산하기 위한 (예컨대, LDMOS 소자의 드리프트 영역을 위한) 적어도 일부 공정 단계들의 단면도들을 도해하는 도면들이다. 도 2a 내지 2e에 도시된 공정 단계들은 도 1에 도시된 LDMOS 소자(100)를 생산할 때뿐만 아니라, 본 명세서에서 기술된 바와 같은 다른 반도체 소자들의 요부들을 생산하는데 사용될 수 있다.
도 2a에서, LDMOS(200)는, 그 속에 한정된(defined) 소스 영역(251), 채널 영역(253) 및 드리프트 영역(255)을 포함하는 실리콘 기판(250)을 포함한다. 도시되지 않았지만, LDMOS(200)는 기판(250)에 한정된 드레인 영역도 포함할 수 있다. 도 2a 내지 2e를 간명하게 하기 위하여, 소스 영역(251), 채널 영역(253) 및 드리프트 영역(255)은 그 개개의 요부들에 대한 구체적인 세부사항들 없이 개괄적으로 도시된다. 이러한 영역들은 (그리고 대응하는 드레인 영역은) 다수의 마스킹(masking), 퇴적(deposition), 에칭(etching) 및/또는 퇴적 공정들뿐만 아니라, 다른 반도체 제조 기술들을 사용하여 형성될 수 있다. 예를 들면, 도 5a 내지 5m에 대하여 아래에서 기술된 접근방식들이 LDMOS 소자(200)의 소스 영역(251), 채널 영역(253), 드리프트 영역(255) 및 드레인 영역(미도시)을 형성하는데 사용될 수 있다.
도 2a에 도해된 바와 같이, 제1 유전층이 실리콘 기판(250) 상에 형성된다. LDMOS(200)에서 제1 유전층은, 일부 실시예들에서 RESURF 산화물의 제1 층으로서 사용될 수 있는 열 성장된 산화물층(230a)를 포함한다. 도 2b에 도시된 바와 같이, 제2 유전층이 열 산화물(230a) 상에 형성될 수 있다. LDMOS 소자(200)에서 제2 유전층은 퇴적된 산화물 층(230b)를 포함한다. 열 산화물(230a) 및 퇴적된 산화물(230b)은 LDMOS(200)의 RESURF 산화물(230)을 형성한다. LDMOS(200)에서, 열 산화물(230a)은 실리콘 기판(250) 바로 위에 배치될 수 있고, 퇴적된 산화물(230b)은 열 산화물(230a) 바로 위에 배치될 수 있다. RESURF 산화물(230)을 사용하여 형성된 LDMOS(100)과 같은 LDMOS 소자의 실시예에서, 제2 유전층(퇴적된 산화물(230b))은 LDMOS 소자의 제1 유전층(열 산화물(230a)) 및 게이트 전극(게이트 폴리실리콘(126)) 사이에 (수직으로) 배치될 수 있다.
RESURF 산화물(230)을 형성하는데 사용된 물질들 및 그러한 물질들의 배열은 특정 구현에 좌우될 것이다. 예를 들면, 일 실시예에서, 퇴적된 산화물(230b)은 열 산화물(230a) 두께의 적어도 4배만큼 두꺼울 수 있다. 다른 실시예에서, 산화물들의 두께 비율은 더 높거나, 더 낮거나 그 반대일 수 있다. 게다가 산화물들이 형성되는(성장되는 또는 퇴적되는) 순서는 변경될 수 있다. 도 2a 내지 2e에 도해된 그러한 실시예들에서, 퇴적된 산화물(230b)은 동일한 에천트(etchant) 종들에 대하여 열 산화물(230a)의 에칭 속도보다 더 큰 에칭 속도를 가질 수 있다. 예를 들면, 퇴적된 산화물(230b)의 에칭 속도에 대한 열 산화물(230a)의 에칭 속도의 비율은 1:30 정도일 수 있고, 1:10, 1:20, 1:40 등과 같은 다른 에칭 속도 비율들도 가능하다. 다른 실시예들에서, 다른 에칭 속도 비들(비율들)을 갖는 다른 물질들이 사용될 수 있다. 일부 실시예들에서, 퇴적된 산화물(230b)은 TEOS(tetraethylorthosilicate) 전구체 (예컨대, TEOS 층)로부터 유래된 퇴적된 산화물 층, 고밀도(densified) 퇴적된 산화물, 저밀도(undensified) 퇴적된 산화물, 질화물 층, 및/또는 화학 기상 증착(chemical vapor deposition) 공정들의 다수의 다른 유형들을 사용하여 형성된 산화물을 포함할 수 있다. 다른 실시예들에서, 여전히 다른 유전 물질들이 RESURF 산화물(230)을 형성하는데 사용될 수 있다.
도 2c에 도시된 바와 같이, 에칭 마스크(235)가 (RESURF 산화물(230)에서) 퇴적된 산화물(230b)의 표면 상에 형성된다. 본 명세서에서 기술된 바와 같이, 에칭 마스크(235)는 다수의 접근방식들을 사용하여 형성될 수 있다. 예를 들면, 에칭 마스크(235)는 사진식각법(photolithography)을 사용하고, 그리고/또는, 예컨대 질화물 층과 같은 차단층을 사용하여 형성될 수 있다. 에칭 마스크(235)를 형성한 후, RESURF 산화물(230)은, 예컨대 본 명세서에서 언급된 것과 같은 이중-경사면 드리프트 필드 플레이트를 형성하기 위한 BOE(buffered-oxide etch)를 사용하여 에칭 마스크(235)에서의 개구(opening)를 통해서 에칭될 수 있다. 이러한 에칭 공정은 적어도, 퇴적된 산화물(230b) 및 열 산화물(230a) 사이 에칭 속도에서의 차이에 기인하는 퇴적된 산화물(230b)을 과도하게 에칭하는 것의 결과로서, 도 2d에 도시된 RESURF 산화물(230)의 이중-경사면 종단부를 생산한다. 도 2d에 도해된 바와 같이, RESURF 산화물(230)의 이중-경사면 종단부는 제1 표면(222) 및 제2 표면(223)을 포함하고, 제1 표면은 열 산화물(230a)로부터 형성되며, 제2 표면(223)은 퇴적된 산화물(230b)로부터 형성된다.
도 2d의 에칭 공정을 수행한 후, 에칭 마스크(235)는 도 2e에 도시된 바와 같이 제거될 수 있다. 도 2e에 도해된 바와 같이, 제1 표면(222)은 실리콘 기판(250)의 표면과 평행하지 않고 실리콘 기판(250)의 표면에 수직이 아닌 제1 경사면을 가진다. 도 2e에 역시 도해된 바와 같이, 제2 표면(223)은 실리콘 기판(250)의 표면에 평행하지 않고 실리콘 기판(250)의 표면에 수직이 아닌 제2 경사면을 가진다. 도 2e에 도시된 바와 같이, 제1 표면(222)의 제1 경사면은 LDMOS(200)의 채널 영역 및 드리프트 영역 사이 경계에서 시작하는 반면, 제2 표면(223)의 제2 경사면은 제1 표면(223)의 제1 경사면의 상부에서 시작한다.
LDMOS(200)에서, 도 2e에 도해된 바와 같이, RESURF 산화물(230)의 이중-경사면 종단부(표면들(222, 223)의 조합)는 표면의 제2 부분이 따라서 정렬된 제2 평면에 평행하지 않는 제1 평면을 따라서 정렬된 제1 부분을 가지는 단일 표면으로 지칭될 수 있다. 본 예시에서, 제1 평면은 실리콘 기판(250)의 상면에 평행하지 않는 것으로 기술될 수 있고, 제2 평면도 실리콘 기판(250)의 상면에 평행하지 않는 것으로 기술될 수 있다.
LDMOS(200)에서, 표면의 제1 부분의 제1 평면은 실리콘 기판(250)의 상면에 대해서 제1 각(angle)을 이룰 수 있고, 표면의 제2 부분의 제2 평면은 실리콘 기판(250)의 상면에 대해서 제2 각을 이룰 수 있고, 제1 각은 제2 각보다 작을 수 있다. 다른 실시예들에서, 제1 각은 제2 각보다 클 수 있다. 다시 말해, LDMOS 소자(200)에서, 실리콘 기판(250)의 상면에 대한 제1 표면(222)의 제1 경사면으로 이루어진 각은 실리콘 기판(250)의 상면에 대한 제2 표면(223)의 제2 경사면으로 이루어진 각보다 작다. 더욱이 본 예시에서, 예컨대 채널 영역으로부터 봤을 때, 단일 표면이 실질적으로 오목면인 것으로도 지칭될 수 있다. 뿐만 아니라 단일 표면은 3개의 굴절 지점들을 가지는 것으로 지칭될 수 있고, 제1 굴절 지점은 (실리콘 기판(250)의 상면(T)에서) 제1 경사면(222)의 시작점에 위치하고, 제2 굴절 지점은 제1 경사면(222)의 상부 및 제2 경사면(223)의 시작점에 있으며, 제3 굴절 지점은 (RESURF 산화물(230)의 상면에서) 제2 경사면(223)의 상부에 있다. 다른 구현들에서, 전술한 것과 같거나 다른 각들을 가지는 각진 부분들을 갖는 추가적인 유전층들이 RESURF 산화물(230)에 포함될 수 있다.
후속하는 공정 단계들에서, 게이트 유전체는 채널영역(253) 상에 (게이트 유전체(125)와 같이) 형성될 수 있고, 게이트 전극은 채널 영역(253) 상에 그리고 RESURF 산화물(230)의 적어도 일부 상에 (예컨대, 적어도 제1 표면(222) 및 제2 표면(223) 상에서) (게이트 폴리실리콘(126)과 같이) 형성될 수 있다. 일부 실시예들에서, 게이트 유전체는 RESURF 산화물(230)의 상면(TR) 상에 배치될 수도 있다. 게다가, 소스 주입 공정이 소스 영역(251)에서 수행될 수 있고, 드레인 주입 공정이 드레인 영역(미도시)에서 수행될 수 있다. 그런 실시예들에서, 이러한 주입 공정들은 동일한 주입 단계들 중 하나 이상을 포함할 수 있다. 다른 실시예들에서, 주입 공정들은 다른 주입 단계들을 사용하여 형성될 수 있다.
도 3은 일 실시예에 따라, 종래의 LDMOS 트랜지스터 및 이중-경사면 필드 플레이트를 포함하는 LDMOS 트랜지스터에 대한 성능 지표들의 비교를 도해하는 표(300)이다. 표(300)에서, 비교는 (드리프트 필드 플레이트로서 사용된 LOCOS 필드 산화물을 포함하는) 종래의 LDMOS 소자, 및 도 1과 2에 대해서 전술한 바와 같이 RESURF 산화물을 사용하여 형성된 이중-경사면 필드 플레이트를 포함하는 (LDMOS 소자(100)과 같은) LDMOS 소자 사이에서 만들어진다. 표(300)에서 도시된 데이터는 정규화되고(normalized), 주어진 반도체 공정에 대하여 표준 NDD 영역 도펀트 양을 포함하는 종래의 LDMOS 소자 및 주어진 반도체 공정에 대하여 표준 양보다 25% 높은 NDD 영역 도펀트를 포함하는 이중-경사면 필드 플레이트를 갖는 LDMOS 소자에 대응한다.
도 3에 도시된 바와 같이, (표준 NDD 영역 양을 갖는) 종래의 LDMOS 소자(종래) 및 (표준 NDD 영역 양 + 25%를 갖는) 이중-경사면 필드 플레이트를 갖는 LDMOS 소자(신규)에 대한 BVoff는, 이중-경사면 필드 플레이트를 갖는 LDMOS의 BVoff가 종래의 LDMOS 소자보다 1% 낮은 정도로서 견줄만하다. 표(300)에 역시 도시된 바와 같이, 이중-경사면 필드 플레이트를 갖는 LDMOS 소자의 BVon 및 Rdson은 본 명세서에서 언급한 바와 같이 전계 집중에서의 감소 결과에 따라 종래의 소자와 비교할 때 실질적으로 개선된다. 이러한 파괴 전압들은 20-50V 정도(예컨대, 30-40V의 범위)일 수 있다. 본 예시에서, BVon은 13% 더 개선되면서, Rdson은 4.75% 개선된다. 종래 소자의 NDD 도펀트 양을 (이중-경사면 필드 플레이트를 갖는 소자와 동일한 수준까지) 증가시키는 것은 종래 소자에 대하여 감소된 Rdson을 초래할 수 있는 반면, 그러한 개선은 본 명세서에서 기술된 것들과 같은 HV LDMOS 소자들에 대해 바람직하지 않은 BVoff 및/또는 BVon의 (실질적일 수 있는) 감소들을 초래할 것이다.
도 4는 종래의 LDMOS 트랜지스터에 대한 (예컨대, 소스 영역으로부터 드레인 영역으로의) 전도 경로를 따르는 (반도체 기판의 상면에서의) 표면 전계, 및 이중-경사면 필드 플레이트를 포함하는 LDMOS 소자(100)와 같은 LDMOS 트랜지스터에 대한 전도 경로를 따르는 표면 전계의 비교를 도해하는 그래프(400)이다. 도해의 목적으로, 그래프(400)는 도 1을 함께 참조하여 기술될 것이다.
그래프(400)에 있어서, X의 정규화된 값은 반도체 기판의 상면(예컨대, 기판(150)의 상면(T))에서 소스 영역(소스(136))으로부터의 거리를 나타낸다. 이러한 거리들은 특정 실시예에 좌우될 것이다. 예를 들면, 일부 실시예들에서, 소스부터 드레인까지의 전체 거리는 2-5 마이크론 (예컨대, 3.3 마이크론) 정도일 수 있다.
도 4에서, 곡선(403)은 LOCOS 드리프트 필드 플레이트를 갖는 종래의 LDMOS 소자에 대한 상기 거리를 따라서 표면 전계 분포를 나타낸다. 곡선(405)은 이중-경사면 드리프트 필드 플레이트를 갖는 종래의 LDMOS 소자 (LDMOS(100))에 대한 상기 거리를 따라서 표면 전계 분포를 나타낸다. 곡선(403)에 의해 그래프(400)에서 도시된 바와 같이, 피크(401)는, 종래 LDMOS 소자의 게이트 유전체 및 LOCOS 드리프트 필드 플레이트 사이 계면에서의 전계 집중의 결과로서, 전계 분포에서 발생한다. 그러한 소자의 파괴 지점은 대응하는 종래의 LDMOS 소자를 포함하는 기판의 상면 상에서 상기 전계 피크의 위치에 가까울 것이다.
곡선(403)과 비교하여, (이중-경사면 드리프트 필드 플레이트를 갖는 LDMOS에 대응하는) 곡선(405)는 게이트 유전체 및 이중-경사면 필드 플레이트 사이 계면에서 유사한 전계 피크를 가지지 않는다. 따라서, 그러한 LDMOS 소자(예컨대, LDMOS 소자(100))에 대한 파괴 지점은, 그 소자의 게이트 유전체 및 필드 플레이트 사이의 계면이라기 보다 그 소자의 벌크에 위치할 수 있다. 전계 집중에서의 이러한 감소는, 종래의 LDMOS 소자들과 비교하여 향상된 Rdson 및 증가된 (혹은 견줄만한) 파괴 전압들을 갖는 HV LDMOS 소자들을 생산을 하게 한다.
도 5a 내지 5m은 (도 5m에서 소자들로서 각각 도시된) 도 1에 도시된 LDMOS 소자(100)와 같은 LDMOS 소자(510)(예컨대, HV LDMOS 소자, LNDMOS 소자), 폴리실리콘 저항(540) 및/또는 BJT 소자(580)를 생산하는데 사용될 수 있는 반도체 공정에서 적어도 일부 단계들의 단면도들을 도해하는 도면들이다. 특히, 본 실시예에서, 폴리실리콘 저항(540) 및/또는 BJT 소자(580)의 부분들은 LDMOS 소자(510)를 생산하는데 사용된 하나 이상의 공정 단계들과 중첩되거나 대응하는 반도체 공정들 내에서 하나 이상의 공정 단계들을 사용하여 생산될 수 있다. LDMOS 소자(510), 폴리실리콘 저항(540) 및 BJT 소자(50)는 (집적 회로라고도 지칭될 수 있는) 소자(500)에 집적된다. LDMOS 소자(510)는 소자(500)의 LDMOS 영역(511) 내에 생산되고, 폴리실리콘 저항(540)은 소자(500)의 저항 영역(541) 내에 생산되고, BJT 소자(580)는 소자(500)의 BJT 영역(581) 내에 생산된다. 도 5m에 도시된 바와 같이, BJT 소자(580)는 컬렉터(550), 베이스(560) 및 에미터(570)를 포함한다.
도 5a 내지 5m이 BCDMOS 공정에서의 공정 단계들을 도해하는 단면도들임에도 불구하고, 본 명세서에서 기술된 기술들은 다양한 반도체 공정들에 적용될 수 있다. 도 5a 내지 5m에 도시된 단면도들에 의해 묘사된 공정 단계들의 시퀀스는 예시의 방식으로 제시된다. 따라서, 다양한 공정 단계들은 단순화되고, 그리고/또는 중간 공정 단계들은 도시되지 않는다. 일부 실시예들에서, 본 명세서에서 기술된 공정 단계들 중 적어도 일부는 도시된 것과 다른 순서로 수행될 수 있다. 또한, 모든 구성요소들이 도면들을 간명하게 하기 위하여 도면들 각각에서 참조 번호들로서 다시 표시되는 것은 아니다. 일부 실시예들에서, 본 명세서에서 기술된 산화물들은 로우-k(low-k) 유전체, 실리콘 산화물 열 성장된 산화물, 퇴적된 산화물 등등을 포함하는 유전체들의 임의의 조합을 포함할 수 있고, 또는 그 임의의 조합일 수 있다.
도 5a에 도시된 바와 같이, 소자(500)는 기판(503), 및LDMOS 영역(511)에서 기판(503) 및 매립된 P-형 영역(501) 사이에 배치된 매립된 N-형 영역(502)을 포함한다. 매립된 P-형 영역(501) 및 매립된 N-형 영역(502)은 주입 공정 단계들, 산화 공정 단계들, 에피텍셜 성장 단계들 등등을 포함하는 일련의 공정 단계들을 사용하여 형성될 수 있다. 일부 실시예들에서, 매립된 N-형 영역(502) 및 매립된 P-형 영역(501)의 적어도 일부분은 순차적으로 형성된(예컨대, 적층 방식으로 형성된, 중간 공정 단계들이나 층들로서 다른 시간 구간들 동안 서로서로의 위에 형성된) 하나 이상의 에피텍셜 층들(예컨대, P-형 에피텍셜 층들)에서 형성될 수 있다. 예를 들면, 제1 P-형 에피텍셜 층은 기판(503) 상에 형성될 수 있고, 제2 P-형 에피텍셜 층은 제1 P-형 에피텍셜 층 상에 형성될 수 있다. 에피텍셜 층들은 근사적으로 0.5 μm 내지 3 μm 사이의 두께를 가질 수 있다. 일부 실시예들에서, 에피텍셜 층들 중 하나 이상은 근사적으로 0.5 μm보다 작거나 근사적으로 6 μm보다 큰 두께를 가질 수 있다. 일부 실시예들에서, 에피텍셜 층들은 다른 두께들을 가질 수 있다.
기판(503) 상에 형성되는 경우의 에피텍셜 층(들) 및 기판(503)은 실리콘 소자 영역(505)으로서 총괄적으로 지칭될 수 있다. 실리콘 소자 영역(505)의 상면(T)은 도 5a에서 점선으로 도해된다. 실리콘 소자 영역(505)의 상면(T)은 수평으로 정렬된 실질적으로 평평한 상면(T)일 수 있고, 수직 방향은 상면(T)에 실질적으로 직각일 수 있다. 비록 상면(T) 및 실리콘 소자 영역(505)이 요부들 각각에 도시되지 않을 수 있지만, 이러한 요부들은 후속하거나 이전의 도면들에 참조된다.
도 5a에 도시된 바와 같이, 고전압 N-웰(HVNWELL) 영역(512)이 매립된 P-형 영역(501)에 형성된다. 일부 실시예들에서, HVNWELL 영역(512)은 HVNWELL 사진식각(photolithography) 공정 및 N-형 주입 공정(예컨대, HVNWELL 주입 공정)을 사용하여 형성될 수 있다.
2개의 에피텍셜 층들이 제2 에피텍셜 층 및 기판(503) 사이에 배치된 제1 에피텍셜 층으로서 기판(503) 상에 형성되는 경우, HVNWELL 영역(512)은 제1 에피텍셜 층 상에 배치된 제2 에피텍셜 층의 깊이와 근사적으로 일치하는 깊이를 가질 수 있다. 일부 실시예들에서, HVNWELL 영역(512)의 적어도 일부가 제1 에피텍셜 층 상에 배치되도록, HVNWELL 영역(512)은 제2 에피텍셜 층의 깊이보다 작은 깊이를 가질 수 있거나, 제2 에피텍셜 층의 깊이를 초과하는 깊이를 가질 수 있다. 일부 실시예들에서, HVNWELL 영역(512)의 적어도 일부분은 기판(530)에 배치될 수 있다.
본 실시예에서, HVNWELL 영역(512)이 형성된 후, 질화물 층(506)이 형성된다. 질화물 층(506)의 부분들은 LDMOS 영역(511)에 형성되고, 질화물 층(506)의 부분들은 BJT 영역(581)(예컨대, 컬렉터, 베이스 및 에미터 사이 부분들)에 형성된다. 질화물 층(506)은 일부 실시예들에서, 퇴적된 층일 수 있고, 사진식각 공정 단계들, 에칭 단계들 등등을 포함하는 다양한 공정 단계들을 사용하여 형성될 수 있다.
질화물 층(506)이 형성된 후, 필드 산화물(504)이 형성된다. 필드 산화물(504)은 질화물 층(506)의 부분들 중 적어도 일부와 접촉하거나 그 아래에 배치된 부분들을 가질 수 있다. 도 5a에 도시된 바와 같이, 필드 산화물(504)의 적어도 일부분은 실리콘 소자 영역(505)의 상면(T) 아래에 배치될 수 있다. 일부 실시예들에서, 필드 산화물(504)은 2000 Å(옹스트롬) 및 7000 Å 사이(예컨대, 3000 Å, 4500 Å, 5000 Å)의 두께를 가질 수 있다. 도 5a에 도시되지 않았지만, 일부 실시예들에서 버퍼(buffer) 산화, 패드(pad) 산화, 희생(sacrificial) 산화들 등등이 수행될 수 있다.
도 5b는 질화물 층(506)이 제거된 후 소자(500)를 도해하는 단면도이다. 질화물 층(506)이 제거된 후, P-웰 마스크(508)(또는 그것의 부분들)이 소자(500)의 적어도 일부 부분들 상에 형성될 수 있다. P-웰 마스크(508)로서 마스킹되지 않은(P-웰 마스크(508)를 통해서 노출되지 않은) 소자(500)의 부분들은 도 5c에 도시된 하나 이상의 P-웰 영역들(509)을 형성하기 위해 P-형 도펀트로 도핑될 것이다. 도 5b에 도시된 바와 같이, P-웰 마스크(508)는 LDMOS 영역(511)의 적어도 일부 부분들 위로, 그리고 BJT 영역(581)의 적어도 일부 부분들 위로 형성된다. P-웰 영역들(509)은, 펀치 스루 방지(anti-punch through; APT) 주입, N-형 문턱 전압 조절(N-type threshold voltage adjust) 주입, 깊은 분리(deep isolation) 주입 등등을 포함하는 주입들의 다른 유형들뿐만 아니라 P-웰 주입을 사용하여 형성될 수 있다. 본 설명 내내, 마스크는 포토레지스트(photoresist)나, 예컨대 질화물과 같은 다른 물질일 수 있고, 혹은 포함할 수 있다.
도 5c에 도시된 바와 같이, HVNWELL 영역(512)이 P-웰 영역들(509) 사이에 배치되도록(예컨대, 2개의 P-웰 영역(509) 사이에 배치되도록), P-웰 영역들(509) 중 몇몇은 HVNWELL 영역(512) 측면으로 LDMOS 영역(511)에서 형성된다. 또한, 도 5c에 도시된 바와 같이, P-웰 영역(509)(예컨대, P-웰 영역(509)의 다른 부분)은 저항 영역(541)에서 필드 산화물(504) 아래에 형성된다. 따라서, P-웰 영역(509)은 저항 영역(541)에서 필드 산화물(504) 및 매립된 P-형 영역(501) 사이에 배치된 적어도 일부분을 가진다. 도 5b에 도시되지 않았지만, 일부 실시예들에서, P-웰 영역(509)이 필드 산화물(504) 아래에 형성되지 않을 수 있도록 P-웰 마스크(508)의 적어도 일부 부분들은 저항 영역(541)의 적어도 일부 부분들 상에 형성될 수 있다. 일부 실시예들에서, P-형 영역의 다른 유형이 저항 영역(541)의 매립된 P-형 영역(501) 내에 형성될 수 있다.
일부 실시예들에서, P-웰 영역(509)을 형성하는데 사용된 P-웰 주입 공정은 BJT 소자(미도시)(예컨대, NPN BJT 소자)의 베이스에 P-웰 영역을 형성하는데 사용될 수 있다. 본 실시예에서, P-웰 영역(509)을 형성하는데 사용된 P-웰 주입 공정은 BJT 소자(580)의 베이스(560)를 형성하는데 사용되지 않는다. 일부 실시예들에서, P-웰 도핑 또는 주입 공정은 BJT 소자(580)의 적어도 일부분을 형성하는데 사용될 수 있다.
도 5d는 소자(500)의 적어도 일부 부분들 상에서 N-웰 마스크(513)(혹은 그것의 부분들)의 형성을 도해하는 단면도이다. N-웰 마스크(513)로 마스킹 되지 않은(또는 N-웰 마스크(513)을 통해서 노출된) 소자(500)의 부분들(예컨대, LDMOS 영역(511))은 하나 이상의 N-웰 영역들(515)을 형성하기 위해 N-형 도펀트로서 도핑될 것이다. 본 실시예에서, N-웰 영역(515)은 LDMOS 영역(511)의 HVNWELL 영역(512) 내에 형성된다. N-웰 영역(들)(515)은 APT 주입, P-형 문턱 전압 조절(P-type threshold voltage adjust; PVT) 주입 등등을 포함하는 주입들의 다른 유형들뿐만 아니라 N-웰 주입을 사용하여 형성될 수 있다.
일부 실시예들에서, N-웰 영역(515)을 형성하는데 사용된 N-웰 주입 공정은 BJT 소자(미도시)(예컨대, PNP BJT 소자)의 베이스에서 N-웰 영역을 형성하는데 사용될 수 있다. 본 실시예에서, N-웰 영역(515)을 형성하는데 사용된 N-웰 주입 공정은 BJT 소자(580)의 베이스(560)에서 도핑된 영역을 형성하는데 사용되지 않는다. 다시 말해서, N-웰 도핑 또는 주입 공정은 BJT 소자(580)로부터 배제될 수 있다. 일부 실시예들에서, N-웰 도핑 또는 주입 공정은 BJT 소자(580)의 적어도 일부분을 형성하는데 사용될 수 있다.
도 5e에 도시된 바와 같이, RESURF 산화물(520)은 소자(500) 상에 형성된다. 일부 실시예들에서, RESURF 산화물(520)은 본 명세서에서 기술된 것과 같은 열 산화물 및 퇴적된 산화물의 임의의 조합일 수 있다. 일부 실시예들에서, RESURF 산화물(520)은 퇴적된 산화물 층 상에 배치된 열 산화물 층, 또는 그 반대를 포함할 수 있다. 일부 실시예들에서, 열 산화물은 근사적으로 10 Å 및 1000 Å 사이의 두께를 가질 수 있고, 퇴적된 산화물은 근사적으로 10 Å 및 1500 Å 사이의 두께를 가질 수 있다. 예를 들면, RESURF 산화물(520)은 근사적으로 200 Å의 열 산화물, 근사적으로 800 Å의 퇴적된 산화물을 포함할 수 있다. 도 5e에 도시되지 않았지만, 일부 실시예들에서 소자(500) 상에 형성된 희생 산화물이 RESURF 산화물(520)이 소자(500) 상에 형성되기 전에 제거될 수 있다.
도 5f는, 도 5e에 도시된 RESURF 산화물(520)의 적어도 일부 부분들이 RESURF 산화물들(521, 522)(또는, RESURF 산화물이나 RESURF 산화물 층의 부분들)을 형성하기 위해 제거된 이후, 소자(500)를 도해하는 단면도이다. 일부 실시예들에서, RESURF 산화물(520)의 부분들은, 도 2a 내지 2e에 대해서 전술한 바와 같은 하나 이상의 마스킹 공정들 및/또는 하나 이상의 에칭 공정들을 사용하여 제거될 수 있다. 도 5f에 도시된 바와 같이, RESURF 산화물(522)의 적어도 일부분은 저항 영역(541)에서 필드 산화물(504) 상에 배치된다. 또한, RESURF 산화물(523)의 적어도 일부 부분들은 BJT 영역(581)에 포함된 BJT 소자(580)의 에미터(570) 상에 배치된다. 특히, RESURF 산화물(523)의 적어도 일부분은 BJT 영역(581)에서 에미터(570)의 노출된 실리콘 표면(예컨대, 실리콘 소자 영역(505)의 노출된 실리콘 표면(예컨대, 상면(T))) 상에 배치된다. 또한, 표시되지 않았지만, RESURF 산화물(520)의 남은 부분은 컬렉터(550)의 적어도 일부분 상에 배치된다.
또한, 도 5f에 도시된 바와 같이, (RESURF 산화물(520)으로부터 유래된) RESURF 산화물(521) 의 일부분은 LDMOS 영역(511)에서 LDMOS 소자(510)의 노출된 실리콘 표면(예컨대, 실리콘 소자 영역(505)의 노출된 실리콘 표면) 상에 배치된다. 특히, RESURF 산화물(521)의 일부분은 HVNWELL 영역(512) 상에 그리고 N-웰 영역(515) 상에 배치된다. 도 5f(그리고 후속하는 도면들)에 도해된 바와 같이, RESURF 산화물(521)은, 예컨대 도 1 및 도 2a 내지 2e에 대해서 전술된 것과 같은 이중-경사면 종단부를 가진다. 또한, 도 5f 내지 5m에 도시되지 않았지만, RESURF 산화물들(522, 523)도 그 종단들에 이중-경사면 부분들을 가질 수 있다. RESURF 산화물들(522, 523)의 특정 구성들은 특정 구현에 좌우된다.
도 5g는 소자(500) 내에 베이스 주입 영역(519)로서 함께 형성된 N-형 도핑된 드리프트(N-type doped drift; NDD) 영역들(518)의 형성을 도해하는 단면도이다. 특히, NDD 영역(518)은 HVNWELL 영역(512)에 형성되고, 베이스 주입 영역(519)은 BJT 영역(581)에 함께(예컨대, 동시에) 형성된다. NDD 영역(618)은, 다른 에너지들에서 수행되는 다수의 주입 공정들을 사용하여 형성될 수 있다. NDD 영역(518)은 LDMOS 영역(511)에서 LDMOS 소자(510)의 드레프트 영역으로서 기능할 수 있고, LDMOS 소자(510)의 Rdson을 감소시키기 위해 (종래의 LDMOS와 비교하여) 증가된 드리프트 양을 가질 수 있다.
NDD 영역(518) 및 베이스 주입 영역(519)은 NDD 마스크(524) 및 N-형 주입 공정(예컨대, 단일 N-형 주입 공정)을 사용하여 형성된다. 도 5g에 도시된 바와 같이, LDMOS 영역(511)에서 LDMOS 소자(510)의 NDD 영역(518)을 형성하는데 사용된 N-형 주입 공정은 BJT 영역(581)의 베이스(560)에 포함된 베이스 주입 영역(519)을 형성하는데 사용된 동일한 N-형 주입 공정일 수 있다. 따라서, 도 5g에 도시된 바와 같이, NDD 영역(예컨대, n-형 드리프트 영역)을 위한 적어도 마스킹 단계 및 주입 단계 동안, BJT 소자(580)의 베이스(560) 및 에미터(570)도 (드리프트 영역 마스크 또는 드리프트 양 마스크로서 지칭될 수 있는) NDD 마스크(524)에서 개방되고(예컨대 노출되고, 마스킹 되지 않고) 주입된다.
도 5g에 도시된 바와 같이, NDD 영역(518) 및 베이스 주입 영역(519)은 각각 N-웰 영역(515)의 깊이보다 큰 깊이를 가진다. 전술한 바와 같이, NDD 영역(518) 및 베이스 주입 영역(519)은 N-웰 영역(515)의 깊이 보다 작은 깊이를 가질 수 있다. 도 5g에 도시된 바와 같이, NDD 영역(518) 및 베이스 주입 영역(519)은 N-웰 영역(515)의 측방향(또는 수평방향) 폭(Q)보다 큰 (좌측으로부터 우측까지, 혹은 그 반대로) 측방향(또는 수평방향) 폭(R)을 가진다.
도 5g에 도시되지 않았지만, PDD 영역들도 HVLPDMOS 소자나 HVPMOS 소자(미도시) 및 NPN BJT 소자(미도시)의 경우와 유사한 방식으로 형성될 수 있다. 그러한 고전압 P-형 소자들은 본 명세서에서 기술된 것들과 같이 이중-경사면 필드 플레이트들을 사용하여 형성될 수 있다. HVLPDMOS 소자 또는 HVPMOS 소자의 PDD 영역에 사용된 P-형 주입은 NPN BJT 소자의 베이스를 도핑하는데 사용될 수도 있다. HVLPDMOS 소자 또는 HVPMOS 소자의 PDD 영역은 HVLPDMOS 소자 또는 HVPMOS 소자의 드리프트 영역으로서 기능할 수 있다. 다시 말해서, NPN BJT 소자(미도시)에서 P-형 드리프트 영역 주입은 NPN BJT 소자를 도핑하는데 사용될 수 있고, P-웰 도핑 또는 주입은 적어도 하나의 NPN BJT 소자로부터 배제될 수 있다.
전술한 바와 같이, 일부 실시예들에서, 드리프트 영역 주입들을 사용하여 형성된 BJT 소자들(예컨대, BJT 소자(580))뿐만 아니라, 하나 이상의 BJT 소자들(미도시)이 (NPN BJT 소자를 위한) P-웰 공정을 사용하여 형성된 베이스 주입 영역들로서 생산될 수 있고, 하나 이상의 BJT 소자들(미도시)이 (PNP BJT 소자를 위한) N-웰 공정을 사용하여 형성된 베이스 주입 영역들로서 생산될 수 있다.
도 5h는 소자(500)에서 폴리실리콘 부분들의 형성을 도해하는 단면도이다. 도 5h에 도시된 바와 같이, (게이트 전극으로도 지칭될 수 있는) 게이트 폴리실리콘(526)이 LDMOS 영역(511)에 형성되고, (폴리실리콘 부분으로도 지칭될 수 있는) 저항 폴리실리콘(542)이 저항 영역(541)에 형성된다. 일부 실시예들에서, 게이트 폴리실리콘(526) 및 저항 폴리실리콘(542)은 폴리 실리콘 층의 부분으로서 형성될 수 있다. 일부 실시예들에서, 게이트 폴리실리콘(526) 및 저항 폴리실리콘(542)은 동일한 폴리실리콘 형성 공정의 부분으로서 형성될 수 있다. 일부 실시예들에서, 게이트 폴리실리콘(526)을 형성하는데 사용된 폴리실리콘 퇴적 공정은 저항 폴리실리콘(542)를 형성하는데 사용된 폴리실리콘 퇴적 공정과 동일할 수 있다. 따라서, 저항 폴리실리콘(542) 및 게이트 폴리실리콘(526)은 다른 폴리실리콘 공정 단계들을 사용하여 형성되기 보다, 함께 형성될 수 있다. 일부 실시예들에서, 폴리실리콘 퇴적 공정은 하나 이상의 마스킹 공정 단계들, 하나 이상의 에칭 단계들 등등을 포함할 수 있다.
도 5h에 도시된 바와 같이, 저항 폴리실리콘(542)은 필드 산화물(504) 상에 배치된 RESURF 산화물(522) 상에 배치된다. 따라서, RESURF 산화물(522) 및 필드 산화물(504)은 저항 폴리실리콘(542) 및 P-웰 영역(509) 사이에 배치된다. 본 실시예에서, BJT 영역(581)은 폴리실리콘 형성으로부터 배제된다. 도 5h에 도시되지 않았지만, 일부 실시예들에서 저항 폴리실리콘(542)은 필드 산화물(504) 바로 위에 형성될 수 있다. 그러한 실시예들에서, RESURF 산화물(522)은 저항 영역(541)에서 필드 산화물(504)의 적어도 일부분 상에 형성되지 않을 수 있다(예컨대, 필드 산화물(504)의 적어도 일부분으로부터 배제될 수 있다). 다시 말해서, 일부 실시예들에서 RESURF 산화물(522)은 필드 산화물(504) 및 저항 폴리실리콘(542) 사이에 배치되지 않을 수 있다.
도 5h에 도시된 바와 같이, (게이트 산화물(525)이 실리콘 소자 영역(505)의 게이트 폴리실리콘(526) 및 상면(T) 사이에 배치되도록) 게이트 산화물(525)는 게이트 폴리실리콘(526)의 적어도 일부분 아래에 (예컨대, 게이트 폴리실리콘(526)의 형성 이전에) 형성된다. 게이트 산화물(525) 아래 구역은 LDMOS 소자(510)의 채널 영역으로서 지칭될 수 있다. 도 5h에 도시된 바와 같이, 게이트 산화물(525)은, RESURF 산화물(521)의 이중-경사면 종단의 제1 경사면 부분의 시작점과 같은 RESURF 산화물(521)의 적어도 일부분과 접촉한다. 일부 실시예들에서, 게이트 산화물(525)은 5 Å 및 425 Å 사이(예컨대, 50 Å, 120 Å, 200 Å, 300 Å, 400 Å) 또는 그보다 두꺼운 두께를 가질 수 있다. 일부 실시예들에서, 게이트 산화물(525)은 RESURF 산화물(521)의 두께보다 작은 두께를 가질 수 있다.
도 5h에 도시된 바와 같이, NDD 영역(518)의 경계(예컨대, 본 도면에서의 방향으로 좌측 경계)는 (에피텍셜 층의 상면일 수 있는) 실리콘 소자 영역(505)의 상면(T) 및 LDMOS 소자(510)의 게이트 산화물(525)의 바닥면 사이 계면과 만난다(예컨대, 그 계면에서 종결된다). 반대로, N-웰 영역(515)의 경계(예컨대, 본 도면에서의 방향으로 좌측 경계)는 (에피텍셜 층의 상면일 수 있는) 실리콘 소자 영역(505)의 상면(T) 및 LDMOS 소자(510)의 RESURF 산화물(520)의 바닥면 사이 계면과 만난다. 도 5h에 도시된 바와 같이, (게이트 산화물(525) 아래) NDD 영역(518)의 경계는 HVNWELL 영역(512)의 경계와 근사적으로 동일할 수 있다(예컨대, HVNWELL 영역(512)에 일치하거나 인접할 수 있다).
도 5h에 도시된 바와 같이, N-웰 영역(515)은 HVNWELL 영역(512) 내에 배치된 NDD 영역(518) 내에 배치되고, HVNWELL 영역(512)은 P-웰 영역(509)의 부분들 사이(예컨대, 측방향 사이)에 배치된다. 따라서, N-웰 영역(515), NDD 영역(518) 및 HVNWELL 영역(512)은 다른 단면적들을 가진다.
도 5h에 도시된 바와 같이, NDD 영역(518)의 경계(예컨대, 본 도면에서의 방향으로 우측 경계)는 필드 산화물(504) 및 실리콘 소자 영역(505) 사이 계면과 만난다(예컨대, 그 계면에서 종결된다). 다시 말해서, NDD 영역(518)의 경계(예컨대, 본 도면에서의 방향으로 우측 경계)는 필드 산화물(504)의 바닥면에서 종결된다. 유사하게, N-웰 영역(515)의 경계(예컨대, 본 도면에서의 방향으로 우측 경계)도 필드 산화물(504) 및 실리콘 소자 영역(505) 사이 계면과 만난다(예컨대, 그 계면에서 종결된다). 다시 말해서, N-웰 영역(515)의 경계(예컨대 본 도면에서의 방향으로 우측 경계) 는 필드 산화물(504)의 바닥면에서 종결된다. 도 5h에 도시된 바와 같이, (게이트 산화물(525) 아래) NDD 영역(518)의 경계(예컨대, 본 도면에서의 방향으로 우측 경계)는 N-웰 영역(515)의 경계(예컨대, 본 도면에서의 방향으로 우측 경계) 또는 HVNWELL 영역(512)의 경계(예컨대, 본 도면에서의 방향으로 우측 경계)에 일치하지 않는다.
도 5i는 (LDMOS 소자(510)의 바디 영역일 수 있는) P-영역(532)을 형성하는데 사용되고 게이트 폴리실리콘(526)의 적어도 일부분(533)과 저항 폴리실리콘(542)의 적어도 일부분(534)을 도핑하는데 사용되는 P-주입 마스크(531) 를 도해하는 단면도이다. P-영역(532)은 P-웰 영역(509) 내에 배치된다. P-영역(532)의 깊이는 P-웰 영역(509)의 깊이 보다 작다. 도 5i에 도시된 바와 같이, P-영역(532)을 도핑하는데 사용된 주입 공정은 게이트 폴리실리콘(526)의 일부분(533) 및 저항 폴리 실리콘(542)의 부분(534)를 도핑하는데 사용될 수도 있다. 따라서, 저항 폴리실리콘(542)의 부분(534)은 게이트 폴리실리콘(526)의 부분(533) 및 P-영역(532)과 함께 도핑될 수 있다. P-영역(532) 및 부분들(533, 534)의 도핑은 P-형 도펀트를 사용하여 수행되는 상대적으로 (예컨대, P-웰 영역(509)의 농도보다 농도에 있어서 더 낮은) 저농도 도핑일 수 있다. 부분(534)의 적어도 일부분(예컨대, 상면을 따라서 중앙 부분)은 저항 폴리실리콘(542)의 저항 바디 영역(535)을 한정할 수 있다. 다시 말해서, 저항 폴리실리콘(542)이 도핑될 수 있도록 LDMOS 소자(510) 바디 주입 동안, P-주입 마스크는 저항 폴리실리콘(542) 주위로 개방될 수 있다(예컨대, 노출, 마스킹 되지 않을 수 있다). P-영역(532)은 P-웰 영역(509)의 적어도 일부분 내에 배치된다.
저항 폴리실리콘(542)의 부분(534)은 저항 폴리실리콘(542)의 저항 바디 영역(535)의 적어도 일부 부분들을 포함할 수 있다. 일부 실시예들에서, 저항 폴리실리콘(542)의 저항 바디 영역(535)만이 도핑되도록, (바디 주입 마스크로서 지칭될 수 있는) P-주입 마스크(531)가 형성될 수 있다. P-영역(532)은 P-웰 영역(509)의 도펀트 농도보다 낮은 (예컨대, 자릿수가 낮은) 도펀트 농도를 가질 수 있다.
일부 실시예들에서, 저항 폴리실리콘(542)은, P-영역(532)를 도핑하는데 사용된 동일한 주입 공정(또는 공정의 단계들)뿐만 아니라, LDMOS 소자(510)의 소스를 도핑하는데 사용된 N-형 주입으로 도핑될 수 있다. 일부 실시예들에서, 소스 주입은 NMOS 공정과 관련된 소스/드레인(S/D) 주입 동안 형성될 수 있다.
도 5j는 저농도 N-형 도핑된 드레인(N-type lightly doped drain; NLDD) 주입 마스크(539)를 사용하여 형성된 NLDD 영역들(536, 537)을 도해하는 단면도이다. 도 5j에 도시된 바와 같이, 게이트 폴리실리콘(526)의 적어도 일부분 역시 NLDD 주입 공정 동안 도핑된다. 도 5j에 도시되지 않았지만, P-형 LDD 주입도 수행될 수 있다. 일부 실시예들에서, 게이트 밀봉(seal) 산화 공정(미도시)이 NLDD 주입 공정이 수행되기 전에, 그리고/또는 PLDD 주입 공정이 수행되기 전에 수행될 수 있다. 도 5j에 도시된 바와 같이, 저항 영역(541) 및 BJT 영역(581)은 NLDD 주입에 노출될 수 있다. 예를 들면, 저항 폴리실리콘(542)의 적어도 일부분(예컨대, 저항 폴리실리콘(542)의 저항 바디 영역)은 NLDD 주입에 노출될 수 있다.
도 5k에 도시된 바와 같이, LDMOS 소자(510)를 위한 스페이서(spacer)들 (551) 및 폴리실리콘 저항(540)을 위한 스페이서들(552)을 형성하기 위한 에칭 및 TEOS(tetraethylorthosilicate) 퇴적 공정이 수행된다. 스페이서들(551) 및 스페이서들(552)은 스페이서 에치 백(etch back) 공정을 사용하여 형성될 수 있다.
스페이서들(551, 552)이 형성된 후, 저항 폴리실리콘(542)의 각 종단은, P+영역들(555, 556)을 형성하기 위해 (소스 마스크 및/또는 드레인 마스크로서 지칭될 수 있는) P+ 주입 마스크(553)를 사용하여 (소스 주입 공정 및/또는 드레인 주입 공정의 유형인) P+ 주입 공정으로서 도핑된다. P+ 주입 마스크는 PMOS 소자(미도시)의 P+ 소스/드레인(S/D) 주입과 관련될 수 있다. 저항 폴리실리콘(542)의 종단들(또는 컨택 영역들)은, (정류성(rectifying)이라기 보다) 오믹 컨택들이 폴리실리콘 저항(540)의 P+ 영역들(555, 556)을 사용하여(또는 통해서) 추후에 형성될 수 있도록, P-형 도펀트로서 더욱 도핑될 수 있다. 도 5k에 도시된 바와 같이, 이전에 도핑된 저항 폴리실리콘(542)의 종단부들은 P+ 영역들(555, 556)을 형성하기 위해 P+ 주입 마스크(553)로서 마스킹 되지 않는다(또는 P+ 주입 마스크(553)를 통해서 노출된다). 일부 실시예들에서, P+ 영역들은 폴리실리콘 저항(540)의 컨택 영역들로서 지칭될 수 있다. (예컨대, 도 5i에 도시된) 저항 바디 영역(535)은 P+ 영역들(555, 556) 사이에 배치될 수 있다.
또한, 도 5k에 도시된 바와 같이, BJT 소자(580)의 에미터(570)는 베이스 주입 영역(519)내에서 P+ 영역(557)을 형성하기 위해 P+ 주입으로 도핑될 수 있다. 따라서, 폴리실리콘 저항(540)의 적어도 일부 부분들 및 BJT 소자(580)의 적어도 일부 부분들은 PMOS 소자와 관련된 P+ 주입 공정으로서 함께 도핑될 수 있다. 도 5k에 도시된 바와 같이, 컬렉터(550)도 P+ 영역(558)을 포함한다.
본 실시예에서, P+ 주입만이 제시된다. 일부 실시예들에서, NMOS 소자(미도시)와 관련된 N+ 소스/드레인 주입도 수행될 수 있다. 본 실시예에서 제시되지 않았지만, 폴리실리콘 저항(미도시)의 적어도 일부 부분들 및 NPN BJT 소자(미도시)의 적어도 일부 부분들이 NMOS 소자와 관련된 N+ 주입 공정으로서 함께 도핑될 수 있다.
P+ 주입 공정이 수행된 후, 도 5l에 도시된 바와 같이, 살리사이드 차단 산화물(561)이 소자(500) 상에 형성(예컨대, 퇴적, 성장)된다. 일부 실시예들에서, 살리사이드 차단 산화물(561)은 살리사이드 산화물로서 지칭될 수 있다. 살리사이드 차단 산화물(561)은 그 다음에, 저항 폴리 실리콘(542)의 P-도핑된 중앙 부분과 같은 살리사이드의 형성이 요구되지 않는 소자(500)의 구역을 제외하고, 살리사이드 차단 산화물(561)이 제거되도록 패터닝(patterning)될 수 있다. 살리사이드 차단 산화물(561)을 패터닝한 후, 금속층(미도시)이 소자(500) 상에 형성될 수 있다. 이러한 금속층은 그 다음에, 살리사이드 공정의 부분으로서 (예컨대, 금속층과 접촉하는 실리콘과) 반응될 수 있다. 따라서, 살리사이드 공정 동안, 살리사이드는 저항 폴리실리콘(542)의 P+ 영역들(555, 556) 상에 형성되고, 저항 바디 상에서 (LNDMOS P-형 바디 주입으로 도핑되지 않은) P+ 영역들(555, 556) 사이에 배치된 저항 폴리실리콘(542)의 P-도핑된 중앙 부분에 형성되지 않는다.
유사하게, 살리사이드(591, 592, 593)가 도 5m에 도시된 바와 같이 LDMOS 소자(510)의 게이트, 소스 및 드레인 상에 각각 형성될 수 있도록, 살리사이드 차단 산화물(561)은 에칭(패터닝)될 수 있다. 또한, 살리사이드(594, 595)는 폴리실리콘 저항(540)의 (P+ 영역들(555, 556) 각각에서) 각 종단 상에 형성될 수 있다. 마지막으로, 살리사이드(596, 597, 598)는 BJT 소자(50)의 컬렉터(550), 베이스(560) 및 에미터(570)의 각각 상에서 각각 형성될 수 있다. 컨택 형성, 패시베이션(passivation), 금속화(metallization), 유전체 및 비아(via) 형성과 같은, 살리사이드의 형성에 후속하는 공정 단계들은 도시되지 않는다.
일부 실시예들에서, 반도체 구조들의 추가적인 유형들이 소자(500)에 포함될 수 있다. 예를 들면, 캐패시터 소자는 BJT 소자(580), 폴리실리콘 저항(540) 및 LDMOS 소자(510)뿐만 아니라 소자(500)에서 형성될 수 있다.
도 6은 일 실시예에 따라, 이중-경사면 필드 플레이트를 갖는 (LDMOS 소자(100)과 같은) LDMOS 소자를 형성하는 방법(600)을 도해하는 순서도이다. 방법(600)은, 예컨대 도 2a 내지 2e 및 도 5a 내지 5m에 대해서 기술된 동작들과 같은, 본 명세서에서 기술된 반도체 공정 동작들(단계들)을 사용하여 구현될 수 있다. 따라서, 도 6에 도시된 방법(600)에 대한 다음의 설명에서, 추가적인 참조가 본 명세서의 다른 도면들에 대해서 적절하게 이루어질 것이다.
블록(610)에서, 방법(600)은 반도체 기판에서 (예컨대, LDMOS 소자의) 채널 영역을 형성하는 단계를 포함한다. 블록(610)의 채널 영역은, 본 명세서에서 기술된 것들과 같은 다수의 마스킹, 퇴적 및/또는 주입 동작들을 사용하여 형성될 수 있다. 예를 들면, 일 실시예에서, 채널 영역은 도 5a 내지 5m에 대하서 전술한 것들과 같은 하나 이상의 웰 형성 공정들, 게이트 산화 형성 공정 및 게이트 폴리실리콘 형성 공정을 적어도 부분적으로 사용하여 형성될 수 있다. 다른 실시예들에서, 다른 반도체 공정 동작들이 채널 영역을 형성하는데 사용될 수 있다.
블록(620)에서, 방법(600)은 채널 영역에 인접한 반도체 기판에서 드리프트 영역을 형성하는 단계를 포함한다. 블록(630)의 드리프트 영역은 본 명세서에서 기술된 것들과 같은 다수의 마스킹 및/또는 주입 공정들을 사용하여 형성될 수 있다. 예를 들면, 일 실시예에서, 드리프트 영역은 도 5a 내지 5m에 대하여 전술한 것들과 같은 하나 이상의 웰 형성 공정들 및 NDD 공정을 적어도 부분적으로 사용하여 형성될 수 있다. 다른 실시예들에서, 다른 반도체 공정 동작들이 드리프트 영역을 형성하는데 사용될 수 있다.
블록(630)에서, 방법(600)은 반도체 기판 상에 제1 유전층을 형성하는 단계를 포함한다. 일실시예에서, 블록(630)의 제1 유전층은 RESURF 산화물의 제1 유전층(예컨대, RESURF 산화물(230)의 열 산화물(230a))으로서 사용되는 열 성장된 산화물 층일 수 있다. 블록(640)에서, 방법(600)은 제1 유전층 상에 제2 유전층을 형성하는 단계를 포함한다. 예시적 실시예에서, 블록(640)의 제2 유전층은 RESURF 산화물의 제2 유전층(예컨대, RESURF 산화물(230)의 퇴적된 산화물(230b))으로서 사용되는 퇴적된 산화물일 수 있다.
블록(650)에서, 방법(600)은 제2 유전층 상에 마스킹 층을 형성하는 단계를 포함한다. 블록(650)의 마스킹 층은, 블록(620)의 드리프트 영역 위에 배치된 필드 플레이트(드리프트 영역 필드 유전체 플레이트)의 이중-경사면 종단부(종단부들)을 형성하기 위해 RESURF 산화물이 통과해서 (예컨대 습식 BOE를 사용하여) 에칭되는 패턴을 형성하기 위한 사진식각 기술들을 사용하여 형성될 수 있다. 예를 들면, 포토레지스트는 반도체 기판 웨이퍼 상에 놓일 수 있고, 그 다음에 자외선을 이용하여 노출될 수 있다. 노출된 부분들(또는, 레지스트(resist) 유형 및/또는 특정 구현에 따른 노출되지 않은 부분들)이 마스킹 층을 형성하기 위해 그 다음에 제거될 수 있다.
블록(660)에서, RESURF 산화물(제1 및 제2 유전층들)이 마스킹 층에서의 개구를 통해서 에칭된다. 방법(600)에서, 블록(660)에서의 에칭은 제1 유전층 및 제2 유전층이 LDMOS 소자의 채널 영역으로부터 제거되는 것을 초래한다. 블록(660)에서 에칭은 제1 유전체가 반도체 기판의 상면에 대하여 제1 경사면을 갖는 표면(예컨대, 경사(222))을 가지는 것도 초래하고, 제1 경사면은 (LDMOS 소자의 게이트 유전체의 한 종단에서) 채널 영역 및 드리프트 영역 사이 경계에서 시작한다. 블록(660)에서 에칭은 제2 유전체가 반도체 기판의 상면에 대하여 제2 경사면을 갖는 표면(예컨대, 제2 경사면(223))을 가지는 것을 더 초래하고, 제2 경사면은 제1 경사면과 다르며 제1 경사면의 상부에서 시작한다. 본 명세서에서 언급한 바와 같이, 제1 경사면 및 제2 경사면의 배열 및 그 사이의 차이들은 제1 및 제2 유전층들의 각 두께들, 제1 및 제2 유전층들에 사용된 각 물질들 및/또는 제1 및 제2 유전층들의 (주어진 에천트에 대한) 각 에칭 속도들에서의 차이들 중 하나 이상에 의해 제어될 수 있다.
블록(670)에서, 방법(600)은 (채널 영역 위에) 게이트 유전체를 형성하는 단계를 더 포함한다. 그러한 실시예들에서, 블록(670)의 게이트 유전체의 형성은 블록(610)에서 채널 영역을 형성하는 단계의 부분으로서 포함될 수 있다. 다른 실시예들에서, (게이트 유전체를 포함하는) LDMOS 소자의 채널 영역을 형성하기 위한 다양한 반도체 공정 단계들이 다수의 가능한 순서들에 따라 수행될 수 있다.
블록(680)에서, 방법(600)은 (게이트 폴리실리콘(126) 또는 게이트 폴리실리콘(526)과 같은) 게이트 전극을 형성하는 단계를 포함하고, 게이트 전극은 (블록(670)의) 게이트 유전체 상에 배치되고, (블록(660))의) 제1 유전층의 표면 상에 배치되며, (블록(660)의) 제2 유전층의 표면 상에 배치된다. 그러한 실시예들에서, 블록(670)의 게이트 유전체의 경우와 같이, 블록(680)의 게이트 전극의 형성은 블록(610)에서 채널 영역을 형성하는 단계의 부분으로서 포함될 수 있다. 다른 실시예들에서, (게이트 전극을 포함하는) LDMOS 소자의 채널 영역을 형성하기 위한 다양한 반도체 공정 단계들이 다수의 가능한 순서들에 따라 수행될 수 있다.
본 명세서에서 설명된 다앙한 기술들의 구현들은 디지털 전자 회로, 또는 컴퓨터 하드웨어, 펌웨어(firmware), 소프트웨어, 또는 그것들의 조합으로 구현될 수 있다. 방법들의 부분들은 특수 목적 로직 회로, 예컨대 FPGA(field programmable gate array) 또는 ASIC(application-specific integrated circuit)에 의해 수행될 수 있고, 장치는 그러한 것으로 구현될 수 있다.
구현들은, 백-앤드(back-end) 부품, 예컨대 데이터 서버를 포함하거나, 미들웨어(middleware) 부품, 예컨대 어플리케이션 서버를 포함하거나, 혹은 프론트-앤드(front-end) 부품, 예컨대 유저가 구현과 매개로서 상호작용할 수 있는 그래픽의 유저 인터페이스나 웹 브라우저를 가지는 클라이언트 컴퓨터를 포함하는 컴퓨팅 시스템, 또는 그러한 백-앤드, 미들웨어나 프론트-앤드 부품들의 임의의 조합으로 구현될 수 있다. 부품들은 디지털 데이터 통신, 예컨대 통신 네트워크의 임의의 형태나 매체로서 상호 연결될 수 있다. 통신 네트워크들의 예시들은 LAN(local area network) 및 WAN(wide area network), 예컨대 인터넷을 포함한다.
일부 구현들은 다앙? 반도체 공정 및/또는 패키징(packaging) 기술들을 사용하여 구현될 수 있다. 일부 실시예들은, 비제한적 예시로서 실리콘(Si), 갈륨 아세나이드(GaAs), 실리콘 카바이드(SiC) 등등을 포함하는 반도체 기판들과 관련된 반도체 공정 기술들의 다양한 유형들을 이용하여 구현될 수 있다.
기술된 구현들의 특정 특징들이 본 명세서에서 도해되었지만, 많은 변형들, 치환들, 변경들 및 균등물들이 이제 당업자에게 일어날 것이다. 그러므로, 첨부된 청구항들은 실시예들의 범위 내에 속하게 함으로써 모든 그러한 변형들 및 변경들을 커버하고자 의도되는 것으로 이해되어야 한다. 실시예들은 제한이 아닌 단지 예시의 방식으로 제공되었으며, 형태나 세부사항들에서 다양한 변경들이 만들어질 수 있는 점이 이해되어야 한다. 본 명세서에서 기술된 장치 및/또는 방법들의 임의의 부분은, 상호 배타적 조합들을 제외하고, 임의의 조합으로 조합될 수 있다. 본 명세서에서 기술된 실시예들은 기술된 다른 실시예들의 기능들, 부품들 및/또는 특징들의 다양한 조합들 및/또는 하부-조합들을 포함할 수 있다.

Claims (20)

  1. 반도체 기판에 배치된 소스 영역;
    상기 반도체 기판에 배치된 드레인 영역;
    상기 소스 영역 및 상기 드레인 영역 사이에서 상기 반도체 기판에 배치된 채널 영역;
    상기 채널 영역 및 상기 드레인 영역 사이에서 상기 반도체 기판에 배치된 드리프트 영역;
    상기 드리프트 영역의 적어도 일부분 위에서 상기 반도체 기판 상에 배치된 필드 유전체 플레이트; 및
    상기 필드 유전체 플레이트의 적어도 일부분 상에 배치된 게이트 전극을 포함하고,
    상기 필드 플레이트는,
    상기 게이트 전극과 접촉하는 표면을 가지는 제1 부분으로서, 상기 제1 부분의 상기 표면이 상기 반도체 기판의 표면에 대하여 제1 경사면을 가지는 상기 제1 부분; 및
    상기 제1 부분 상에 배치되고 상기 게이트 전극에 접촉하는 표면을 가지는 제2 부분으로서, 상기 제2 부분의 상기 표면이 상기 반도체 기판의 상기 표면에 대하여 제2 경사면을 가지며, 상기 제2 경사면은 상기 제1 경사면과 다른, 상기 제2 부분;을 포함하는 것을 특징으로 하는 횡방향 확산 금속 산화물 반도체(LDMOS) 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 경사면은 상기 채널 영역 및 상기 드리프트 영역 사이 계면에서 시작하는 것을 특징으로 하는 LDMOS 트랜지스터.
  3. 제1항에 있어서,
    상기 제2 경사면은 상기 제1 경사면의 상부에서 시작하는 것을 특징으로 하는 LDMOS 트랜지스터.
  4. 제1항에 있어서,
    상기 제1 경사면은 상기 반도체 기판의 상기 표면과 평행하지 않으며, 상기 반도체 기판의 상기 표면과 수직하지 않고,
    상기 제2 경사면은 상기 반도체 기판의 상기 표면과 평행하지 않으며, 상기 반도체 기판의 상기 표면과 수직하지 않는 것을 특징으로 하는 LDMOS 트랜지스터.
  5. 제1항에 있어서,
    상기 필드 플레이트의 상기 제1 부분은 제1 유전체를 포함하고,
    상기 필드 플레이트의 상기 제2 부분은 제2 유전체를 포함하는 것을 특징으로 하는 LDMOS 트랜지스터.
  6. 제1항에 있어서,
    상기 필드 플레이트의 상기 제1 부분은 상기 반도체 기판 바로 위에(directly on) 배치된 열 성장된 산화물을 포함하고,
    상기 필드 플레이트의 상기 제2 부분은 상기 열 성장된 산화물 바로 위에(directly on) 배치된 퇴적된 산화물을 포함하는 것을 특징으로 하는 LDMOS 트랜지스터.
  7. 제1항에 있어서,
    상기 제1 경사면에 의해 정의되는(defined) 각은 상기 제2 경사면에 의해 정의되는 각보다 작은 것을 특징으로 하는 LDMOS 트랜지스터.
  8. 제1항에 있어서,
    상기 필드 플레이트의 상기 제1 부분은 상기 반도체 기판 바로 위에 배치된 열 성장된 산화물을 포함하고,
    상기 필드 플레이트의 상기 제2 부분은 상기 열 성장된 산화물 바로 위에 배치된 퇴적된 산화물을 포함하고,
    상기 퇴적된 산화물은 동일한 에천트(etchant)에 대하여 상기 열 성장된 산화물의 에칭 속도와 다른 에칭 속도를 가지는 것을 특징으로 하는 LDMOS 트랜지스터.
  9. 제1항에 있어서,
    상기 필드 플레이트의 상기 제1 부분은 제1 유전체를 포함하고,
    상기 필드 플레이트의 상기 제2 부분은 제2 유전체를 포함하고,
    상기 제2 유전체는 상기 제1 유전체의 두께와 다른 두께를 가지는 것을 특징으로 하는 LDMOS트랜지스터.
  10. 제1항에 있어서,
    상기 소스 영역, 상기 드레인 영역 및 상기 드리프트 영역은 n-형 실리콘을 포함하고,
    상기 채널 영역은 p-형 실리콘을 포함하는 것을 특징으로 하는 LDMOS 트랜지스터.
  11. 제1항에 있어서,
    상기 소스 영역, 상기 드레인 영역 및 상기 드리프트 영역은 p-형 실리콘을 포함하고,
    상기 채널 영역은 n-형 실리콘을 포함하는 것을 특징으로 하는 LDMOS 트랜지스터.
  12. 반도체 기판에 배치된 채널 영역;
    상기 채널 영역 상에 배치된 게이트 유전체;
    상기 채널 영역에 인접한 상기 반도체 기판에 배치된 드리프트 영역; 및
    상기 반도체 기판의 상면 및 상기 게이트 유전체 사이에 배치된 종단부를 가지는 필드 플레이트로서, 상기 종단부는 상기 게이트 유전체와 접촉하는 표면을 가지고, 상기 표면은 상기 표면의 제2 부분이 따라서 정렬된 제2 평면과 평행하지 않은 제1 평면을 따라서 정렬된 제1 부분을 가지고, 상기 제1 평면은 상기 반도체 기판의 상기 상면에 평행하지 않고, 상기 제2 평면은 상기 반도체 기판의 상기 상면에 평행하지 않은, 상기 필드 플레이트를 포함하는 횡방향 확산 금속 산화물 반도체(LDMOS) 트랜지스터.
  13. 제12항에 있어서,
    상기 필드 플레이트의 상기 제1 부분은 열 성장된 산화물을 포함하고,
    상기 필드 플레이트의 상기 제2 부분은 퇴적된 산화물을 포함하는 것을 특징으로 하는 LDMOS 트랜지스터.
  14. 제12항에 있어서,
    상기 필드 플레이트의 상기 제1 부분은 열 성장된 산화물을 포함하고,
    상기 필드 플레이트의 상기 제2 부분은 TEOS(tetraethylorthosilicate) 전구체로부터 유래된 퇴적된 산화물을 포함하는 것을 특징으로 하는 LDMOS 트랜지스터.
  15. 제12항에 있어서,
    상기 필드 플레이트의 상기 제1 부분은 열 성장된 산화물을 포함하고,
    상기 필드 플레이트의 상기 제2 부분은 고밀도(densified) 퇴적된 산화물을 포함하는 것을 특징으로 하는 LDMOS 트랜지스터.
  16. 제12항에 있어서,
    상기 필드 플레이트의 상기 제1 부분은 열 성장된 산화물을 포함하고,
    상기 필드 플레이트의 상기 제2 부분은 고밀도(densified) 퇴적된 산화물을 포함하는 것을 특징으로 하는 LDMOS 트랜지스터.
  17. 제12항에 있어서,
    상기 표면의 상기 제1 부분의 상기 제1 평면은 상기 반도체 기판의 상기 상면에 대하여 제1 각을 이루고,
    상기 표면의 상기 제2 부분의 상기 제2 평면은 상기 반도체 기판의 상기 상면에 대하여 제2 각을 이루고,
    상기 제1 각은 상기 제2 각보다 작은 것을 특징으로 하는 LDMOS 트랜지스터.
  18. 반도체 기판에 채널 영역을 형성하는 단계;
    상기 채널 영역에 인접한 상기 반도체 기판에 드리프트 영역을 형성하는 단계;
    상기 반도체 기판 상에 제1 유전층을 형성하는 단계;
    상기 제1 유전층 상에 제2 유전층을 형성하는 단계;
    상기 제2 유전층 상에 마스킹 층을 형성하는 단계; 및
    상기 마스킹 층에서의 개구를 통해서, 상기 제1 유전층 및 상기 제2 유전층을 에칭하는 단계를 포함하고,
    상기 에칭하는 단계는,
    상기 제1 유전층 및 상기 제2 유전층이 상기 채널 영역으로부터 제거되는 것;
    상기 제1 유전체가 상기 반도체 기판의 상면에 대하여 제1 경사면을 갖는 표면을 가지고, 상기 제1 경사면은 상기 채널 영역 및 상기 드리프트 영역 사이 계면에서 시작하는 것; 및
    상기 제2 유전체가 상기 반도체 기판의 상기 상면에 대하여 제2 경사면을 갖는 표면을 가지고, 상기 제2 경사면은 상기 제1 경사면과 다르며 상기 제1 경사면의 상부에서 시작하는 것;을 유발하는 것을 특징으로 하는 횡방향 확산 금속 산화물 반도체(LDMOS) 트랜지스터를 형성하는 방법.
  19. 제18항에 있어서,
    상기 에칭하는 단계는 BOE(buffered-oxide etch)를 수행하는 단계를 포함하고,
    상기 제2 유전층은 상기 BOE에 대하여 상기 제1 유전층의 에칭 속도와 다른 에칭 속도를 가지는 것을 특징으로 하는 LDMOS 트랜지스터를 형성하는 방법.
  20. 제18항에 있어서,
    상기 채널 영역 상에 게이트 유전체를 형성하는 단계; 및
    상기 게이트 유전체 상에 배치되고, 상기 제1 유전층의 상기 표면 상에 배치되고, 상기 제2 유전층의 상기 표면 상에 배치된 게이트 전극을 형성하는 단계를 더 포함하는 LDMOS 트랜지스터를 형성하는 방법.
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